TWI612659B - 畫素電路與畫素矩陣 - Google Patents

Abstract

一種畫素電路，包括一選擇電晶體、一驅動電晶體、一發光元件、一第一電容以及一參考電晶體。選擇電晶體耦接至一閘極線以及一資料線。驅動電晶體之一控制電極耦接至選擇電晶體，並且驅動電晶體之第一電極耦接至一電源線。發光元件根據驅動電晶體所提供之一電流發光。第一電容包括耦接至驅動電晶體以及一發射信號線。參考電晶體之一控制電極耦接至提供切換於一第一既定位準與一第二既定位準之一可調電壓之一參考信號線。參考電晶體之第一電極耦接至驅動電晶體之控制電極。

Description

畫素電路與畫素矩陣

本發明係關於一種顯示裝置之畫素電路，特別有關於一種可補償臨界電壓變動以改善驅動電流不一致之畫素電路。

隨著顯示技術正在快速的發展，具有觸控功能的顯示裝置因為他們如可視化等的優勢變得越來越受歡迎。根據觸摸面板與顯示面板的相對位置，現有的顯示裝置大致可以分為兩組，即，在單元上(on-cell)觸控面板和單元內(in-cell)觸控面板。與單元上觸控面板相比，單元內觸摸面板更薄且具有較高的透光率，因此，它具有更廣泛的應用。至於目前的顯示裝置，例如電流發光裝置，有機發光二極體(OLED)因為它具有諸如自發光，反應快，寬視角，並且它可以在軟性基板上製作等特性，正越來越廣泛地在高性能顯示器的領域中被使用。OLED顯示裝置可根據驅動模式分為PMOLED(被動矩陣驅動OLED)和AMOLED(主動矩陣驅動OLED)。由於其製造成本低、響應速度快、功耗低、作為可攜式裝置的直流驅動、操作溫度範圍大等特性，AMOLED的顯示裝置有望取代LCD(液晶顯示器)作為下一代新型平板顯示器。因此，AMOLED顯示面板開始變得越來越流行。

在當前的AMOLED顯示面板中，每個OLED被由多個與OLED位於相同的像素單元內的TFT(薄膜電晶體)所構成的驅動電路驅動發光，以實現顯示。然而，驅動TFT之間的臨界電壓的變化造成在顯示器上顯示的圖像的亮度不均。而整個顯示面積上要取得特性一致的TFT是很困難的。

因此，需要一種新穎的畫素電路，其不需要於畫素電路增加過多的元件即可抑制驅動TFT之間的臨界電壓差異造成的影響。

本發明揭露一種畫素電路，包括一選擇電晶體、一驅動電晶體、一發光元件、一第一電容以及一參考電晶體。選擇電晶體包括一控制電極、一第一電極與一第二電極，其中控制電極耦接至一閘極線，用以接收一選擇信號，並且第一電極耦接至一資料線。驅動電晶體包括一控制電極、一第一電極與一第二電極，其中驅動電晶體之控制電極耦接至選擇電晶體之第二電極，並且驅動電晶體之第一電極耦接至一電源線。發光元件耦接至驅動電晶體之第二電極，並且根據驅動電晶體所提供之一電流發光。第一電容包括耦接至驅動電晶體之控制電極之一第一端點，以及耦接至一發射信號線之一第二端點。參考電晶體包括耦接至一參考信號線之一控制電極、一第一電極以及一第二電極，其中參考信號線提供切換於一第一既定位準與一第二既定位準之一可調電壓，並且參考電晶體之第一電極耦接至驅動電晶體之控制電極。

本發明另揭露一種畫素矩陣，包括複數具有相同 結構之畫素電路。各畫素電路包括一選擇電晶體、一驅動電晶體、一發光元件、一第一電容以及一參考電晶體。選擇電晶體包括一控制電極、一第一電極以及一第二電極，其中控制電極耦接至一閘極線，用以接收一選擇信號，並且第一電極耦接至一資料線。驅動電晶體包括一控制電極、一第一電極與一第二電極，其中控制電極耦接至選擇電晶體之第二電極，第一電極耦接至一電源線。發光元件耦接至驅動電晶體之第二電極，並且根據驅動電晶體所提供之一電流發光。第一電容包括耦接至驅動電晶體之控制電極之一第一端點，以及耦接至一發射信號線之一第二端點。參考電晶體包括耦接至一參考信號線之一控制電極、一第一電極以及一第二電極，其中參考信號線提供切換於一第一既定位準與一第二既定位準之一可調電壓，並且參考電晶體之第一電極耦接至驅動電晶體之控制電極。第一畫素電路之參考電晶體之第二電極耦接至第二畫素電路之第一電容。

本發明另揭露一種畫素電路，包括一對畫素單元以及選擇電晶體。該對畫素單元包括一第一畫素單元與一第二畫素單元。第一畫素單元包括一第一驅動電晶體、一第一發光元件、一第一參考電晶體以及一第一電容。第一驅動電晶體包括一控制電極、耦接至一電源線之一第一電極，以及一第二電極。第一發光元件耦接至第一驅動電晶體之第二電極，並且根據第一驅動電晶體所提供之一電流發光。第一參考電晶體包括耦接至一第一參考信號線之一控制電極、耦接至第一驅動電晶體之控制電極之一第一電極，以及一第二電極。第一電容包括 耦接至第一驅動電晶體之控制電極之一第一端點，以及耦接至一第一發射信號線之一第二端點。第二畫素單元包括一第二驅動電晶體、一第二發光元件、一第二參考電晶體以及一第二電容。第二驅動電晶體包括一控制電極、耦接至電源線之一第一電極，以及一第二電極。第二發光元件耦接至第二驅動電晶體之第二電極，並且根據第二驅動電晶體所提供之一電流發光。第二參考電晶體包括耦接至一第二參考信號線之一控制電極、耦接至第二驅動電晶體之控制電極之一第一電極，以及一第二電極。第二電容包括耦接至第二驅動電晶體之控制電極之一第一端點，以及耦接至一第二發射信號線之一第二端點。選擇電晶體，包括一控制電極、一第一電極以及一第二電極，其中控制電極耦接至一閘極線，用以接收一選擇信號，第一電極耦接至一資料線，並且第二電極耦接至第一驅動電晶體之控制電極以及第二驅動電晶體之控制電極。第一參考電晶體之第二電極耦接至第二電容之第一端點。

100、500、700‧‧‧畫素電路

C1、C1_next、Cp1、Cp2、C1A、C1B、C1A_next、Cp1A、Cp2A、Cp1B、Cp2B‧‧‧電容

DL(m)‧‧‧資料線

Em_Line(n)、Em_Line(n+1)、Em_LineA(n)、Em_LineA(n+1)、Em_LineB(n)‧‧‧發射信號線

EM、EMA、EMB‧‧‧發光元件

GL(n)、GL(n+1)‧‧‧閘極線

PS‧‧‧電源線

Ref_Line(n)、Ref_Line(n+1)、Ref_LineA(n)、Ref_LineB(n) ‧‧‧參考信號線

TP1、TP3、TP3A、TP3B、TP5、TP5A、TP5B、TN1、TN3、TN5‧‧‧電晶體

Vbottom、Vc_TP3、Vdata、Vg、Vgref、Vout_temp、Vout、Vout_A、Vout_B、Vout_C、Vsig、VthA、VthB、VthC、Vtop‧‧‧電壓

△Vth、△Vth’、△Vth”‧‧‧電壓差

第1圖係顯示根據本發明之第一實施例所述之一畫素電路之一範例電路圖。

第2圖係顯示根據本發明之一實施例所述之信號波形圖。

第3圖係顯示第2圖中圈起部分之放大圖。

第4A圖係顯示傳統技術中無臨界電壓補償之驅動電晶體之電流-電壓曲線圖。

第4B圖係顯示根據本發明之一實施例所述之具有臨界電壓 補償之之驅動電晶體之電流-電壓曲線圖。

第5圖係顯示根據本發明之第二實施例所述之一畫素電路之一範例電路圖。

第6圖係顯示根據本發明之一實施例所述之兩畫素單元共用相同閘極線之畫素電路之信號波形示意圖。

第7圖係顯示根據本發明之第三實施例所述之一畫素電路之一範例電路圖。

第8圖係顯示根據本發明之一實施例所述之信號波形圖。

第9A圖係顯示根據本發明之一實施例所述之子畫素的佈局圖範例。

第9B圖係顯示根據本發明之一實施例所述之源極-通道方向示意圖。

第10圖係顯示根據本發明之一實施例所述之畫素電路的佈局圖範例。

使本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合圖式，作詳細說明。

第1圖係顯示根據本發明之第一實施例所述之一畫素電路之一範例電路圖。畫素電路100可包括一選擇電晶體TP1、一驅動電晶體TP3、一參考電晶體TP5、一發光元件EM以及電容C1。於第一實施例中，選擇電晶體TP1、驅動電晶體TP3以及參考電晶體TP5為P型電晶體。

選擇電晶體TP1包括耦接至一閘極線GL(n)用以接收一選擇信號之一控制電極、耦接至一資料線DL(m)之一第一 電極，以及一第二電極。驅動電晶體TP3包括耦接至選擇電晶體TP1之第二電極之一控制電極、耦接至一電源線PS之一第一電極，以及一第二電極。發光元件EM，例如一OLED，耦接至驅動電晶體TP3之第二電極，並且根據驅動電晶體TP3所提供之一電流發光。電容C1包括耦接至驅動電晶體TP3之控制電極之一第一端點，以及耦接至一發射信號線Em_Line(n)之一第二端點。參考電晶體TP5包括一控制電極、一第一電極以及一第二電極。參考電晶體TP5之控制電極耦接至參考信號線Ref_Line(n)。參考電晶體TP5之第一電極耦接至驅動電晶體TP3之控制電極，並且參考電晶體TP5之第二電極耦接至下一個畫素電路之電容C1_next。值得注意的是，下一個畫素電路與畫素電路100包含相同的元件並且具有相同的結構。根據本發明之一實施例，參考信號線Ref_Line(n)提供切換於一第一既定位準與一第二既定位準之一可調電壓。

於本發明之實施例中，可以有N*M個畫素電路，例如第1圖所示之畫素電路100，於顯示裝置內排列成一陣列，以形成畫素矩陣，其中n、m、N與M為正整數，並且0≦n≦N、0≦m≦M。值得注意的是，於本發明之實施例中，畫素矩陣中的一列畫素電路(例如，最末一列畫素電路)可設計為冗餘的畫素電路。

第2圖係顯示根據本發明之一實施例所述之信號波形圖。如第2圖所示，於閘極線GL(n)上的選擇信號脈衝抵達前，參考信號線Ref_Line(n)上的電壓可由第二既定位準(例如，+6伏特)被設定為低於第二既定位準之第一既定位準(例 如，0伏特)。根據本發明之一實施例，於選擇信號脈衝抵達前，當參考信號線Ref_Line(n)上的電壓被設定為具有第二既定位準時，參考電晶體TP5被關閉，並且當參考信號線Ref_Line(n)上的電壓被設定為具有第一既定位準時，參考電晶體TP5被導通。

此外，於閘極線GL(n)上的選擇信號脈衝抵達前，發射信號線Em_Line(n)上可產生一上升的脈衝或電壓，用以將發射信號線Em_Line(n)的電壓設定為頂部電壓Vtop。根據本發明之一實施例，頂部電壓Vtop可被設定為接近+6伏特，並且電源線PS可被設計為提供0伏特或接近0伏特之電壓。此時，參考電晶體TP5被導通，並且驅動電晶體TP3被關閉。

當閘極線GL(n)上的選擇信號脈衝抵達時(例如，如圖所示閘極線GL(n)上之脈衝的下降緣)，選擇電晶體TP1被導通，並且資料線DL(m)上的資料電壓被傳送至驅動電晶體TP3之控制電極以及參考電晶體TP5之第一電極。根據本發明之一實施例，由於參考電晶體TP5於參考信號線Ref_Line(n)上的電壓被設定為具有第一既定位準時被導通，因此當選擇電晶體TP1被導通時，資料電壓Vdata會被供應至耦接於參考電晶體TP5之第一電極的電容C1，並且也會被供應至耦接於參考電晶體TP5之第二電極之下一個畫素電路的電容C1_next。如此一來，當參考電晶體TP5被導通時，資料電壓Vdata會被儲存於電容C1與C1_next。

當閘極線GL(n)上的選擇信號脈衝結束時(例如，如圖所示閘極線GL(n)上之脈衝的上升緣之後)，選擇電晶體TP1 被關閉，並且電容C1與C1_next可於選擇電晶體TP1被關閉後儲存資料電壓Vdata。根據本發明之一實施例，資料電壓Vdata可對應於一視頻信號，用以顯示於一對應畫素之，並且其電壓範圍可以分布自代表白色的位準至代表黑色的位準，例如，介於3伏特至4伏特之電壓範圍。選擇信號脈衝結束後，參考電晶體TP5被導通，並且驅動電晶體TP3被關閉(電源線PS的電壓被設定為0伏特)。

選擇電晶體TP1被關閉後，發射信號線Em_Line(n)上之電壓可被降低至，例如-3伏特，用以於發射信號線Em_Line(n)上產生一電壓變化或電壓轉換(即，於此範例中，自高位準轉換至低位準之一壓降)。因應此發射信號線Em_Line(n)上之電壓變化或電壓轉換，驅動電晶體TP3之控制電極之電壓Vc_TP3也會同樣被改變(如第2圖圈起之部分)，並且具有補償臨界電壓Vth的效果。舉例而言，電壓Vc_TP3可被拉低約7伏特，使得驅動電晶體TP3被導通，以提供電流至發光元件EM。

於發射信號線Em_Line(n)上之電壓轉換後，參考信號線Ref_Line(n)上的電壓可被重置回具有第二既定位準(例如，+6伏特)。值得注意的是，於本發明之實施例中，參考信號線Ref_Line(n)上的電壓於一訊框週期內可被設定為具有第一既定位準，並且於選擇信號脈衝以及發射信號脈衝提供後重置回具有第二既定位準。爾後，參考電晶體TP5會被關閉。

此操作可於陣列內依序且反覆被執行，以顯示出一影像(值得注意的是，電壓Vc_TP3起始的虛線係用以代表前 一個訊框之信號波形，其可以是高態信號或低態信號)。

由於發射信號線Em_Line(n)上之電壓由約+6伏特降低至約-3伏特，參考電晶體TP5之第一電極之電壓也會相應地自約3~4伏特降低至約0~(-3)伏特，並且參考電晶體TP5可由導通狀態切換為關閉狀態(即，由被導通轉為被關閉)。

第3圖係顯示第2圖中圈起部分之放大圖。當發射信號線Em_Line(n)上之電壓開始下降時，驅動電晶體TP3之控制電極上之電壓Vc_TP3也會隨之下降。當驅動電晶體TP3之控制電極上之電壓Vc_TP3下降至一既定切換點(例如第3圖中參考電晶體TP5由導通轉換為關閉之切換點(TP5切換點))電壓時，參考電晶體TP5會被關閉(由於Vgs電壓不足以導通參考電晶體TP5)。因此，於本發明之實施例中，於電壓變化或轉換期間，參考電晶體TP5會由被導通切換為被關閉。

由驅動電晶體TP3之控制電極觀之，當參考電晶體TP5由導通切換為關閉時，相連之電容值由[(C1+α)+(C2+α)]轉換為(C1+α)，其中假設電容C1之電容量為式中的C1，耦接至參考電晶體TP5之第二電極之另一畫素電路之電容C1_next之電容量為C2，並且一畫素電路中所有寄生電容(例如，第1圖所示之寄生電容Cp1與Cp2)所提供之等效電容量為α。電容值之轉換時間點與參考電晶體TP5之臨界電壓值|Vth|相關。

假設於本發明之實施例中，電容C1與電容C1_next具有相同的電容量。當驅動電晶體TP3之控制電極上之電壓Vc_TP3通過|Vth|位準時(其中|Vth|為參考電晶體TP5之臨界電壓)，因不再有電容(C2+α)之影響，△Voff此項之電壓下降速率 變為△Von此項之兩倍，其中△Von此項代表於發射信號線Em_Line(n)上之頂部電壓Vtop與切換點電壓之電壓差，△Voff此項代表於發射信號線Em_Line(n)上之切換點電壓與底部電壓Vbottom之電壓差，切換點(TP5切換點)電壓為參考電壓TP5由導通切換為關閉之電壓。

驅動電晶體TP3之控制電極上之最終電壓Vout之推導如下。

於第3圖中，虛線代表當參考電晶體TP5保持被導通狀態下(即，不切換至關閉狀態)，驅動電晶體TP3之控制電極上之電壓之暫時波形。

於此情形下，驅動電晶體TP3之控制電極上之暫時的最終電壓Vout_temp(當參考電晶體TP5保持被導通)為自資料電壓Vdata之位準下降|△Von+△Voff|*[(C1+α)/(C1+C2+2α)]，值得注意的是，當C1=C2，可得到(C1+α)/(C1+C2+2α)=1/2。因此，可得到暫時的最終電壓為Vout_temp=Vdata-|△Von+△Voff|/2 式(1)

值得注意的是，當參考電晶體TP5保持被導通時，|Vth|此項並未包含於暫時的最終電壓Vout_temp中。如此一來，整體的操作無法補償臨界電壓之變動。

另一方面，根據本發明之實施例，參考電晶體TP5如第3圖所示於切換點會被關閉。當跨越如第3圖所示之基礎位準|Vth|+Vgref時，驅動電晶體TP3之控制電極上之電壓Vc_TP3的下降速率為暫時電壓(第3圖所示之虛線)的兩倍，其中|Vth|為參考電晶體TP5之臨界電壓，而Vgref為提供至參考電晶體 TP5之控制電極之具有第一既定位準之電壓。

因此，可得到最終電壓Vout如下：Vout=(|Vth|+Vgref)-2*((|Vth|+Vgref)-Vout_temp)=(|Vth|+Vgref)-2*((|Vth|+Vgref)-(Vdata-|△Von+△Voff|/2))=2*Vdata-|△Von+△Voff|-(|Vth|+Vgref) 式(2)

值得注意的是，|Vth|此項被包含於最終電壓Vout中，以補償臨界電壓之變動。在同一畫素電路中的電晶體具有相同臨界電壓的前提下，藉由將參考電晶體TP5之臨界電壓|Vth|此一變數加入驅動電晶體TP3之控制電極之最終電壓Vout中，可補償臨界電壓之變動。

更具體地說，由於參考電晶體TP5為P型電晶體，第(2)式中的最終電壓可進一步被推導如下：Vout=2*Vdata+(Vem_on-Vem_off)+(Vth-Vgref) 式(2-1)

其中Vem_off代表於電壓Vdata輸入週期之發射脈衝電壓(即上述之頂部電壓Vtop)，Vem_on代表於發射週期之發射脈衝電壓(即上述之底部電壓Vbottom)。

由驅動電晶體TP3所提供的汲-源極電流Ids(TP3)係由驅動電晶體TP3之閘-源極電壓Vgs(TP3)所控制的。

一般而言，使用電晶體電流近似式，Ids電流可被推導如下：Ids=W/L*C0*μ*(Vgs-Vth-1/2*Vds)*Vds 當(Vds<Vgs-Vth) 式(2-2)

Ids=W/L*Co*μ*1/2*(Vgs-Vth)^2 當(Vds≧Vgs-Vth) 式(2-3)

其中W代表通道寬度，L代表通道長度，Co代表每單為閘極面積的電容量，μ代表移動率，Vgs代表閘-源極電 壓，Vds代表汲-源極電壓。

由於對於OLED的驅動電流而言，係使用Vds的獨立區域，因此採用了(Vds≧Vgs-Vth)的公式。因此，可推導出Ids正比於(Vgs-Vth)的平方(Ids

(Vgs-Vth)^2)。

Vgs(TP3)=Vg(TP3)-Vs(TP3)=Vout-Vs(TP3)=2*Vdata+(Vem_on-Vem_off)+(Vth(TP5)-Vgref)-Vs(TP3)=2*Vdata+(Vem_on-Vem_off)-Vgref-Vs(TP3)+Vth(TP5) 式(2-4)

因此，由驅動電晶體TP3所提供的Ids電流Ids(TP3)可被推導如下：Ids(TP3)

(2*Vdata+(Vem_on-Vem_off)-Vgref-Vs(TP3)+Vth(TP5)-Vth(TP3))^2 式(2-5)

當一畫素之電晶體具有相同的臨界電壓時，即，Vth(TP5)=Vth(TP3)時，Vth此項可由Ids中被移除，即可補償臨界電壓的變化。

因此，驅動電晶體TP3之控制電極之電壓Vc_TP3不會受到臨界電壓變動的影響，無論臨界電壓如何變動，驅動電晶體TP3所產生用以驅動發光元件EM之電流可保持固定。

第4A圖係顯示傳統技術中無臨界電壓補償之驅動電晶體之電流-電壓曲線圖，其中電壓Vg代表傳統技術中提供於驅動電晶體之控制電極之驅動電壓，I代表由驅動電晶體所產生之驅動電流。假設三個電晶體TFTA、TFTB與TFTC具有不同的臨界電壓VthA、VthB與VthC。定義電壓Vsig=2*Vdata-|△Von+△Voff|-Vgref，則由第4A圖中可看出於相同的電壓 Vsig之下，由於臨界電壓不同，三電晶體將輸出不同的驅動電流以驅動發光元件EM，造成顯示畫面不一致的問題。

第4B圖係顯示根據本發明之一實施例所述之具有臨界電壓補償之驅動電晶體之電流-電壓曲線圖，其中電壓Vc_TP3代表提供於驅動電晶體TP3之控制電極之驅動電壓，I代表由驅動電晶體所產生之驅動電流。由第4B圖中可看出由於驅動電晶體TP3之控制電極之最終電壓Vout已如下式(3)~(5)所示之藉由加入|Vth|項次補償了臨界電壓之變動

Vout_A=Vsig-|VthA| 式(3)

Vout_B=Vsig-|VthB| 式(4)

Vout_C=Vsig-|VthC| 式(5)

如此一來，可得到電流/亮度一致的顯示畫面。

值得注意的是，根據本發明之概念，即使不同畫素電路(即，畫素矩陣中不同的畫素)間的臨界電壓不同時，這些畫素電路中所產生用以驅動發光元件之電流可維持相同，並且整個顯示區域的影像畫面可維持一致性。如此一來，可解決傳統設計中不同畫素間因臨界電壓變動所造成的顯示畫面不一致的問題。

此外，值得注意的是，於本發明之實施例中，於製作畫素矩陣時，以將各畫素電路中由所有寄生電容(例如，第1圖所示之Cp1與Cp2)所提供之電容量控制為相同為最佳，如此一來可如以上所述之補償臨界電壓的變動。

第5圖係顯示根據本發明之第二實施例所述之一畫素電路之一範例電路圖。於第二實施例中，畫素矩陣可包含 複數對畫素單元。舉例而言，第5圖係顯示一對畫素單元。畫素電路500可包括第一畫素單元與第二畫素單元。第一畫素單元可包括驅動電晶體TP3A、參考電晶體TP5A、電容C1A以及發光元件EMA。第二畫素單元可包括驅動電晶體TP3B、參考電晶體TP5B、電容C1B以及發光元件EMB。於第二實施例中，選擇電晶體TP1係由沿著資料線方向相鄰配置之兩畫素單元所共用。此外，兩畫素單元共用相同的閘極線。

驅動電晶體TP3A可包括耦接至電容C1A之一控制電極、耦接至電源線PS之一第一電極，以及一第二電極。發光元件EMA，例如有機發光二極體(OLED)，耦接至驅動電晶體TP3A之第二電極，並且根據驅動電晶體TP3A所提供之一電流發光。驅動電晶體TP3B可包括耦接至電容C1B之一控制電極、耦接至電源線PS之一第一電極，以及一第二電極。發光元件EMB，例如有機發光二極體(OLED)，耦接至驅動電晶體TP3B之第二電極，並且根據驅動電晶體TP3B所提供之一電流發光。

選擇電晶體TP1包括一控制電極、一第一電極以及一第二電極，其中選擇電晶體TP1之控制電極耦接至閘極線GL(n)，用以接收一選擇信號，選擇電晶體TP1之第一電極耦接至資料線DL(m)，並且選擇電晶體TP1之第二電極(透過參考電晶體TP5A)耦接至驅動電晶體TP3A之控制電極以及驅動電晶體TP3B之控制電極。參考電晶體TP5A包括一控制電極、一第一電極以及一第二電極，其中參考電晶體TP5A之控制電極耦接至參考信號線Ref_LineA(n)，參考電晶體TP5A之第一電極耦接至驅動電晶體TP3A之控制電極，參考電晶體TP5A之第二電 極耦接至驅動電晶體TP3B之控制電極。參考電晶體TP5B包括一控制電極、一第一電極以及一第二電極，其中參考電晶體TP5B之控制電極耦接至參考信號線Ref_LineB(n)，參考電晶體TP5B之第一電極耦接至驅動電晶體TP3B之控制電極，參考電晶體TP5B之第二電極耦接至下一個畫素電路之電容C1A_next。

電容C1A包括耦接至驅動電晶體TP3A之控制電極之第一端點，以及耦接至發射信號線Em_LineA(n)之第二端點。電容C1B包括耦接至驅動電晶體TP3B之控制電極之第一端點，以及耦接至發射信號線Em_LineB(n)之第二端點。

於本發明之實施例中，可以有N*M個畫素電路，例如第5圖所示之畫素電路500，於顯示裝置內排列成一陣列，以形成畫素矩陣，其中n、m、N與M為正整數，並且0≦n≦N、0≦m≦M。值得注意的是，於本發明之實施例中，畫素矩陣中的一列畫素單元(例如，最末一列畫素單元)可設計為冗餘的畫素電路。

第6圖係顯示根據本發明之一實施例所述之如第5圖中包含兩畫素單元共用相同閘極線之畫素電路之信號波形示意圖。根據本發明之一實施例，由於兩畫素單元共用相同的閘極線，閘極線GL(n)上可接連提供兩個選擇信號脈衝。畫素電路500之電路運作及補償機制與畫素電路100雷同。

如第6圖所示，於參考信號線Ref_LineA(n)之電壓於第一水平週期內被設定為第一既定位準用以導通參考電晶體TP5A，並且發射信號線Em_LineA(n)上的電壓被設定為頂部 電壓Vtop後，於閘極線GL(n)上提供第一選擇信號脈衝(例如，閘極線GL(n)上的第一個脈衝下降緣)，用以導通選擇電晶體TP1(第一次導通)。當選擇電晶體TP1被導通(第一次導通)後，資料電壓Vdata會被傳送至電容C1A與C1B。

當閘極線GL(n)上的第一選擇信號脈衝結束後(即，如圖所示於閘極線GL(n)上的第一個脈衝上升緣後)，選擇電晶體TP1被關閉(第一次關閉)。於選擇電晶體TP1被關閉後，發射信號線Em_LineA(n)上的電壓自頂部電壓Vtop被降低至底部電壓Vbottom，用以於發射信號線Em_LineA(n)上產生一電壓變化或電壓轉換(即，於此範例中，自高位準轉換至低位準之一壓降)。因應此發射信號線Em_LineA(n)上之電壓變化或電壓轉換，驅動電晶體TP3A之控制電極之電壓也會同樣被改變，並且具有如上述補償臨界電壓Vth的效果。接著，驅動電晶體TP3A被導通，以提供電流至發光元件EMA。爾後，參考信號線Ref_LineA(n)之電壓被重置回第二既定位準。

接著，參考信號線Ref_LineB(n)之電壓於第二水平週期內被設定為第一既定位準。於參考信號線Ref_LineB(n)之電壓被設定為第一既定位準用以導通參考電晶體TP5B，並且發射信號線Em_LineB(n)上的電壓被設定為頂部電壓Vtop後，於閘極線GL(n)上提供第二選擇信號脈衝(例如，閘極線GL(n)上的第二個脈衝下降緣)，用以再次導通選擇電晶體TP1(第二次導通)。當選擇電晶體TP1被導通(第二次導通)後，資料電壓Vdata會被傳送至電容C1B與下一個畫素電路之電容C1A_next。

當閘極線GL(n)上的第二選擇信號脈衝結束後 (即，如圖所示於閘極線GL(n)上的第二個脈衝上升緣後)，選擇電晶體TP1被關閉(第二次關閉)。於選擇電晶體TP1被關閉後，發射信號線Em_LineB(n)上的電壓自頂部電壓Vtop被降低至底部電壓Vbottom，用以於發射信號線Em_LineB(n)上產生一電壓變化或電壓轉換(即，於此範例中，自高位準轉換至低位準之一壓降)。

因應此發射信號線Em_LineB(n)上之電壓變化或電壓轉換，驅動電晶體TP3B之控制電極之電壓也會同樣被改變，並且具有如上述補償臨界電壓Vth的效果。接著，驅動電晶體TP3B被導通，以提供電流至發光元件EMB。爾後，參考信號線Ref_LineB(n)之電壓被重置回第二既定位準。

由於畫素電路500之補償機制類似於畫素電路100，因此相關說明可參考第3圖之詳細說明，並於此不再贅述。

值得注意的是，於本發明之實施例中，於製作畫素矩陣時，以將各畫素電路中由所有寄生電容(例如，第5圖所示之Cp1A與Cp2A，以及Cp1B與Cp2B)所提供之電容量控制為相同為最佳，如此一來可如以上所述之補償臨界電壓的變動。

於本發明之第一實施例中，當參考電晶體TP5導通時，利用下一個畫素電路之電容C1_next於畫素電路100運作時提供電容量。類似地，於本發明之第二實施例中，當參考電晶體TP5A導通時，第二畫素單元之電容C1B用以於第一畫素電路運作時提供電容量，以及當參考電晶體TP5B導通時，下一個畫素單元之電容C1A_next用以於第二畫素電路運作時提供電容量。

基於上述運作，將臨界電壓|Vth|包含於驅動電晶體之最終電壓Vout中，用以補償臨界電壓的變化。如此一來，無論臨界電壓Vth如何變化，由驅動電晶體所產生用以驅動發光元件之電流量皆可維持相同。上述的補償機制亦可應用於當不同畫素電路之臨界電壓變化量不同的情境。如此一來，顯示器可具有一致的驅動電流/亮度。

此外，於本發明之第二實施例中，各畫素單元(除了冗餘的畫素單元)可於完整的訊框週期內發光。因此，相較於其他共用閘極線的設計，於第二實施例中，較少的驅動電流會被汲取，並且OLED材料可具有較長的壽命。這是因為於其他共用閘極線的設計，例如，將一條閘極線由兩個畫素單元共用，導致各畫素單元僅能於半個訊框週期內發光，因此，各畫素單元內的OLED發光元件於半個訊框週期內必須要發射出兩倍的亮度，導致需要於半個訊框週期內汲取相較於本發明之第二實施例兩倍的電流。電流越大，就會對OLED發光元件造成越大的損害，因而減短其壽命。因此，相較於這類的設計，於本發明之第二實施例中，可汲取較少的驅動電流，有效延長OLED材料的壽命。

第7圖係顯示根據本發明之第三實施例所述之一畫素電路之一範例電路圖。於本發明之第三實施例中，選擇電晶體TN1、驅動電晶體TN3以及參考電晶體TN5為N型電晶體，而如第1圖所示之電源線PS可被發射信號線取代或連接至發射信號線(因此，由發射信號線Em_Line(n)表示之)。

選擇電晶體TN1包括耦接至一閘極線GL(n)用以接 收一選擇信號之一控制電極、耦接至一資料線DL(m)之一第一電極，以及一第二電極。驅動電晶體TN3包括耦接至選擇電晶體TN1之第二電極之一控制電極、耦接至發射信號線Em_Line(n)之一第一電極，以及一第二電極。發光元件EM，例如一OLED，耦接至驅動電晶體TN3之第二電極，並且根據驅動電晶體TN3所提供之一電流發光。電容C1包括耦接至驅動電晶體TN3之控制電極之一第一端點，以及耦接至一發射信號線Em_Line(n)之一第二端點。參考電晶體TN5包括一控制電極、一第一電極以及一第二電極。參考電晶體TN5之控制電極耦接至參考信號線Ref_Line(n)。參考電晶體TN5之第一電極耦接至驅動電晶體TN3之控制電極，並且參考電晶體TN5之第二電極耦接至下一個畫素電路之電容C1_next。值得注意的是，下一個畫素電路與畫素電路700包含相同的元件並且具有相同的結構。根據本發明之一實施例，參考信號線Ref_Line(n)提供切換於一第一既定位準與一第二既定位準之一可調電壓。

於本發明之實施例中，可以有N*M個畫素電路，例如第7圖所示之畫素電路700，於顯示裝置內排列成一陣列，以形成畫素矩陣，其中n、m、N與M為正整數，並且0≦n≦N、0≦m≦M。值得注意的是，於本發明之實施例中，畫素矩陣中的一列畫素電路(例如，最末一列畫素電路)可設計為冗餘的畫素電路。

第8圖係顯示根據本發明之一實施例所述之信號波形圖。如第8圖所示，於閘極線GL(n)上的選擇信號脈衝抵達前，參考信號線Ref_Line(n)上的電壓可由第二既定位準(例 如，0伏特)被設定為高於第二既定位準之第一既定位準(例如，+6伏特)。根據本發明之一實施例，於選擇信號脈衝抵達前，當參考信號線Ref_Line(n)上的電壓被設定為具有第二既定位準時，參考電晶體TN5被關閉，並且當參考信號線Ref_Line(n)上的電壓被設定為具有第一既定位準時，參考電晶體TN5被導通。此外，於閘極線GL(n)上的選擇信號脈衝抵達前，發射信號線Em_Line(n)上可產生一下降的脈衝或電壓，並且於選擇信號脈衝結束後，發射信號線Em_Line(n)上之電壓可自低位準轉換至高位準。於此實施例中，閘極線GL(n)上的選擇信號脈衝為高位致能(active high)脈衝，用以導通選擇電晶體TN1。畫素電路700之其他運作方式與畫素電路100雷同，因此相關內容不再贅述。此外，由於畫素電路700之補償機制類似於畫素電路100，因此相關說明可參考第3圖之詳細說明，並於此不再贅述。

值得注意的是，根據第7圖所教示之結構，N型電晶體也可被用於如第5圖所示多對畫素單元共用選擇電晶體的實施例中。由於孰悉此技藝者在不脫離本發明之精神和範圍內可輕易推導出其實施方式，因此為簡潔說明起見，於此不再贅述。

第9A圖係顯示根據本發明之一實施例所述之子畫素的佈局圖範例。第10圖係顯示根據本發明之一實施例所述之畫素電路的佈局圖範例。如上述，於本發明之實施例中，驅動電晶體TP3/TN3與參考電晶體TP5/TN5具有相同的臨界電壓Vth。於此畫素佈局圖中，第9A圖圈起之部分顯示出用以決定驅動電晶體TP3與參考電晶體TP5之臨界電壓Vth的部分，即「源 極-通道接面」。

第9B圖為一放大圖，用以顯示根據本發明之一實施例所述之源極-通道方向。對於使用由雷射退火製程(laser annealing process)方式與雷射剝離(laser lift-off)方式製作的TFT的畫素電路而言，為了抑制雷射痕跡(laser mura)，一畫素電路中電晶體TP3與TP5之源極-通道接面必須如第9A圖與9B圖所示，被配置位於相同的雷射脈衝間距區域(laser pulse pitch area)，並且對齊於相同的源極-通道方向。因此，於一畫素電路單元內，驅動電晶體TP3耦接至電壓源PS之電極側(例如，驅動電晶體TP3之源極)(或者，驅動電晶體TN3耦接至發光元件之電極側)以及參考電晶體TP5耦接至電容C1_next之電極側(例如，參考電晶體TP5之源極)(或者，參考電晶體TN5耦接至電容C1_next之電極側)被配置位於相同的雷射脈衝間距區域，並且對齊於相同的源極-通道方向。

值得注意的是，於雷射退火製程中，雷射脈衝係以一頻率，例如，300赫茲，被發射至玻璃基底上。於多晶化製程中，當移動於基底上時，一個雷射注射(laser shot)會於同一位置實施多次，例如20次。假設注射的雷射脈衝光束為，例如，300毫米(長)*0.6毫米(寬)，則0.6毫米(寬)/20=30(微米)為每個注射的移動距離，此稱為雷射脈衝間距(laser pulse pitch)。各雷射脈衝注射的能量強度變化大，造成電晶體的臨界電壓特性隨著雷射脈衝間距改變(雷射痕跡(laser mura))。

如上述，根據以上多個實施例所提出之畫素電路結構，藉由將參考電晶體之臨界電壓|Vth|包含於驅動電晶體之 控制電極之最終電壓Vout，有效補償臨界電壓變化。如此一來，傳統設計中於不同畫素間由於臨界電壓變化而造成的畫面不一致的問題可有效被解決。

申請專利範圍中用以修飾元件之“第一”、“第二”、“第三”等序數詞之使用本身未暗示任何優先權、優先次序、各元件之間之先後次序、或方法所執行之步驟之次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)之不同元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧畫素電路

C1、C1_next、Cp1、Cp2‧‧‧電容

DL(m)‧‧‧資料線

Em_Line(n)、Em_Line(n+1)‧‧‧發射信號線

EM‧‧‧發光元件

GL(n)、GL(n+1)‧‧‧閘極線

PS‧‧‧電源線

Ref_Line(n)‧‧‧參考信號線

TP1、TP3、TP5‧‧‧電晶體

Claims (22)

1. 一種畫素電路，包括：一選擇電晶體，包括一控制電極、一第一電極與一第二電極，其中該控制電極耦接至一閘極線，用以接收一選擇信號，並且該第一電極耦接至一資料線；一驅動電晶體，包括一控制電極、一第一電極與一第二電極，其中該控制電極耦接至該選擇電晶體之該第二電極，並且該第一電極耦接至一電源線；一發光元件，耦接至該驅動電晶體之該第二電極，並且根據該驅動電晶體所提供之一電流發光；一第一電容，包括耦接至該驅動電晶體之該控制電極之一第一端點，以及耦接至一發射信號線之一第二端點；以及一參考電晶體，包括耦接至一參考信號線之一控制電極、一第一電極以及一第二電極，其中該參考信號線提供切換於一第一既定位準與一第二既定位準之一可調電壓，並且該參考電晶體之該第一電極耦接至該驅動電晶體之該控制電極。
2. 如申請專利範圍第1項所述之畫素電路，其中該畫素電路包含於一畫素矩陣中，並且該參考電晶體之該第二電極耦接至一第二電容，其中該第二電容包含於該畫素矩陣內之另一畫素電路內。
3. 如申請專利範圍第2項所述之畫素電路，其中當該選擇電晶體被導通時，該資料線上之一資料電壓被供應至該參考電晶體，並且當該參考電晶體被導通時，該資料電壓被儲存於該第一電容與該第二電容。
4. 如申請專利範圍第3項所述之畫素電路，其中當該選擇電晶體被關閉時，該發射信號線上之一電壓產生變化，並且於該電壓變化期間，該參考電晶體由被導通切換為被關閉。
5. 如申請專利範圍第4項所述之畫素電路，其中因應該發射信號線上之該電壓變化，該驅動電晶體之該控制電極之一電壓被改變，使得該驅動電晶體被導通，以提供該電流至該發光元件。
6. 如申請專利範圍第4項所述之畫素電路，其中該驅動電晶體與該參考電晶體為P型電晶體，並且於該選擇電晶體被關閉後，該發射信號線上之該電壓由一高電壓位準轉變為一低電壓位準。
7. 如申請專利範圍第4項所述之畫素電路，其中該驅動電晶體與該參考電晶體為N型電晶體，並且於該選擇電晶體被關閉後，該發射信號線上之該電壓由一低電壓位準轉變為一高電壓位準。
8. 如申請專利範圍第1項所述之畫素電路，其中該驅動電晶體之一源極-通道接面與該參考電晶體之一源極-通道接面位於相同的雷射脈衝間距區域，並且對齊於相同的源極-通道方向。
9. 一種畫素矩陣，包括：複數具有相同結構之畫素電路，其中各畫素電路包括：一選擇電晶體，包括一控制電極、一第一電極以及一第二電極，其中該控制電極耦接至一閘極線，用以接收一選擇信號，並且該第一電極耦接至一資料線； 一驅動電晶體，包括一控制電極、一第一電極與一第二電極，其中該控制電極耦接至該選擇電晶體之該第二電極，該第一電極耦接至一電源線；一發光元件，耦接至該驅動電晶體之該第二電極，並且根據該驅動電晶體所提供之一電流發光；一第一電容，包括耦接至該驅動電晶體之該控制電極之一第一端點，以及耦接至一發射信號線之一第二端點；以及一參考電晶體，包括耦接至一參考信號線之一控制電極、一第一電極以及一第二電極，其中該參考信號線提供切換於一第一既定位準與一第二既定位準之一可調電壓，並且該參考電晶體之該第一電極耦接至該驅動電晶體之該控制電極，並且其中一第一畫素電路之該參考電晶體之該第二電極耦接至一第二畫素電路之該第一電容。
10. 如申請專利範圍第9項所述之畫素矩陣，其中該第一畫素電路之該第一電容與該第二畫素電路之該第一電容具有相同的電容量。
11. 如申請專利範圍第9項所述之畫素矩陣，其中當該第一畫素電路之該選擇電晶體被導通時，該資料線上之一資料電壓被供應至該第一畫素電路之該參考電晶體，並且當該第一畫素電路之該參考電晶體被導通時，該資料電壓被儲存於該第一畫素電路之該第一電容與該第二畫素電路之該第一電容。
12. 如申請專利範圍第9項所述之畫素矩陣，其中當該第一畫素電路之該選擇電晶體被關閉時，該第一畫素電路之該發射信號線上之一電壓產生變化，並且於該電壓變化期間，該第一 畫素電路之該參考電晶體由被導通切換為被關閉。
13. 如申請專利範圍第9項所述之畫素矩陣，其中因應該發射信號線上之該電壓變化，該第一畫素電路之該驅動電晶體之該控制電極之一電壓被改變，使得該第一畫素電路之該驅動電晶體被導通，以提供該電流至該第一畫素電路之該發光元件。
14. 如申請專利範圍第9項所述之畫素矩陣，其中該第一畫素電路之該驅動電晶體之一源極-通道接面與該第一畫素電路之該參考電晶體之一源極-通道接面位於相同的雷射脈衝間距區域，並且對齊於相同的源極-通道方向。
15. 一種畫素電路，包括：一對畫素單元，包括一第一畫素單元與一第二畫素單元，其中該第一畫素單元包括：一第一驅動電晶體，包括一控制電極、耦接至一電源線之一第一電極，以及一第二電極；一第一發光元件，耦接至該第一驅動電晶體之該第二電極，並且根據該第一驅動電晶體所提供之一電流發光；一第一參考電晶體，包括耦接至一第一參考信號線之一控制電極、耦接至該第一驅動電晶體之該控制電極之一第一電極，以及一第二電極；以及一第一電容，包括耦接至該第一驅動電晶體之該控制電極之一第一端點，以及耦接至一第一發射信號線之一第二端點，並且其中該第二畫素單元包括：一第二驅動電晶體，包括一控制電極、耦接至該電源線之一 第一電極，以及一第二電極；一第二發光元件，耦接至該第二驅動電晶體之該第二電極，並且根據該第二驅動電晶體所提供之一電流發光；一第二參考電晶體，包括耦接至一第二參考信號線之一控制電極、耦接至該第二驅動電晶體之該控制電極之一第一電極，以及一第二電極；以及一第二電容，包括耦接至該第二驅動電晶體之該控制電極之一第一端點，以及耦接至一第二發射信號線之一第二端點；以及一選擇電晶體，包括一控制電極、一第一電極以及一第二電極，其中該控制電極耦接至一閘極線，用以接收一選擇信號，該第一電極耦接至一資料線，並且該第二電極耦接至該第一驅動電晶體之該控制電極以及該第二驅動電晶體之該控制電極，其中該第一參考電晶體之該第二電極耦接至該第二電容之該第一端點。
16. 如申請專利範圍第15項所述之畫素電路，其中當該選擇電晶體第一次被導通時，該資料線上之一資料電壓被供應至該第一參考電晶體，並且當該第一參考電晶體被導通時，該資料電壓被儲存於該第一電容與該第二電容。
17. 如申請專利範圍第16項所述之畫素電路，其中當該選擇電晶體第一次被關閉時，該第一發射信號線上之一電壓產生變化，並且於該電壓變化期間，該第一參考電晶體由被導通切換為被關閉。
18. 如申請專利範圍第17項所述之畫素電路，其中因應該第一發射信號線上之該電壓變化，該第一驅動電晶體之該控制電極之一電壓被改變，使得該第一驅動電晶體被導通，以提供該電流至該第一發光元件。
19. 如申請專利範圍第15項所述之畫素電路，其中該畫素電路包含於一畫素矩陣中，並且其中該第二參考電晶體之該第二電極耦接至一第三電容，其中該第三電容包含於該畫素矩陣內之另一畫素電路內。
20. 如申請專利範圍第19項所述之畫素電路，其中當該選擇電晶體第二次被導通時，該資料線上之一資料電壓被供應至該第二參考電晶體，並且當該第二參考電晶體被導通時，該資料電壓被儲存於該第二電容與該第三電容。
21. 如申請專利範圍第19項所述之畫素電路，其中當該選擇電晶體第二次被關閉時，該第二發射信號線上之一電壓產生變化，並且於該電壓變化期間，該第二參考電晶體由被導通切換為被關閉。
22. 如申請專利範圍第21項所述之畫素電路，其中因應該第二發射信號線上之該電壓變化，該第二驅動電晶體之該控制電極之一電壓被改變，使得該第二驅動電晶體被導通，以提供該電流至該第二發光元件。