TWI612615B - 形成積體電路結構的方法、形成半導體結構的方法及微影方法 - Google Patents

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Abstract

目前的揭露是提供一種形成積體電路(integrated circuit；IC)結構的方法。此方法包含：提供一半導體結構，其包含一基底、形成於此基底的上方的一介電層、及形成於此介電層的上方的一硬罩幕區；在此硬罩幕區的上方形成一第一光阻層；使用一光罩來執行一第一微影曝光，以形成一第一隱蔽圖形；在此硬罩幕區的上方形成一第二光阻層；以及使用此光罩來執行一第二微影曝光，以形成一第二隱蔽圖形。此光罩具有一第一光罩圖樣與一第二光罩圖樣。此第一隱蔽圖形對應於此第一光罩圖樣，且此第二隱蔽圖形對應於此第一光罩圖樣與此第二光罩圖樣。

Description

形成積體電路結構的方法、形成半導體結構的方法及微影方法
本發明是關於一種形成積體電路結構的方法，特別是關於使用單一罩幕在半導體裝置形成不同圖案之方法。
半導體積體電路(integrated circuit；IC)工業已歷經快速的成長。IC材料與設計的技術的發展已製造出數個世代的IC，其中每個世代比起前一個世代，是具有較小且更複雜的電路。然而，這些發展增加了IC的製造及處置的複雜度，而且為了實現這些發展，在IC的處置與製造方面也需要類似的開發。在IC革命的路程中，功能密度(例如每晶片面積的相互連接的裝置的數量)已總體上增加，伴隨著幾何尺寸(例如使用一製造程序可以製作的最小構件或線路)的減少。這樣的尺寸縮減過程總體而言會藉由製造效率的增加及相關成本的降低而展現其益處。
IC通常是藉由一系列的材料層形成，這些材料層中的一些材料層是藉由一微影製程而被圖形化。適當地使這些 圖形化層與相鄰層對準或堆疊是很重要的。由於現代IC的幾何尺寸的減少，適當地對準或堆疊便變得困難。此外，下層基底例如一半導體晶圓的表面輪廓會衝擊微影描繪品質且進一步降低相鄰材料層之間的堆疊允差。還有，微影製程在整體製造成本是佔了很重要的份量，所述成本包含製程時間及製程中使用的罩幕(亦稱為光罩)的成本。因此，需要一微影製程來解決上述的議題。
有鑑於此，目前的揭露是提供一種形成積體電路(integrated circuit；IC)結構的方法。上述方法包含：提供一半導體結構，其包含一基底、形成於上述基底的上方的一介電層、及形成於上述介電層的上方的一硬罩幕區；在上述硬罩幕區的上方形成一第一光阻層；使用一光罩來執行一第一微影曝光，以形成一第一隱蔽圖形；在上述硬罩幕區的上方形成一第二光阻層；以及使用上述光罩來執行一第二微影曝光，以形成一第二隱蔽圖形。上述光罩具有一第一光罩圖樣與一第二光罩圖樣。上述第一隱蔽圖形對應於上述第一光罩圖樣，且上述第二隱蔽圖形對應於上述第一光罩圖樣與上述第二光罩圖樣。
目前的揭露亦提供一種形成積體電路(integrated circuit；IC)結構的方法，上述方法包含：提供一基底、形成於上述基底的上方的一介電層、及形成於上述介電層的上方的一硬罩幕區；提供一光罩，上述光罩具有一第一光罩圖樣與一第二光罩圖樣，上述第一光罩圖樣具有的尺寸大於上述第二光罩圖樣的尺寸；在上述硬罩幕區的上方形成一第一光阻層，上述 第一光阻層具有一第一曝光閥值；使用上述光罩來執行一第一曝光，以形成對應於上述第一光罩圖樣的一第一IC圖樣；將上述第一IC圖樣轉移至上述第一硬罩幕層與上述介電層；在上述硬罩幕區的上方形成一第二光阻層，上述第二光阻層具有一第二曝光閥值；使用上述光罩來執行一第二曝光，以形成對應於上述第二光罩圖樣的一第二IC圖樣；將上述第二IC圖樣轉移至上述第一硬罩幕層；以及使用上述第一硬罩幕層來蝕刻上述介電層，以在上述介電層中形成一溝槽，上述溝槽對應於上述第一IC圖樣與上述第二IC圖樣。在上述第一微影曝光過程的上述第二光罩圖樣的一第一曝光強度小於上述第一曝光閥值。在上述第二微影曝光過程的上述第二光罩圖樣的一第二曝光強度大於上述第二曝光閥值。
目前的揭露亦是提供一種微影方法的另一實施例。上述方法包含：提供具有一第一光罩圖樣與一第二光罩圖樣的一光罩；使用上述光罩以一散焦條件對於塗覆在一半導體基底上的一第一光阻層執行一第一曝光，以形成一第一隱蔽圖形，上述第一隱蔽圖形對應於上述第一光罩圖樣；以及使用上述光罩以一聚焦條件對於塗覆在上述半導體基底上的一第二光阻層執行一第二曝光，以形成一第二隱蔽圖形，上述第二隱蔽圖形對應於上述第二光罩圖樣。在某些實施例中，沿著一方向，上述第一光罩圖樣具有的尺寸大於上述第二光罩圖樣的尺寸。在某些實施例中，在上述第一曝光的過程中通過上述第二光罩圖樣的一第一曝光強度小於上述第一光阻層的曝光閥 值。在上述第二曝光的過程中通過上述第二光罩圖樣的一第二曝光強度大於上述第二光阻層的曝光閥值。
100‧‧‧光罩
102‧‧‧光罩基底
104‧‧‧IC設計圖形
106‧‧‧第一圖樣
108‧‧‧第二圖樣
210‧‧‧透鏡
220‧‧‧聚焦平面
230‧‧‧散焦位置
240、250、260‧‧‧區域
300‧‧‧方法
302、304、306‧‧‧步驟
308、310、312‧‧‧步驟
314、316、318‧‧‧步驟
320、322、324‧‧‧步驟
400‧‧‧半導體結構
402‧‧‧基底
404‧‧‧導體組件
406‧‧‧蝕刻停止層(ESL)
408‧‧‧低介電常數介電層
409‧‧‧硬罩幕(HM)區
410‧‧‧下HM層
412‧‧‧上HM層
414‧‧‧第一底層
416‧‧‧第一中間層
417‧‧‧第一光阻層
418‧‧‧第一光阻圖形
420‧‧‧介層溝槽
424‧‧‧第二底層
426‧‧‧第二中間層
427‧‧‧第二光阻層
428‧‧‧第二光阻圖形
430‧‧‧HM溝槽
432‧‧‧主溝槽
434‧‧‧介層窗溝槽
436‧‧‧金屬線溝槽
438‧‧‧金屬層
440‧‧‧金屬層
Lx、Ly、Vx、Vy‧‧‧尺寸
當隨著圖式而閱讀以下詳細說明時，會從以下詳細說明對目前的揭露的全貌有最佳的理解。要強調的是，根據業界標準的作法，不會根據實際的比例繪製不同的圖樣。事實上，不同圖樣的尺寸會為了討論的明確性而任意放大或縮小。
第1圖是一俯視圖，其是根據目前的揭露的某些實施例之具有一積體電路(integrated circuit；IC)設計圖形的一光罩(亦稱為罩幕或圖罩)的俯視圖。
第2A圖是一示意圖，顯示根據目前的揭露的某些實施例而使用第1圖的光罩之聚焦與散焦的微影曝光。
第2B-2C圖是一系列的示意圖，顯示根據目前的揭露的某些實施例而使用第1圖的光罩100之微影曝光過程的各種曝光強度形貌。
第3圖是一流程圖，其為根據目前的揭露的一或多個實施例而使用第1圖的光罩之用於製造一半導體結構的方法的流程圖。
第4-12圖是一系列的剖面圖，其為在根據目前的揭露的一或多個實施例而使用第1圖的光罩而建構的各種製造階段的半導體結構的剖面圖。
第4A、5A、7A、與8A圖是一系列的剖面圖，其為根據目前的揭露的一或多個實施例而在微影圖形化製程中使用超過一個聚合物層的半導體結構的剖面圖。
第4B、5B、7B、與8B圖是一系列的剖面圖，其為根據目前的揭露的一或多個實施例而在微影圖形化製程中使用單一光阻層的半導體結構的剖面圖。
要瞭解的是，以下的揭露為了實行發明的不同樣態，而提供許多不同的實施例或範例。下文敘述構件與配置的特定例子是為了簡化目前的揭露。這些僅止與舉例而不是為了作限定。此外，目前的揭露可能會在各種例子中重複元件號碼及/或字母。這樣的重複是為了簡化及明確化，其本身不是為了敘述所討論的各種實施例及/或結構之間的關係。還有，在以下敘述中的在一第二組件之上方或一第二組件上形成一第一組件可包含此第一與第二組件是被形成為直接接觸的實施例，且亦可包含在介於此第一與第二組件之間可形成額外的組件的實施例，而使此第一與第二組件可以不是直接接觸。
第1圖是一俯視圖，其是根據目前的揭露的某些實施例之具有一積體電路(integrated circuit；IC)設計圖形104的一光罩(亦稱為罩幕或圖罩)100的俯視圖。在某些實施例中，IC設計圖形104可用來使用微影製程而形成超過一種圖樣(例如金屬線圖樣與介層窗圖樣)。光罩100具有一光罩基底102與一IC設計圖形104。要理解的是此光罩100與其具有的IC設計圖形104可以是事實上為一較大且較複雜的光罩(未繪示)的一部分。光罩100可用來在上述微影圖形化製程的過程將一或多層圖形化。
光罩100具有一光罩基底102與形成於光罩基底 102上的一IC設計圖形104。在某些實施例中，當為了圖形化晶圓上的組件而使用例如紫外線(ultraviolet；UV)或深紫外線(deep ultraviolet；DUV)的微影技術時，光罩基底102是包含例如熔融石英的一透明基底。一IC設計圖形104是形成於光罩基底102上，並藉由例如鉻(Cr)的一不透明材料而劃定。
在某些替代的實施例中，當使用極紫外線(extreme ultraviolet；EUV)微影技術時，光罩100是一反射式的光罩，其具有低熱膨脹係數材料(low thermal expansion material；LTEM)的一光罩基底102。在此光罩基底102上沉積一反射式多層膜(multilayer；ML)，並將一吸收劑層沉積於此反射式ML的上方進一步加以圖形化而劃定IC圖形。要瞭解的是能有其他的結構與各種項目的內含物或省略物。例如，可在上述反射式ML與吸收劑層之間形成一蓋層。在另一個例子中，可以在上述吸收劑層上形成一保護層。在某些其他替代的實施例中，光罩100可以是一相位移光罩(phase shift mask；PSM)，例如減光型PSM或交替式PSM，以強化描繪解析度。
請參考第1圖，在某些實施例中，IC設計圖形104是一結合型的圖樣，其具有一第一圖樣106與一第二圖樣108。第一圖樣106是定向於第一方向(例如X方向)的圖樣，而第二圖樣108是定向於第二方向(例如Y方向)的圖樣。在本實施例中，第一方向(例如X方向)是正交於第二方向(例如Y方向)。第一圖樣106可被設計為在晶圓上的一材料層中形成一第一IC圖樣(例如介層窗圖樣)，而第二圖樣108可被設計為在晶圓上的相同 材料層或不同材料層形成一第二IC圖樣(例如金屬線圖樣)。在本實施例中，第一圖樣106是被設計來形成一介層窗圖樣，以將金屬線連接並電性耦合於在此介層窗下方的層中的另一個金屬線。第二圖樣108是被設計來在半導體結構中形成一金屬線。作為替代方案，第一圖樣106是被設計來形成一接點圖樣，以將金屬線連接並電性耦合於半導體結構中的一閘極或一摻雜半導體組件(例如為一源極或汲極)。使用例如紫外線(UV)、深紫外線(DUV)或極紫外線(EUV)的微影曝光技術並使用示於第1圖的一單一的光罩100，可在二個光阻層上形成第一圖樣106與第二圖樣108。
如第1圖所示，第一圖樣106是以一尺寸Vx延伸於X方向且以一尺寸Vy延伸於Y方向。第二圖樣108是以一尺寸Lx延伸於X方向且以一尺寸Ly延伸於Y方向。在某些實施例中，第一圖樣106的尺寸Vx是大於第二圖樣108的尺寸Lx。第一圖樣106的尺寸Vy則小於第二圖樣108的尺寸Ly。在在本實施例的更進一步，是將第一圖樣106與第二圖樣108對準而在X方向具有共同中心。
作為替代方案，IC設計圖形可被定義於一微影圖形化資料檔案，並藉由其他曝光系統例如一帶電粒子束(包含電子束)在一適當模式(例如以點陣模式(raster mode)或向量模式直接寫入或使用一數位圖形產生器)轉移至材料(例如光阻)層。在電子束微影中，光阻層通常被稱為電子束敏感阻劑層。
每一種光阻材料是具有其各自的對於輻射(例如一 EUV系統的曝光光束)的曝光閥值。當曝光強度(亦稱為曝光劑量)等於或大於上述曝光閥值，上述光阻的對應部分就起化學變化，而使其會在一顯影製程中被顯影(例如當光阻為正型時，其會被顯影劑移除)。當曝光強度小於上述曝光閥值，上述光阻的對應部分就不會起化學變化而被顯影(例如當光阻為正型時，其在顯影過程中保留下來)。要瞭解的是「變化」是意指光阻已充分改變而會有不同反應，例如已曝光的正型光阻會在顯影製程中反應。在光阻為正型的一個例子中，僅有以等於或大於曝光閥值的曝光強度被曝光的光阻的部分會在顯影製程中被一適當的顯影劑移除。未曝光或以小於曝光閥值的曝光強度被曝光的光阻的其他部分則在上述顯影製程後保留下來。在光阻為負型的其他例子中，未曝光或以小於曝光閥值的曝光強度被曝光的光阻的部分會在顯影製程中被一適當的顯影劑移除，以等於或大於曝光閥值的曝光強度被曝光的光阻的其他部分則在上述顯影製程後保留下來。
第2A圖是一示意圖，顯示根據目前的揭露的某些實施例而使用第1圖的光罩100之聚焦與散焦的微影曝光製程。如第2A圖所示，在一曝光製程的過程中，藉由透鏡210可導引穿過光罩100的光線而使其聚焦於聚焦平面220上。此半導體結構具有沉積在其頂面上的一光阻層，其對曝光光線敏感。在本實施例中，上述光阻層為正型。在曝光製程後，可藉由在上述光阻層中形成隱蔽圖形而將上述光罩圖形轉移至上述光阻層。在某些實施例中，上述光阻層是位於聚焦平面220上以 在微影曝光製程的過程中收到最大化的曝光強度。在某些替代的實施例中，是將上述光阻層置於上述聚焦平面的後方，例如在一散焦位置230。在散焦位置230收到的曝光強度是小於在聚焦平面220收到的曝光強度。
第2B-2C圖是一系列的示意圖，顯示根據目前的揭露的某些實施例而使用第1圖的光罩100之微影曝光製程的過程的各種曝光強度形貌。在某些實施例中，光罩100具有一第一圖樣106(介層窗圖樣)與一第二圖樣108(金屬線圖樣)，第一圖樣106(介層窗圖樣)在沿著X方向具有一較大的尺寸(Vx)，第二圖樣108(金屬線圖樣)在沿著X方向具有一較小的尺寸(Lx)，如第1圖所示。在某些實施例中，上述光阻層具有一曝光閥值，其依存於此光阻層的組成。在使用劃定於光罩100的IC圖形的微影曝光製程的過程中，是在上述光阻層上形成隱蔽圖形。一光阻層中的隱蔽圖形是對應於此光阻層上的曝光圖形，其最後會變成一實體的光阻圖形，例如藉由一顯影製程。在本例中，繪示於第2B-2C圖的隱蔽圖形是以大於或等於上述光阻層之曝光閥值而被曝光的部分的對應的影像。
第2B-2C圖亦包含藉由各種灰階顯示的不同強度階級標示的曝光強度數值。在本例中，曝光強度所用單位是範圍由0至1的一相對單位。在此情況，「1」是表示在到達光阻層前來自曝光系統的曝光強度的100%。
請參考第2B圖，在某些實施例中，當上述光阻層是在聚焦平面220，穿過第一圖樣106(介層窗圖樣)與第二圖樣 108(金屬線圖樣)二者而到達上述光阻層的曝光強度是等於或大於此光阻層的曝光閥值。因此，形成於上述光阻層中的隱蔽圖形，是包含分別在第2B圖中被標示為具有較高的曝光強度的區域240與250之介層窗圖樣與金屬線圖樣二者。
請參考第2C圖，在某些實施例中，當上述光阻層是在聚焦平面220的後方的一散焦位置、例如在散焦位置230時，穿過上述光罩而到達上述光阻層的曝光強度是小於在聚焦平面(聚焦位置)220的曝光強度。在某些實施例中，因為第一圖樣106(介層窗圖樣)的尺寸Vx大於第二圖樣108(金屬線圖樣)的尺寸Lx，對應於第一圖樣106(介層窗圖樣)的曝光強度是大於對應於第二圖樣108(金屬線圖樣)的曝光強度。在某些實施例中，穿過第一圖樣106(介層窗圖樣)而到達散焦位置230的曝光強度是等於或大於上述光阻層的曝光閥值，但是穿過第二圖樣108(金屬線圖樣)而到達散焦位置230的曝光強度是小於上述光阻層的曝光閥值。因此，形成在上述光阻層中的隱蔽圖形僅具有在第2C圖中被標示為區域260的介層窗圖樣。
在各種實施例中，藉由通過調整光阻材料的組成、調整上述光阻層相對於透鏡210的位置、調整光罩100上的IC設計圖形的各種尺寸、或上述之組合來適當地選擇曝光閥值，如同目前的揭露所示，可以使用一個單一的光罩100將對應於各種IC圖樣的不同圖形形成於上述光阻層上。目前的揭露中討論的微影方法與光罩可藉由使用一個單一的光罩而提供具有低成本與較佳對準結果的微影製程。
在本實施例中，微影曝光製程是使用光子例如UV、DUV或EUV，使用一光罩，並在此光罩內劃定IC設計圖形。在此情況，藉由調整相對於透鏡之光阻層的位置，可以僅使用一個光阻而在半導體結構中形成二個不同的IC圖樣。在一替代的實施例中，是使用帶電粒子作為在微影曝光製程的過程中的輻射線。在此情況，IC設計圖形可被定義於一資料檔中，而可以將感應性阻劑材料選擇為對例如電子束之帶電粒子敏感。使用一個光罩來形成二個IC圖樣的方法與藉由此方法製作的半導體結構會進一步根據各種實施例而敘述於後文。
第3圖是一流程圖，其為根據目前的揭露的一或多個實施例而使用第1圖的光罩100之用於製造一半導體結構的方法300的流程圖。第4-12圖是一系列的剖面圖，其為在根據目前的揭露的一或多個實施例而使用第1圖的光罩100而建構的各種製造階段的半導體結構400的剖面圖。方法300與半導體結構400會參考第4-12圖而一起敘述於後文。可在方法300之前、過程中、及之後提供額外的步驟，而且所述的有些步驟可被取代或刪減，作為此方法附加的實施例。後文的討論會顯示半導體結構400的各種實施例，其可根據第3圖的方法300來製造。
請參考第3與4A-4B圖，方法300是藉由提供一半導體結構400而始於步驟302，半導體結構400具有一半導體基底402、一低介電常數介電層408、與一硬罩幕(HM)區409。半導體基底402可包含矽(Si)。作為替代方案或附帶地，基底402可 包含其他元素半導體例如鍺(Ge)。基底402亦可包含一化合物半導體，例如碳化矽、砷化鎵、砷化銦、與磷化銦。基底402可包含一合金半導體，例如矽鍺、碳化矽鍺、磷砷化鍺、與磷化鎵銦。在某些實施例中，基底402包含一磊晶層。例如，基底402可具有在一塊狀半導體上的一磊晶層。在某些實施例中，基底402可包含一絕緣層上覆半導體(semiconductor-on-insulator；SOI)結構。例如，基底402可包含一埋入式氧化層，其是藉由例如以植入氧的隔離的一製程或例如晶圓接合與研磨的其他適當製程而形成。
基底402亦可包含各種p型摻雜區及/或n型摻雜區，其是藉由例如離子佈植及/或擴散的製程來完成。那些摻雜區包含被配置來形成例如一互補式金屬-半導體-氧化物場效電晶體(complimentary metal-oxide-semiconductor field-effect transistor；CMOSFET)、影像感測器、及/或發光二極體(light emitting diode；LED)的各種積體電路(IC)裝置n型井、p型井、輕摻雜區(light doped region；LDD)、重摻雜源極與汲極(S/D)、與各種通道摻雜形貌。基底402可更包含其他功能性的組件，例如形成於基底上或基底中的一電阻器或一電容器。在某些實施例中，基底402可更包含提供來隔離形成於基底402中的各種裝置之水平隔離組件。上述隔離組件可包含淺溝槽隔離(shallow trench isolation；STI)組件，以劃定並隔離各種功能性組件。在某些例子中，上述隔離區可包含氧化矽、氮化矽、氧氮化矽、一空氣間隔、其他適當的材料、或上述之 組合。上述隔離區可藉由任何適當的製程來形成。上述各種IC裝置可更包含其他組件，例如置於上述S/D上的矽化物與通道區上的閘極堆疊結構。
半導體結構400亦可包含複數個介電層與導電組件，整合而形成一內連線結構，其被配置來耦合上述各種p型與n型摻雜區與其他功能性組件(例如閘極)，而構成一功能性的積體電路。在某些實施例中，基底402可包含上述內連線結構的一部分，一起稱為基底402。
如前所述，半導體結構400可包含一內連線結構。此內連線結構包含一多層內連線(multi-layer interconnect；MLI)結構以及與此MLI結構整合的一層間介電質(inter-level dielectric；ILD)，以提供一電性佈線來將基底402中的各種裝置耦合於輸入/輸出電源與訊號。上述內連線結構包含各種金屬線、接點與介層組件(或介層插塞)。上述金屬線提供水平的電性佈線。上述接點提供基底402與上述金屬線之間的垂直連接，而介層組件則提供在不同金屬層的金屬線之間的垂直連接。
請參考第4A-4B圖，半導體結構400包含一導體組件404。在某些實施例中，導體組件404可包含一金屬接點、一金屬介層、或一金屬線。在某些實施例中，導體組件404可以更被一阻障層圍繞以避免擴散及/或提供材料的黏著。在某些例子中，導體組件404包含鋁(Al)、銅(Cu)或鎢(W)。上述阻障層可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦矽 (TiSiN)或氮化鉭矽(TaSiN)。導體組件404與上述阻障層可藉由包含微影、蝕刻與沉積的程序來形成。在另一實施例中，導體組件404包含一電容器的電極、一電阻器或一電阻器的一部份。作為替代性的方案，導體組件404包含一摻雜區(例如一源極或一汲極)或一閘極。在另一例子中，導體組件404包含分別置於源極、汲極或閘極上的一矽化物組件。上述矽化物組件可藉由一自對準矽化物(self-aligned silicide；salicide)技術而形成。
仍請參考第4A-4B圖，將各種材料層形成於基底402上，例如連續地沿著遠離基底402的方向形成之一蝕刻停止層(ESL)406、一低介電常數介電層408(例如ILD層)、以及一硬罩幕(HM)區409。在某些實施例中，ESL 406是形成於導體組件404上。ESL 406可包含與低介電常數介電層408中的介電材料類似的一介電材料。然而，ESL 406的介電常數可大於沉積在ESL 406上的低介電常數介電層408的介電常數。為了在後續形成接觸溝槽的製程的適當的蝕刻程序，可選擇ESL 406中的介電材料來具有大於低介電常數介電層408的蝕刻選擇比。例如，在後續的蝕刻製程中，與ESL 406上的低介電常數介電層408相比，ESL 406可具有較低的蝕刻率。在某些實施例中，可使用任何適用的技術例如化學氣相沉積法(chemical vapor deposition；CVD)、物理氣相沉積法(physical vapor deposition；PVD)、原子層沉積法(atomic layer deposition；ALD)、或一磊晶成長製程，沉積ESL 406。在某些實施例中，ESL 406包含一 氧化物層，其包含碳、氧、矽、及/或其他適當的物質、與上述之組合。ESL 406可具有在從約50Å至約200Å的範圍內的厚度。
仍請參考第4A-4B圖的半導體結構400，低介電常數介電層408是形成在ESL 406上。低介電常數介電層408可包含形成於ESL 406上的一層間介電質(interlayer dielectric；ILD)材料。低介電常數介電層408可包含被摻雜的氧化矽(例如摻碳的氧化矽)、或其他適當的介電材料或上述之組合。低介電常數介電層408的厚度可以在從約500Å至約2000Å的範圍內。可使用一旋轉塗佈技術或CVD來形成低介電常數介電層408。在某些實施例中，可使用一化學機械研磨(chemical mechanical polishing；CMP)來進一步將低介電常數介電層408的上表面平坦化。
如第4A-4B圖所示，半導體結構400亦包含形成於低介電常數介電層408上的硬罩幕(HM)區409。HM區409可包含一單一材料層、或複數個材料層。在第4A-4B圖所示的某些實施例中，HM區409包含一下HM層410與一上HM層412。
下HM層410可包含類似於低介電常數介電層408的介電材料的一介電材料，但具有大於低介電常數介電層408的介電常數的一介電常數(k)。在某些例子中，下HM層410包含一氧化物層，其包含碳、氧、矽、及/或其他適當的物質、與上述之組合。例如，下HM層410包含一氧化矽(SiO2)層。可藉由例如一CVD製程的一沉積製程來形成下HM層410。在某些實 施例中，下HM層410可具有一硬度，其大於低介電常數介電層408的硬度。在某些實施例中，下HM層410的厚度可以在從約100Å至約300Å的範圍內。在某些實施例中，下HM層410可具有高於低介電常數介電層408的研磨率的一研磨率，所以下HM層410在後續的研磨製程中可用來作為一緩衝層。
上HM層412可形成在下HM層410上。在某些實施例中，上HM層412具有氮化鈦(TiN)、氧化鈦(TiO2)、及其他適當的氧化物物質、或上述之組合。在某些實施例中，上HM層412是一金屬硬罩幕，其具有的硬度大於下HM層410的硬度。上HM層412可具有一厚度，其在從約100Å至約500Å的範圍內。在某些實施例中，可使用任何適用的技術例如CVD、PVD、ALD、或一磊晶成長製程來形成上HM層412。上HM層412可用來將IC設計圖形從光罩(例如第1圖的光罩100)轉移至低介電常數介電層408。要瞭解的是雖然在第4A-4B圖顯示二個HM層，HM區409可包含單一的HM層(上HM層412)。HM區409亦可包含可將一或多個IC設計圖形從光罩轉移至低介電常數介電層之超過二個的材料層。
第4A與5A圖是繪示使用一個三層結構的一半導體結構的剖面圖，上述三層結構包含一第一光阻層417、一第一中間層416、與一第一底層414。第4B與5B圖是繪示使用一個單層結構的一半導體結構的剖面圖，上述單層結構僅包含一第一光阻層417。
請參考第4A圖，在形成一光阻層之前，在HM區409 上形成一第一底層414，且在第一底層414上形成一第一中間層416。可使用任何適用的塗佈技術例如一旋轉塗佈製程，來形成第一底層414與第一中間層416。其他的製造步驟例如烘烤，可進一步施加於第一底層414與第一中間層416。在某些實施例中，第一中間層416包含碳、氧、矽、及/或其他適當的物質、與上述之組合。第一中間層416可將圖形從第一光阻層417轉移至第一底層414。在某些實施例中，第一中間層416具有一硬度，其大於第一底層414的硬度。第一中間層416可具有一硬度，其大於第一光阻層417的硬度。在某些實施例中，第一中間層416具有一厚度，其小於第一底層414的厚度。在某些實施例中，第一中間層416具有一厚度，其小於第一光阻層417的厚度。在某些實施例中，第一中間層416不具對光線形式的輻射能量有反應而發生光化學反應的阻劑感光化學物質。在某些實施例中，第一底層414包含任何適用的聚合物材料，例如類似於光阻材料的一聚合物材料。在某些實施例中，第一底層414是一有機抗反射(anti-reflective；ARC)材料，其被配置來在微影製程的過程中抑制不希望見到的光反射。在某些實施例中，第一底層414將圖形從上述光阻層轉移至HM區409。第一中間層416具有一厚度，其在從約100Å至約300Å的範圍內。第一底層414具有一厚度，其在從約500Å至約2000Å的範圍內。在某些實施例中，第一底層414與第一中間層416是不可溶於用來顯影並在上述光阻層中形成上述IC設計圖形的顯影劑溶液中。第一底層414與第一中間層416亦可改善上述光阻層與HM 區409之間的本質黏著力，因此可以改善半導體結構400的材料整合性。
請參考第3與4A-4B圖，方法300是藉由在HM區409的上方形成一第一光阻層417，而繼續進行到步驟304。第一光阻層417的形成是包含藉由一適用的技術例如旋轉塗佈法，將第一光阻溶液塗佈在第一中間層416(請參閱第4A圖)或HM區409(請參閱第4B圖)上。其他的製造步驟例如烘烤，可另外施加於第一光阻層417。第一光阻層417包含一有機正型光阻材料，其在曝露於輻射源之後可變得可溶於上述顯影劑溶液。在某些替代性的實施例中，第一光阻層417亦可包含一有機負型光阻材料，其在曝露於輻射源之後可變得不可溶於上述顯影劑溶液。例如藉由改變碳、氫與氧的比例，可調整第一光阻層417的組成，以具有一適當的曝光閥值而適用於如在目前的揭露的後續討論第一微影曝光製程。第一光阻層417可具有一厚度，其在從約200Å至約800Å的範圍內。
請參考第3與4A-4B圖，方法300是藉由執行一第一微影曝光製程以在第一光阻層417中形成一第一隱蔽圖形，而繼續進行到步驟306。上述第一微影曝光可使用第1圖的光罩100，其具有在其上劃定的第一IC圖樣106(例如介層窗圖樣)與第二IC圖樣108(例如金屬線圖樣)。在某些實施例中，調整第一光阻層417的組成，所以可達成一適當的曝光閥值，而僅將第一IC圖樣106曝光於第一光阻層417中。在某些實施例中，調整第一光阻層417與透鏡210之間的距離來控制曝光強度，因此僅 可以將第一IC圖樣106轉移至第一光阻層417。
在本實施例中，上述第一微影曝光是以如繪示於第2C圖的散焦狀態來執行，其中如第2A圖所示，第一光阻層417是位於一散焦位置230。在上述散焦曝光的過程中，穿過光罩100的第一IC圖樣106(例如介層窗圖樣)的上述曝光源的曝光強度是等於或大於第一光阻層417的曝光閥值。穿過光罩100的第二IC圖樣108(例如金屬線圖樣)的上述曝光源的曝光強度是低於第一光阻層417的曝光閥值。因此，在上述第一微影曝光之後形成於第一光阻層417中的上述第一隱蔽圖案是包含第一IC圖樣106(例如介層窗圖樣)而未顯示第二IC圖樣108(例如金屬線圖樣)。
用於上述第一微影曝光的上述曝光源可包含任何適用的光源，例如UV、DUV、EUV、或例如電子束的帶電粒子。在某些替代性的實施例中，上述IC設計圖形可被定義於一資料檔案中，並藉由直接寫入或其他適用的技術例如數位圖形產生器，而被轉移至上述光阻層。其他步驟可實行於上述曝光製程之前、過程中、或之後。在某些實施例中，在上述微影曝光製程之後，可對第一光阻層417施以一曝後烘烤製程。
請參考第3與5A-5B圖，方法300是藉由將第一光阻層417顯影以形成一第一光阻圖形418，而繼續進行到步驟308。在某些實施例中，第一光阻層417是正型，所以藉由對應的顯影劑而移除第一光阻層417之具有第一隱蔽圖形(例如光罩100的第一IC圖樣106)的部分，以形成第一光阻圖形418。其 後，可實行其他步驟。在某些例子中，在上述顯影製程後可對第一光阻圖形418施以一或多道的烘烤製程。在如第5A圖所示的某些實施例中，可將第一光阻圖形418形成於第一中間層416與第一底層414上。在如第5B圖所示的某些實施例中，可將第一光阻圖形418形成於HM區409上。
請參考第3與6圖，方法300是藉由將第一IC圖樣106(例如介層窗圖樣)轉移至HM區409與低介電常數介電層408，而繼續進行到步驟310。步驟310可包含一或多到蝕刻製程，以移除HM區409與低介電常數介電層408之與光罩100的第一IC圖樣106對準的部分，以形成一介層溝槽420。上述蝕刻製程可包含任何適用的蝕刻技術，例如乾蝕刻、濕蝕刻、或上述之組合。在某些實施例中，如第6圖所示，在步驟310的蝕刻製程是在蝕穿低介電常數介電層408之間而在低介電常數介電層408中停下來。其他的操作可在後續實行。例如藉由濕式剝除或電漿灰化製程來移除第一光阻圖形418、第一中間層416、與第一底層414。上述電漿灰化製程可包含使用氧(O2)電漿或二氧化碳(CO2)電漿。
第7A與7A圖是繪示使用一個三層結構的上述半導體結構的剖面圖，上述三層結構包含一第二光阻層427、一第二中間層426、與一第二底層424。第7B與8B圖是繪示使用一個單層結構的一半導體結構的剖面圖，上述單層結構僅包含第二光阻層427。
請參考第7A圖，在形成一第二光阻層之前，在HM 區409上形成一第二底層424，且在第二底層424上形成一第二中間層426。可使用任何適用的塗佈技術例如一旋轉塗佈製程，來形成第二底層424與第二中間層426。其他的製造步驟例如烘烤，可進一步施加於第二底層424與第二中間層426。在某些實施例中，第二底層424與第二中間層426的形成製程、材料組成、及厚度是實質上類似於第一底層414與第一中間層416的形成製程、材料組成、及厚度。在某些實施例中，第二中間層426是一有機抗反射材料，其被配置來在微影製程的過程中抑制不希望見到的光反射。
在某些實施例中，第7A圖的第二底層424與第二中間層426是在曝光製程的過程中對輻射源不敏感。第二底層424與第二中間層426亦是不可溶於用於在上述第二光阻層中形成上述IC設計圖形的顯影劑溶液中。第二底層424與第二中間層426可改善介層溝槽420的充填。第二底層424與第二中間層426亦可改善上述第二光阻層與HM區409之間的本質黏著力，因此可以改善半導體結構400的材料整合性。
請參考第3與7A-7B圖，方法300是藉由在HM區409的上方形成一第二光阻層427，而繼續進行到步驟312。如第7A圖所示，可在第二中間層426上形成第二光阻層427。作為替代性的方案，如第7A圖所示，可在HM區409上形成第二光阻層427。第二光阻層427的形成製程可在對步驟304所作討論中的第一光阻層417的形成製程。第二光阻層427包含一有機正型光阻材料，其在曝露於輻射源之後可變得可溶於上述顯影劑溶 液。在某些替代性的實施例中，第二光阻層427亦可包含一有機負型光阻材料，其在曝露於輻射源之後可變得不可溶於上述顯影劑溶液。例如藉由改變碳、氫與氧的比例，可調整第二光阻層427的組成，以具有一適當的曝光閥值而適用於如在目前的揭露的後續討論第二微影曝光製程。第二光阻層427可具有一厚度，其在從約200Å至約800Å的範圍內。
請參考第3與8A-8B圖，方法300是藉由執行一第二微影曝光製程以在第二光阻層427中形成一第二隱蔽圖形，而繼續進行到步驟314。如第7A-7B圖所示，上述第二微影曝光是使用第1圖的光罩100，如同步驟306的第一微影曝光的光罩100。上述第二微影曝光是以如繪示於第2B圖的聚焦狀態來執行，其中如第2A圖所示，第二光阻層427是位於透鏡210的聚焦平面210上。在上述聚焦曝光的過程中，穿過光罩100的第一IC圖樣106(例如介層窗圖樣)與第二IC圖樣108(例如金屬線圖樣)的上述曝光源的曝光強度都是等於或大於第二光阻層427的曝光閥值。因此，形成於第二光阻層427中的上述第二隱蔽圖案是包含第一IC圖樣106(例如介層窗圖樣)與第二IC圖樣108(例如金屬線圖樣)二者。在某些實施例中，調整第二光阻層427的組成，所以可達成一適當的曝光閥值，而將第一IC圖樣106與第二IC圖樣108都曝光於第二光阻層427中。用於上述第二微影曝光的上述曝光源可實質上類似於上述第一微影曝光的曝光源。其他步驟可實行於上述曝光製程之前、過程中、或之後，例如一曝後烘烤製程。
請參考第3與8A-8B圖，方法300是藉由將第二光阻層427顯影以形成一第二光阻圖形428，而繼續進行到步驟316。在步驟316的顯影製程可實質上類似於在步驟308的顯影製程。在如第8圖所示的某些實施例中，是將第二光阻圖形428形成於第二中間層426與第二底層424上。在如第8B圖所示的某些實施例中，是將第二光阻圖形428形成於HM區409上。
請參考第3與9圖，方法300是藉由將第一IC圖樣106(例如介層窗圖樣)與第二IC圖樣108(例如金屬線圖樣)轉移至HM區409的上HM層412，而繼續進行到步驟318。步驟318可包含一或多到蝕刻製程，以移除上HM層412之與光罩100的第一IC圖樣106及第二IC圖樣108對準的部分，以形成一HM溝槽430。HM溝槽430可包含一金屬線溝槽。在某些實施例中，在步驟318的蝕刻製程包含使用氯氣(Cl2)及/或甲烷氣(CH4)的一乾蝕刻製程。因為下HM層410的蝕刻選擇比是大於上HM層412的蝕刻選擇比、或是下HM層410的蝕刻率是小於上HM層412的蝕刻率，在步驟318的蝕刻製程是如第9圖所示停在下HM層410。其他的操作可在後續實行。例如藉由濕式剝除或電漿灰化製程來移除第二光阻圖形428、第二中間層426、與第二底層424。上述電漿灰化製程可包含使用氧(O2)電漿或二氧化碳(CO2)電漿。
請參考第3與10圖，方法300是藉由使用第9圖的上HM層412與下HM層410作為一蝕刻罩幕而選擇性地蝕刻下HM層410與低介電常數介電層408，藉以形成主溝槽432，而繼續 進行到步驟320。主溝槽432是包含在低介電常數介電層408中的一介層窗溝槽434與一金屬線溝槽436。在步驟320的蝕刻製程可包含任何適用的蝕刻技術，例如乾蝕刻、濕蝕刻、或上述之組合。在某些實施例中，步驟320是包含大於一個子步驟。在第一子步驟中，蝕刻出在低介電常數介電層408中的介層窗溝槽434，而在第一子步驟中停在ESL 406。在已經將介層窗溝槽434與金屬線溝槽436形成於低介電常數介電層408之後，為了適當地電性連接於導體組件404，然後在第二子步驟藉由另一道蝕刻打開ESL 406。在某些實施例中，在後續步驟沉積金屬層以填充主溝槽432之前，沿著主溝槽432之牆形成一阻障層。
請參考第3與11圖，方法300是藉由沉積一金屬層438以填充主溝槽432，而繼續進行到步驟322。在某些實施例中，金屬層438包含銅(Cu)、鋁(Al)、鎢(W)或其他適用的導體材料。在某些實施例中，金屬層438包含銅合金，例如銅錳(CuMn)、銅鋁(CuAl)或銅矽(CuSi)。在某些實施例中，是藉由PVD來沉積金屬層438。在某些實施例中，是藉由使用PVD沉積一對應的金屬種子層，然後藉由鍍膜法形成一塊狀金屬層，來形成金屬層438。
請參考第3與12圖，方法300是藉由執行一化學機械研磨(chemical mechanical polishing；CMP)製程以移除多餘的金屬層438，得到第12圖所示的金屬層440，而繼續進行到步驟324。在步驟324的CMP製程亦可移除HM區409。在上述CMP 製程之後，可形成金屬層440與低介電常數介電層408的一實質上共平面的上表面。
目前的揭露是提供一種形成積體電路(integrated circuit；IC)結構的方法。上述方法包含：提供一半導體結構，其包含一基底、形成於上述基底的上方的一介電層、及形成於上述介電層的上方的一硬罩幕區；在上述硬罩幕區的上方形成一第一光阻層；使用一光罩來執行一第一微影曝光，以形成一第一隱蔽圖形；在上述硬罩幕區的上方形成一第二光阻層；以及使用上述光罩來執行一第二微影曝光，以形成一第二隱蔽圖形。上述光罩具有一第一光罩圖樣與一第二光罩圖樣。上述第一隱蔽圖形對應於上述第一光罩圖樣，且上述第二隱蔽圖形對應於上述第一光罩圖樣與上述第二光罩圖樣。
在某些實施例中，上述硬罩幕區包含形成於上述介電層上的一第一硬罩幕層、與形成於上述第一硬罩幕層上的一第二硬罩幕層。
在某些實施例中，在執行上述第一微影曝光之後，上述方法更包含：將上述第一光阻層顯影，以從上述第一隱蔽圖形形成一第一IC圖樣；以及將上述第一IC圖樣轉移至上述第一硬罩幕層、上述第二硬罩幕層、與上述介電層。
在某些實施例中，在執行上述第二微影曝光之後，上述方法更包含：將上述第二光阻層顯影，以從上述第二隱蔽圖形形成一第二IC圖樣；以及將上述第二IC圖樣轉移至上述第二硬罩幕層。
在某些實施例中，在將上述第二IC圖樣轉移至上述第二硬罩幕層之後，上述方法更包含：使用上述第一硬罩幕層與上述第二硬罩幕層蝕刻上述介電層，已在上述介電層中形成一溝槽，上述溝槽對應於上述第一IC圖樣與上述第二IC圖樣。
在某些實施例中，上述方法更包含：沉積一金屬層以填充上述介電層中的上述溝槽；以及執行一化學機械研磨製程以形成上述介電層與上述金屬層的一共平面表面。
在某些實施例中，在形成上述第一光阻層之前，上述方法更包含：在上述硬罩幕區上形成一第一底層；以及在上述第一底層上形成一第一中間層。上述第一底層與上述第一中間層不溶解於用於將上述第一光阻層顯影的一顯影劑。上述第一IC圖樣是被轉移至上述第一底層與上述第一中間層。
在某些實施例中，在形成上述第二光阻層之前，上述方法更包含：在上述硬罩幕區上形成一第二底層；以及在上述第二底層上形成一第二中間層。上述第二底層與上述第二中間層不溶解於用於將上述第二光阻層顯影的一顯影劑。上述第二IC圖樣是被轉移至上述第二底層與上述第二中間層。
在某些實施例中，上述第一光罩圖樣沿著一第一方向對齊。上述第二光罩圖樣沿著一第二方向對齊，上述第二方向異於上述第一方向。上述第一光罩圖樣與上述第二光罩圖樣交叉。相較於上述第二光罩圖樣之沿著上述第一尺寸方向的尺寸，上述第一光罩圖樣具有較大的尺寸。上述第一光罩圖樣 具有一介層窗圖樣，且上述第二光罩圖樣具有一金屬線圖樣。
在某些實施例中，執行上述第一微影曝光包含在一散焦條件執行上述第一微影曝光。執行上述第二微影曝光包含在一聚焦條件執行上述第二微影曝光。
在某些實施例中，上述半導體結構更包含形成於上述基底與上述介電層之間的一蝕刻停止層(etch stop layer；ESL)。在蝕刻上述介電層之後，上述方法更包含：使用上述第一硬罩幕層與上述第二硬罩幕層蝕刻上述ESL。
目前的揭露亦提供一種形成積體電路(integrated circuit；IC)結構的方法，上述方法包含：提供一基底、形成於上述基底的上方的一介電層、及形成於上述介電層的上方的一硬罩幕區；提供一光罩，上述光罩具有一第一光罩圖樣與一第二光罩圖樣，上述第一光罩圖樣具有的尺寸大於上述第二光罩圖樣的尺寸；在上述硬罩幕區的上方形成一第一光阻層，上述第一光阻層具有一第一曝光閥值；使用上述光罩來執行一第一曝光，以形成對應於上述第一光罩圖樣的一第一IC圖樣；將上述第一IC圖樣轉移至上述第一硬罩幕層與上述介電層；在上述硬罩幕區的上方形成一第二光阻層，上述第二光阻層具有一第二曝光閥值；使用上述光罩來執行一第二曝光，以形成對應於上述第二光罩圖樣的一第二IC圖樣；將上述第二IC圖樣轉移至上述第一硬罩幕層；以及使用上述第一硬罩幕層來蝕刻上述介電層，以在上述介電層中形成一溝槽，上述溝槽對應於上述第一IC圖樣與上述第二IC圖樣。在上述第一微影曝光過程的上述 第二光罩圖樣的一第一曝光強度小於上述第一曝光閥值。在上述第二微影曝光過程的上述第二光罩圖樣的一第二曝光強度大於上述第二曝光閥值。
在某些實施例中，執行上述第一曝光包含在一散焦條件執行上述第一曝光。執行上述第二曝光包含在一聚焦條件執行上述第二曝光。
在某些實施例中，上述方法更包含在上述第一硬罩幕層與上述介電層之間提供一第二硬罩幕層。上述第一IC圖樣是被轉移至上述第一硬罩幕層與上述第二硬罩幕層二者。
目前的揭露亦是提供一種微影方法的另一實施例。上述方法包含：提供具有一第一光罩圖樣與一第二光罩圖樣的一光罩；使用上述光罩以一散焦條件對於塗覆在一半導體基底上的一第一光阻層執行一第一曝光，以形成一第一隱蔽圖形，上述第一隱蔽圖形對應於上述第一光罩圖樣；以及使用上述光罩以一聚焦條件對於塗覆在上述半導體基底上的一第二光阻層執行一第二曝光，以形成一第二隱蔽圖形，上述第二隱蔽圖形對應於上述第二光罩圖樣。在某些實施例中，沿著一方向，上述第一光罩圖樣具有的尺寸大於上述第二光罩圖樣的尺寸。在某些實施例中，在上述第一曝光的過程中通過上述第二光罩圖樣的一第一曝光強度小於上述第一光阻層的曝光閥值。在上述第二曝光的過程中通過上述第二光罩圖樣的一第二曝光強度大於上述第二光阻層的曝光閥值。
前文勾勒了數個實施例的形貌，因此本發明所屬 技術領域中具有通常知識者可對目前的揭露的形態有較佳的理解。本發明所屬技術領域中具有通常知識者應受惠於其可立即使用目前的揭露作為基礎，為了實現與此處介紹的實施例相同的目的及/或達成相同的優點，而設計或改善其他製程與結構。本發明所屬技術領域中具有通常知識者亦應理解這樣的等效結構並不偏離目前的揭露的精神與範圍，而使其在不偏離目前的揭露的精神與範圍的情況下，可於其中作各種變更、取代、與改造。
300‧‧‧方法
302、304、306‧‧‧步驟
308、310、312‧‧‧步驟
314、316、318‧‧‧步驟
320、322、324‧‧‧步驟

Claims (10)

  1. 一種形成積體電路(integrated circuit；IC)結構的方法，包含：提供一半導體結構，其包含一基底、形成於該基底的上方的一介電層、及形成於該介電層的上方的一硬罩幕區；在該硬罩幕區的上方形成一第一光阻層；使用一光罩來執行一第一微影曝光，以形成一第一隱蔽圖形；在該硬罩幕區的上方形成一第二光阻層；以及使用該光罩來執行一第二微影曝光，以形成一第二隱蔽圖形；其中該光罩具有一第一光罩圖樣與一第二光罩圖樣；以及其中該第一隱蔽圖形對應於該第一光罩圖樣，且該第二隱蔽圖形對應於該第一光罩圖樣與該第二光罩圖樣。
  2. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該硬罩幕區包含形成於該介電層上的一第一硬罩幕層、與形成於該第一硬罩幕層上的一第二硬罩幕層；在執行該第一微影曝光之後，更包含：將該第一光阻層顯影，以從該第一隱蔽圖形形成一第一IC圖樣；及將該第一IC圖樣轉移至該第一硬罩幕層、該第二硬罩幕層、與該介電層；在執行該第二微影曝光之後，更包含： 將該第二光阻層顯影，以從該第二隱蔽圖形形成一第二IC圖樣；及將該第二IC圖樣轉移至該第二硬罩幕層；以及在將該第二IC圖樣轉移至該第二硬罩幕層之後，更包含：使用該第一硬罩幕層與該第二硬罩幕層蝕刻該介電層，已在該介電層中形成一溝槽，該溝槽對應於該第一IC圖樣與該第二IC圖樣；沉積一金屬層以填充該介電層中的該溝槽；及執行一化學機械研磨(chemical mechanical polishing；CMP)製程以形成該介電層與該金屬層的一共平面表面。
  3. 如申請專利範圍第2項所述之形成積體電路結構的方法，在形成該第一光阻層之前，更包含：在該硬罩幕區上形成一第一底層；以及在該第一底層上形成一第一中間層；其中該第一底層與該第一中間層不溶解於用於將該第一光阻層顯影的一顯影劑；以及其中該第一IC圖樣是被轉移至該第一底層與該第一中間層。
  4. 如申請專利範圍第2項所述之形成積體電路結構的方法，在形成該第二光阻層之前，更包含：在該硬罩幕區上形成一第二底層；以及在該第二底層上形成一第二中間層； 其中該第二底層與該第二中間層不溶解於用於將該第二光阻層顯影的一顯影劑；以及其中該第二IC圖樣是被轉移至該第二底層與該第二中間層。
  5. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該第一光罩圖樣沿著一第一方向對齊；其中該第二光罩圖樣沿著一第二方向對齊，該第二方向異於該第一方向，該第一光罩圖樣與該第二光罩圖樣交叉；以及其中該第一光罩圖樣具有一介層窗圖樣，且該第二光罩圖樣具有一金屬線圖樣。
  6. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該硬罩幕區包括一第一硬罩幕層以及一設於該第一硬罩幕層上之一第二硬罩幕層；其中執行該第一微影曝光包含在一散焦條件執行該第一微影曝光；其中執行該第二微影曝光包含在一聚焦條件執行該第二微影曝光；其中該半導體結構更包含形成於該基底與該介電層之間的一蝕刻停止層(etch stop layer；ESL)；以及其中在蝕刻該介電層之後，更包含使用該第一硬罩幕層與該第二硬罩幕層蝕刻該ESL。
  7. 一種形成半導體結構的方法，包含： 提供一基底、形成於該基底的上方的一介電層、及形成於該介電層的上方的一第一硬罩幕層；提供一光罩，該光罩具有一第一光罩圖樣與一第二光罩圖樣，該第一光罩圖樣具有的尺寸大於該第二光罩圖樣的尺寸；在該第一硬罩幕層的上方形成一第一光阻層，該第一光阻層具有一第一曝光閥值；使用該光罩來執行一第一曝光，以形成對應於該第一光罩圖樣的一第一IC圖樣；將該第一IC圖樣轉移至該第一硬罩幕層與該介電層；在該第一硬罩幕層的上方形成一第二光阻層，該第二光阻層具有一第二曝光閥值；使用該光罩來執行一第二曝光，以形成對應於該第一光罩圖樣及該第二光罩圖樣的一第二IC圖樣；將該第二IC圖樣轉移至該第一硬罩幕層；以及使用該第一硬罩幕層來蝕刻該介電層，以在該介電層中形成一溝槽，該溝槽對應於該第一IC圖樣與該第二IC圖樣；其中在該第一微影曝光過程的該第二光罩圖樣的一第一曝光強度小於該第一曝光閥值；以及其中在該第二微影曝光過程的該第二光罩圖樣的一第二曝光強度大於該第二曝光閥值。
  8. 如申請專利範圍第7項所述之形成半導體結構的方法，更包含在該第一硬罩幕層與該介電層之間提供一第二硬罩幕 層，該第一IC圖樣是被轉移至該第一硬罩幕層與該第二硬罩幕層二者；其中執行該第一曝光包含在一散焦條件執行該第一曝光；以及執行該第二曝光包含在一聚焦條件執行該第二曝光。
  9. 一種微影方法，包含：提供具有一第一光罩圖樣與一第二光罩圖樣的一光罩；使用該光罩以一散焦條件對於塗覆在一半導體基底上的一第一光阻層執行一第一曝光，以形成一第一隱蔽圖形，該第一隱蔽圖形對應於該第一光罩圖樣；以及使用該光罩以一聚焦條件對於塗覆在該半導體基底上的一第二光阻層執行一第二曝光，以形成一第二隱蔽圖形，該第二隱蔽圖形對應於該第二光罩圖樣。
  10. 如申請專利範圍第9項所述之微影方法，其中沿著一方向，該第一光罩圖樣具有的尺寸大於該第二光罩圖樣的尺寸；其中在該第一曝光的過程中通過該第二光罩圖樣的一第一曝光強度小於該第一光阻層的曝光閥值；以及其中在該第二曝光的過程中通過該第二光罩圖樣的一第二曝光強度大於該第二光阻層的曝光閥值。
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