CN104155844B - 利用单次曝光形成多层图案的具有三种状态的光掩模 - Google Patents

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Abstract

本发明提供了用于光刻曝光工艺的掩模的一个实施例。该掩模包括：掩模衬底；第一掩模材料层，被图案化以具有限定第一层图案的多个第一开口；以及第二掩模材料层，被图案化以具有限定第二层图案的多个第二开口。本发明还公开了利用单次曝光形成多层图案的具有三种状态的光掩模。

Description

利用单次曝光形成多层图案的具有三种状态的光掩模
相关申请交叉引用
本专利申请是2013年5月31日提交的标题为“Method To Define Multiple LayerPatterns Using A Single Exposure”的美国第13/906,795号的部分继续申请，并且要求2013年5月14日提交的标题为“Method to Define Multiple Layer Patterns Using aSingle Exposure”的美国临时申请第61/823,312号的优先权。本申请还涉及2013年9月18日提交的标题为“Method to Define Multiple Layer Patterns with a SingleExposure by E-Beam Lithography”的美国专利申请（代理卷号：2013-0782/24061.2605）。其全部内容结合于此作为参考。
技术领域
本发明总的来说涉及半导体集成电路，更具体地，涉及利用单次曝光形成多层图案的具有三种状态的光掩模。
背景技术
半导体集成电路（IC）产业经历了快速发展。IC材料和设计的技术进步已经产生了很多代IC，其中，每一代IC都具有比前一代IC更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造的类似发展。在集成电路发展过程中，功能密度（即，每一芯片面积的互连器件的数量）普遍增加，而几何尺寸（即，使用制造工艺可以制造的最小部件（或线））却减小。
IC通常由一系列材料层形成，通过光刻工艺图案化其中的一些材料层。重要的是，图案化的层正确地与邻近的层对准或覆盖邻近的层。鉴于现代IC几何尺寸的逐渐减小，正确的对准和覆盖变得更加困难。此外，下方衬底（诸如半导体晶圆）的表面形貌影响光刻成像质量，并且还降低相邻材料层之间的覆盖容差。此外，光刻工艺对制造的总体成本（包括处理时间和工艺中使用的掩模（也称为光掩模）的成本）有重大贡献。因此，需要一种光刻方法以解决上述问题。
发明内容
根据本发明的一个方面，提供了一种用于光刻曝光工艺的掩模，包括：掩模衬底；第一掩模材料层，被图案化以具有限定第一层图案的多个第一开口；以及第二掩模材料层，被图案化以具有限定第二层图案的多个第二开口。
优选地，第一层图案和第二层图案是集成电路的一部分，并且被设计为形成于半导体衬底上的相应材料层；以及掩模具有彼此不同的三种状态。
优选地，掩模衬底对光刻曝光工艺的曝光辐射具有第一透射率；第一掩模材料层具有小于第一透射率的第二透射率；以及第二掩模材料层具有小于第二透射率的第三透射率。
优选地，三种状态包括具有第一透射率的第一状态、具有第二透射率的第二状态和具有第三透射率的第三状态。
优选地，第一层图案处于第一状态；第二层图案处于第二状态；以及场处于第三状态。
优选地，第三透射率小于第一透射率的6%；以及第二透射率介于第一透射率的约20%和约80%之间。
优选地，第一层图案包括限定在第一掩模材料层的第一开口中的第一部件；以及第二层图案包括限定在第二掩模材料层的第二开口中的第二部件。
优选地，第二开口与第一开口对准。
优选地，第一部件是通孔部件；以及第二部件是金属线部件。
优选地，第二部件被定向在第一方向上且在与第一方向垂直的第二方向上跨越第一尺寸；以及第一部件在第一方向上跨越第二尺寸，第二尺寸小于第一尺寸。
优选地，掩模衬底包括熔融石英；第一掩模材料层包括钼硅（MoSi）；以及第二掩模材料层包括铬（Cr）。
优选地，该掩模还包括：第三掩模材料层，设置在第二掩模材料层上且包括MoSi。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底上形成第一光刻胶层；在第一光刻胶层上方形成第二光刻胶层；以及使用三状态掩模对第一光刻胶层和第二光刻胶层实施光刻曝光工艺，从而在第一光刻胶层中形成第一潜在图案以及在第二光刻胶层中形成第二潜在图案。
优选地，该方法还包括：显影第一光刻胶层以由第一潜在图案形成第一层图案；以及显影第二光刻胶层以由第二潜在图案形成第二层图案。
优选地，在形成第一光刻胶层之前，还包括：在半导体衬底上形成第一材料层；以及在第一材料层上形成第二材料层。
优选地，在显影第一光刻胶层和第二光刻胶层之后，还包括：将第一层图案转印至第一材料层；以及将第二层图案转印至第二材料层。
优选地，三状态掩模包括：掩模衬底；第一掩模材料层，被图案化以具有限定第一掩模状态的第一层图案的多个第一开口；以及第二掩模材料层，被图案化以具有限定第二掩模状态的第二层图案的多个第二开口，其中，场区被限定为第三掩模状态且三种掩模状态彼此不同。
优选地，第一掩模状态的第一层图案对光刻曝光工艺的曝光辐射具有第一透射率；第二掩模状态的第二层图案具有小于第一透射率的第二透射率；以及第三状态的场区具有小于第二透射率的第三透射率。
根据本发明的又一方面，提供了一种方法，包括：接收具有第一层图案和第二层图案的集成电路（IC）设计结构，其中，第一层图案限定将被形成在衬底上的第一材料层中的至少一个第一部件，且第二层图案限定将被形成在第二材料层中的至少一个第二部件，其中，第二材料层设置在第一材料层上；根据第一偏差调节第一部件；根据与第一偏差不同的第二偏差调节第二部件；然后，组合第一部件和第二部件以形成组合IC图案；以及产生限定组合IC图案的下线数据以用于制造掩模。
优选地，该方法还包括：在掩模衬底上设置第一掩模材料层；在第一掩模材料层上设置第二掩模材料层；在第二掩模材料层上涂布第一光刻胶层；在第一光刻胶层上涂布第二光刻胶层；以及基于下线数据对第一光刻胶层和第二光刻胶层实施电子束曝光工艺，从而同时在第一光刻胶层中形成第一部件的第一潜在部件以及在第二光刻胶层中形成第二部件的第二潜在部件。
附图说明
当结合附图进行阅读时，根据下面的详细描述能更好地理解本发明的各个方面。应该强调，根据工业中的标准实践，对各个部件未按比例绘制。实际上，为了清楚论述起见，可任意增大或缩小各个部件的尺寸。此外，在各个实例中，本发明可重复参考标号和/或字符。这种重复是为了简化和清楚的目的，且其本身不代表所论述的各个实施例和/或结构之间的关系。此外，在下面的说明书中，第一部件形成在第二部件上方或之上可包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可包括可以在第一部件和第二部件之间形成额外的部件，从而使第一部件和第二部件可不直接接触的实施例。
图1是在一个实施例中根据本发明的方面构造的光掩模的顶视图。
图2是图1中光掩模的截面图。
图3示意性示出了图1中光掩模的透射率曲线。
图4和图5是根据本发明的一个或多个实施例的使用图1的剂量图的光刻曝光工艺期间的各个曝光强度曲线的示意图。
图6和图7是使用图1的光掩模的相应光刻胶层中的潜在光刻胶图案的顶视图。
图8至图20是根据本发明的一个或多个实施例并使用图1的光掩模构造的半导体结构处于各个制造阶段的截面图。
图21是根据本发明的一个或多个实施例构造的半导体结构的制造方法的流程图。
图22是形成IC图案和基于IC图案制造光掩模的方法的流程图。
图23是在另一个实施例中根据本发明的方面构造的光掩模的顶视图。
图24示意性示出了在使用图23的光掩模的光刻曝光工艺中的曝光强度轮廓。
图25是使用图23的光掩模的相应光刻胶层中的潜在光刻胶图案的顶视图。
具体实施方式
应该理解，为了实施各个实施例的不同特征，下面的公开内容提供了很多不同的实施例或实例。下面描述了部件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。此外，在各个实例中，本发明可重复参考标号和/或字符。这种重复是为了简化和清楚的目的，且其本身不代表所论述的各个实施例和/或结构之间的关系。此外，在下面的说明书中，第一部件形成在第二部件上方或之上可包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可包括可在第一部件和第二部件之间形成额外的部件，从而使第一部件和第二部件可不直接接触的实施例。
图1是光掩模（中间掩模或掩模）10的顶视图，而图2是根据一个实施例构造的沿虚线AA’的光掩模10的截面图。掩模10用于通过诸如紫外（UV）光刻或深UV（DUV）光刻的单次光刻曝光（或暴露，通常交换使用术语“暴露”和“曝光”）工艺图案化两个或多个光刻胶层。
掩模10包括掩模衬底12，在使用掩模10的光刻曝光工艺期间掩模衬底12对曝光辐射（诸如紫外-UV光束或深UV-DUV光束）具有第一透射率S1。在本实施例中，掩模衬底12是诸如熔融石英衬底的透明衬底。为便于说明本实施例，将第一透射率S1指定为100%，且相对于S1限定透射率S2和S3。
掩模10包括设置在掩模衬底12上的第一掩模材料层14。第一掩模材料层14对曝光辐射具有第二透射率S2。第二透射率S2小于第一透射率S1。在本实例中，第二透射率S2介于约20%和约80%之间。第一掩模材料层14部分地衰减曝光辐射。第一掩模材料层14的透射率由它的组成和厚度确定。在本实施例中，第一掩模材料层14包括钼硅（MoSi）。此外，第一掩模材料层14被沉积为具有根据曝光辐射的波长调节的Mo和Si的比率以用于期望的折射率（n）和消光系数（k）。第一掩模材料层14被设计为具有合适的厚度以用于期望的透射率。在一个实例中，第一掩模材料层14的厚度介于约5nm和约40nm之间。可选地，第一掩模材料层14包括诸如硅酸锆（ZrSiO）、氮化硅（SiN）和/或氮化钛（TiN）的其他衰减材料。
掩模10包括设置在第一掩模材料层14上的第二掩模材料层16。第二掩模材料层16对曝光辐射具有第三透射率S3。第三透射率S3小于第二透射率S2。在本实例中，第二掩模材料层16大幅衰减曝光辐射，并且第三透射率S3为约0%或小于6%。在本实施例中，第二掩模材料层16包括铬（Cr）。在一个实例中，由Cr组成的第二掩模材料层16的厚度介于约5nm和约80nm之间。可选地，第二掩模材料层16可包括其他合适的衰减材料。
如上所述，相对于S1来限定透射率S2和S3。在本实施例中，用不同的方式陈述，第三透射率S3小于第一透射率S1的6%，且第二透射率S2介于第一透射率S1的约20%和约80%之间。
掩模10可包括形成在第二掩模材料层上的覆盖层以防止在使用掩模10的光刻曝光工艺期间的反射。例如，覆盖层包括MoSi且与第二掩模材料层16一起被图案化。
图案化第一掩模材料层14和第二掩模材料层16以形成具有相应的透射率S1、S2和S3的各个部件。因此，掩模10也称为3状态（state）掩模。处于不同掩模状态的各个部件对使用掩模10的光刻曝光工艺期间的曝光辐射响应不同。
根据具有两层图案的集成电路（IC）图案，图案化第一和第二掩模材料层以形成各个沟槽（开口）。具体地，根据第一层图案来图案化第一掩模材料层14，并且根据第二层图案来图案化第二掩模材料层16。作为实例以用于说明，图案化第一掩模材料层14以形成一个或多个开口18。图案化第二掩模材料层16以形成一个或多个开口20。
掩模10中的各个开口限定IC图案中的各个部件。在本实施例中，开口18限定集成电路的第一层图案中的第一部件（也由标号18表示），且开口20限定集成电路的第二层图案中的第二部件（也由标号20表示）。第一层图案和第二层图案是集成电路的一部分。例如，第一层图案是具有一个或多个通孔部件的通孔图案，而第二层图案是具有一条或多条金属线的金属线图案。通孔图案和金属线图案共同是集成电路中的互连结构的一部分。
特别地，掩模10中的各个部件被指定为相应的状态。第一层图案中的第一部件18与具有第一透射率S1的第一状态相关。第二层图案中的部件20与具有第二透射率S2的第二状态相关。没有图案的区域称为场（field）22。场与具有第三透射率S3的第三状态关联。
来自第一和第二层图案的各个部件组合在一起并共同地限定在掩模10中。具体地，当第一层图案和第二层图案都形成在半导体晶圆上时，根据它们之间相应的空间位置关系，将第一层图案和第二层图案适当地组合。在本实例中，当第一部件18和第二部件20都形成在半导体晶圆上时，将第一部件18与第二部件20对准用于互连结构适当的电气布线。如图1所示，在掩模10中，第一部件18与第二部件20重叠。
在本实施例中，第一部件18在X方向上具有第一尺寸Vx，且第二部件20在X方向上具有第二尺寸Lx。Vx小于Lx。第二部件20是定向在与X方向垂直的Y方向中的线部件。
通过合适的步骤形成掩模10。在一个实施例中，通过诸如物理汽相沉积（PVD）的合适方法依次地沉积第一和第二掩模材料层。然后通过包括光刻胶涂布、光刻曝光、显影、蚀刻和光刻胶去除的光刻图案化步骤图案化第二掩模材料层16。类似地，通过另一个光刻图案化步骤图案化第一掩模材料层14。可选地，可通过结合于此的专利申请（客户编号：2013-0782/20461.2605）中公开的方法形成掩模10。具体地，根据具有三种剂量水平（分别限定第一部件18、第二部件20和场22）的剂量图，使用电子束光刻曝光工艺图案化设置在掩模衬底12上的掩模材料层。
图3还示意性示出了沿虚线A-A’的掩模10的透射率曲线。纵轴代表透射率“T”，且横轴代表沿X方向的尺寸。
由光刻图案化工艺使用掩模10。通过单次光刻曝光工艺，将掩模10中的各个部件分别转印至两个或多个光刻胶层。
图8是将被使用掩模10的光刻图案化工艺图案化的半导体结构100的截面图。结合图1至图8，共同地详细描述掩模10、半导体结构100和用于图案化半导体结构100方法。
结构100包括衬底102和设置在衬底102上的材料层104。根据不同的实施例，材料层104可包括具有相同或不同材料的多层膜。在一个实例中，材料层104包括第一介电材料层和设置在第一介电层上的第二介电材料层。可在第一介电材料层和第二介电材料层之间设置诸如蚀刻停止层的中间材料层。
第一光刻胶层108涂布在材料层104上，且第二光刻胶层112设置在第一光刻胶层108上。第一光刻胶层108和第二光刻胶层112在组成上可以不同。例如，具有不同的光刻胶组成，两个光刻胶层具有不同的敏感性（曝光阈值）。在一个实施例中，可在光刻胶层之间和/或在光刻胶层下方形成其他材料层（诸如106和110）以用于一个或多个目的（诸如衰减和/或隔离）。
参考图4至图7，描述两个光刻胶层108和112的曝光的一种方法是考虑两个光刻胶层的曝光强度。
图4示出了第二光刻胶层112的曝光强度曲线36，在本实施例中，第二光刻胶层112是两个光刻胶层中的上部的光刻胶层。具体地，图4用图示出了与图3中示出的沿掩模10的虚线A-A’的透射率曲线相应的将被曝光的第二光刻胶层112的宽度方向（横坐标）的曝光强度分布（纵坐标）。
图5示出了第一光刻胶层108的曝光强度曲线38，在本实施例中，第一光刻胶层108是两个光刻胶层中的下部的光刻胶层。具体地，图5用图示出了与沿掩模10中的虚线A-A’的透射率曲线相对应的将被曝光的第一光刻胶层108的宽度方向（横坐标）的曝光强度分布（纵坐标）。由于各种因素（包括来自第二光刻胶层112以及额外来自材料层110（如果存在）的曝光辐射的衰减和散射），曝光强度曲线38可能与曝光强度曲线36不同。
如图7和图6所示，通过使用其上限定有IC图案的掩模10的单次光刻曝光工艺，潜在图案40和42分别形成在第一光刻胶层108和第二光刻胶层112上。光刻胶层的潜在图案指的是光刻胶层上的曝光的图案，诸如通过显影工艺，其最后成为物理光刻胶图案。在目前情况下，图6和图7中示出的潜在图案是曝光强度等于或大于相应的曝光阈值的曝光部分的相应图像。
在本实施例中，如图7所示，第一光刻胶层108上的潜在图案40包括第一部件48。如图6所示，第二光刻胶层112上的潜在图案42包括第二部件46。第二光刻胶层112上的潜在图案42和第一光刻胶层108上的潜在图案40彼此不同。因此，通过一次曝光工艺，两个光刻胶层被曝光为具有相应的图案。这将在下面进一步解释。
每一种光刻胶材料对辐射都具有其相应的曝光阈值。当曝光强度等于或大于曝光阈值时，光刻胶的相应部分发生化学变化，从而使它在显影工艺中将被显影（例如，当光刻胶为正性时，通过显影剂将其去除）。当曝光强度小于曝光阈值时，光刻胶的相应部分不发生将被显影的化学变化（例如，当光刻胶为正性时，在显影工艺期间被保留）。应该理解，术语“变化”意思是光刻胶充分变化以不同地响应，例如，在显影工艺中曝光的正性光刻胶响应。在光刻胶是正性的一个实例中，只有在曝光强度等于或大于曝光阈值时曝光的光刻胶部分在显影工艺期间通过合适的显影剂去除。光刻胶中未曝光或曝光强度小于曝光阈值的曝光的其他部分在显影工艺之后仍然保留。
在光刻胶是负性的另一个实例中，在显影工艺期间，光刻胶中未曝光部分或曝光强度小于曝光阈值的曝光部分通过合适的显影剂去除。光刻胶中曝光强度等于或大于曝光阈值的曝光的其他部分在显影工艺之后仍然保留。
在本实施例中，第一光刻胶层和第二光刻胶层都是正性的。在使用掩模10的光刻曝光工艺期间，由于一种或多种因素，曝光第一光刻胶层和第二光刻胶层以分别形成图7和图6中所示的潜在图案40和42。
在一个实施例中，第一光刻胶层和第二光刻胶层被设计为具有不同的曝光阈值。第一光刻胶层108具有相对较高的曝光阈值Th1，且第二光刻胶层112具有相对较低的曝光阈值Th2，即，小于第一光刻胶层的曝光阈值。
在图4中，第二光刻胶层112的曝光强度曲线36包括与第二部件20和第一部件18相对应的部分。因此，曝光强度曲线36包括具有与第二透射率状态（S2）相关的强度I2的肩峰（step shoulder）52。曝光强度曲线36还包括具有与第一透射率状态（S1）相关的强度I1的峰54。设计第二光刻胶层112的光刻胶材料、掩模10和曝光辐射强度，从而使得第二曝光阈值Th2小于强度I2。因此，如图6所示，在光刻曝光工艺期间，掩模10中的第二部件20被成像以在潜在图案42中形成第二部件46。第一部件18也成像至潜在图案42，但第一部件18与第二部件46重叠。
在图5中，第一光刻胶层108的曝光强度曲线38包括与掩模10的第一部件18和第二部件20相对应的部分。因此，曝光强度曲线38包括具有与第二透射率状态（S2）相关的强度I4的肩峰58。曝光强度曲线38还包括具有与第一透射率状态（S1）相关的强度I3的峰60。由于一个或多个衰减机制，强度I3和I4可分别小于强度I1和I2。设计第一光刻胶层108的光刻胶材料、掩模10和曝光辐射强度，从而使得第一阈值Th1小于强度I3但大于强度I4。因此，如图7所示，在光刻曝光工艺期间，掩模10的第二部件20未成像在潜在图案中，但是掩模10的第一部件18被成像以在潜在图案40中形成第一潜在部件48。
由于第一光刻胶层108具有更高的曝光阈值Th1，所以通过光刻曝光工艺形成在第一光刻胶层108上的第一潜在图案40与第二光刻胶层112上的潜在图案不同。通过使用掩模10的一次光刻曝光工艺，两个不同的潜在图案40和42分别形成在两个光刻胶层108和112中。
通过适当地选择IC图案中各个部件的尺寸，如掩模10上所限定的，第一和第二潜在图案形成在相应光刻胶层上，其中适当尺寸（晶圆上尺寸或DOW）的对应部件具有最佳焦点（BF）。在一个实例中，根据第一尺寸偏差调节第一层图案的第一部件18以在第一光刻胶层108中形成具有合适尺寸的潜在图案40。根据与第一尺寸偏差不同的第二尺寸偏差调节第二层图案的第二部件20以在第二光刻胶层112中形成具有合适尺寸的相应的潜在图案42。
在图1所示的一个实例中，相对于第二部件20的相应尺寸Lx，第一部件18被设计为在X方向上具有第一尺寸Vx，其中，Vx小于Lx。
对于光刻曝光工艺，掩模10被设计为对第一层图案和第二层图案中的部件具有不同的偏差。偏差包括两个或多个自由度（包括尺寸和透射率）以调节各个部件的CD。
在另一个实施例中，提供了衰减机制，从而使对第一光刻胶层的曝光强度小于对第二光刻胶层的曝光强度，以在相应的光刻胶层上形成不同的潜在图案。在这个实施例中，可将第一光刻胶层108的曝光阈值选择为与第二光刻胶层112的曝光阈值相同或可选地不同。在一个实例中，第二光刻胶层112衰减曝光辐射，使得只有一部分曝光光束到达第一光刻胶层。在图8中示出的另一个实例中，衰减材料层110插入到第一和第二光刻胶层之间。衰减材料层110吸收曝光辐射，使得到达第一光刻胶层108的曝光光束仅仅是投射到第二光刻胶层112上的曝光辐射的一部分。因此，对第一光刻胶层108的曝光强度小于对第二光刻胶层112的曝光强度。因此，基于曝光强度和曝光阈值，第一光刻胶层108上的潜在图案与形成在第二光刻胶层112上的潜在图案不同。特别地，当与第一光刻胶层108相关的第一曝光阈值Th1大于I4且小于I3时（如图5所示），限定于掩模10中的第二部件20未成像至第一光刻胶层108。通过光刻曝光工艺，第一部件18成像至第一光刻胶层108，从而形成如图7所示的潜在图案40。相比之下，与第二光刻胶层112相关的第二曝光阈值Th2小于I1和I2（如图4所示），限定于掩模10中的第一部件18和第二部件20均成像至第二光刻胶层112，从而形成如图6所示的潜在图案42。
在各个实施例中，通过适当地选择掩模10的透射率；通过调节光刻胶材料来选择曝光阈值；通过各个衰减机制（光刻胶或插入衰减材料层）来选择曝光强度；调节IC图案中的各个部件的各个尺寸或它们的组合，在具有合适尺寸的相应光刻胶层上形成不同的潜在图案。
然后，对两个光刻胶层进行显影以在第一光刻胶层中形成第一光刻胶图案和在第二光刻胶层中形成第二光刻胶图案。接着进行其他制造操作以将两个光刻胶图案转印至衬底。在一个实例中，执行一个或多个蚀刻操作以将两个光刻胶图案转印至衬底上的相应的下层材料层。
根据公开的方法，同时曝光两个光刻胶层以通过一次光刻曝光工艺形成相应的图案。因此，减少了制造成本和制造周期。各个实施例中可表现出其他益处。因此，在一个实施例中，两个光刻胶图案、转印至下层材料层的两个相应图案固有地对准，这是因为它们是由相同的IC图案压印的。
图8至图20是半导体结构100在各个制造阶段的截面图。结合图1至图20，根据一个实施例，下面进一步描述使用掩模10同时图案化两个光刻胶层的方法和由此制造的半导体结构。
参考图8，提供了半导体衬底102。在本实施例中，半导体衬底102包括硅。可选地，衬底102包括锗、硅锗或其他合适的半导体材料（诸如金刚石、碳化硅或砷化镓）。衬底102还可包括额外的部件和/或材料层，诸如形成在衬底中的各个隔离部件。衬底102可包括被配置和连接为形成各个器件和功能性部件的各个p型掺杂区和/或n型掺杂区。使用合适的工艺（诸如在各个步骤和技术中的离子注入）可获得所有的掺杂部件。衬底102可包括诸如浅沟槽隔离（STI）部件的其他部件。衬底102也可包括：互连结构的一部分，互连结构包括各个金属层中的金属线、在相邻金属层中的金属线之间提供垂直连接的通孔部件；以及接触部件，在第一金属层中的金属线之间和衬底上的各种器件部件（诸如栅极、源极和漏极）之间提供垂直互连。
仍参考图8，在衬底102上形成各个材料层。在本实施例中，在衬底102上形成介电材料层104。介电材料层104可包括多个介电膜。在本实施例中，介电材料层104包括形成在衬底102上的第一层间介电（ILD）材料层104A。第一ILD材料层104A包括介电材料，诸如氧化硅、低k介电材料、其他合适的介电材料或它们的组合。
介电材料层104包括形成在第一ILD材料层104A上方的第二ILD材料层104B。第二ILD材料层104B在组成和形成上类似于第一ILD材料层104A。例如，第二ILD材料层104B包括介电材料，诸如氧化硅、低k介电材料、其他合适的介电材料或它们的组合。
介电材料层104包括形成在第一和第二ILD材料层之间的蚀刻停止层104C。蚀刻停止层104C对ILD材料具有蚀刻选择性并在随后的图案化ILD材料层的操作期间具有停止蚀刻的功能。蚀刻停止层104C在组成上与ILD材料层不同，并且包括其他介电材料，诸如氮化硅、氮氧化硅或碳化硅。可通过诸如化学汽相沉积（CVD）、旋涂或其他合适的方法的合适技术沉积各个介电材料层。
随后在介电材料层104上形成两个光刻胶层。具体地，在介电材料层104上方形成第一光刻胶层108。通过旋涂或其他合适的技术形成第一光刻胶层108。在第一光刻胶层108上方形成第二光刻胶层112。通过旋涂或其他合适的技术形成第二光刻胶层112。在涂布每一个光刻胶层的之后，可接着进行诸如烘烤的其他步骤。根据各个实施例，第一光刻胶层和第二光刻胶层可具有彼此相似或不同的组成。两个光刻胶层包括对曝光辐射敏感的相同或不同的光刻胶材料。
在一个实施例中，第二光刻胶层112与第一光刻胶层108不同且其直接形成在第一光刻胶层108上。第一和第二光刻胶层被配置为完全溶解在不同的、独立的显影剂中。具体地，第一显影剂用于显影第一光刻胶层108而第二显影剂用于显影第二光刻胶层112。第一显影剂与第二显影剂不同。第一光刻胶层可溶解在第一显影剂中，但是不能溶解在第二显影剂中。第二光刻胶层可溶解在第二显影剂中，但是不能溶解在第一显影剂中。在另一个实施例中，虽然两个光刻胶是互相不溶的，但是它们可溶解在相同的显影剂中。在一个实例中，第一和第二光刻胶层被选择为具有不同的曝光阈值。在另一个实例中，在光刻曝光工艺期间，第二光刻胶层112衰减曝光辐射，从而使得投射到第二光刻胶层112上的曝光辐射被部分吸收且仅有一部分曝光辐射到达第一光刻胶层108。因此，对第一光刻胶层和第二光刻胶层的曝光强度是不同的。具体地，对第一光刻胶层108的曝光强度小于对第二光刻胶层112的曝光强度。在这种情况下，第一和第二光刻胶层的曝光阈值可选择为相同或不同。在另一个实例中，第一光刻胶层108的厚度介于约20nm和约60nm之间。在另一个实例中，第二光刻胶层112的厚度介于约20nm和约40nm之间。
在另一个实施例中，在第一光刻胶层和第二光刻胶层之间形成材料层110。在这一实施例中，两个光刻胶层在组成上可以相同或不同。材料层110插入到它们之间以发挥一种或多种功能。在一个实例中，如果两个光刻胶层相互可溶，则材料层110将第一光刻胶层和第二光刻胶层彼此分离开。在另一个实例中，材料层110发挥吸收曝光辐射的功能，从而使投射到第二光刻胶层112的曝光辐射被部分地吸收且只有一部分曝光辐射到达第一光刻胶层108。因此，对第一光刻胶层108的曝光强度小于对第二光刻胶层112的曝光强度。在另一个实例中，在随后的操作期间材料层110用作硬掩模以图案化介电材料层104。在涂布第二光刻胶层112之前，在第一光刻胶层108上形成材料层110。
材料层110包括诸如氧化铝（Al2O3）、氧化硅（SiO2）、氮化硅（SiN）、氧化钛（TiO）的或其他合适的材料的介电材料。通过不会损害下面的光刻胶层108的旋涂或低温沉积形成材料层110。例如，通过旋涂来沉积氧化铝的材料层110。在另一个实例中，通过低温沉积（诸如低温CVD）形成二氧化硅、氮化硅或氧化钛的材料层110。在一个实例中，材料层110的厚度介于约10nm和约20nm之间。
在另一个实施例中，在介电材料层104和第一光刻胶层108之间形成第二材料层106。在本实施例中，在随后的操作期间第二材料层106用作硬掩模层以图案化介电材料层104。材料层106可以与材料层110不同或可选地相同。例如，材料层106可包括氧化铝。在涂布第一光刻胶层108之前，在介电材料层104上形成第二材料层106。第二材料层106可包括一层或多层膜以增强图案化介电材料层104的操作。
参考图9，使用掩模10实施光刻曝光工艺以同时曝光第一和第二光刻胶层，从而在相应的光刻胶层上形成潜在图案。在光刻曝光工艺期间，限定在掩模10中的IC图案被成像至第二光刻胶层112和第一光刻胶层108。在第一光刻胶层108中形成第一潜在图案40，并且在第二光刻胶层112中形成第二潜在图案42。潜在图案指光刻胶层中已曝光但未显影部分。如结合图1至图7的以上描述，由于曝光强度不同、曝光阈值不同或两者皆不同，第一和第二潜在图案彼此不同。然而，由于第一和第二潜在图案都是限定在掩模10上的相同IC图案的图像，所以第一和第二潜在图案是相关的。在本实例中，第一潜在图案40包括与限定在掩模10中的通孔部件18相关的第一潜在部件48，并且第二潜在图案42包括与限定在掩模10中的线部件20相关的第二潜在部件46。可在光刻曝光工艺之后实施诸如曝光后烘焙（PEB）的其他操作。
参考图10，通过相应的显影剂对第二光刻胶层112进行显影。在本实施例中，第一和第二光刻胶层都是正性的。在显影剂中去除第二光刻胶层112的曝光部分（潜在部件46），从而形成具有与第二潜在部件46相关的开口118的图案化的第二光刻胶层。可在光刻曝光工艺之后实施诸如硬烘焙的其他操作。
参考图11，应用蚀刻工艺以选择性地蚀刻材料层110并去除材料层110在开口118内对准的部分。适当地选择蚀刻工艺和蚀刻剂以在不损害光刻胶的情况下选择性地蚀刻。
参考图12，通过相应的显影剂对第一光刻胶层108进行显影。在本实施例中，第一光刻胶层是正性的。在显影剂中去除曝光部分（第一潜在部件48），从而形成具有与第一潜在部件48相关的开口120的图案化的第一光刻胶层。可在光刻曝光工艺之后实施诸如硬烘焙的其他操作。
参考图13，应用另一个蚀刻工艺以选择性蚀刻第二材料层106，以去除开口120内的部分。
参考图14，可通过诸如湿法剥离或等离子体灰化的合适工艺去除第二光刻胶层112。
应用其他操作以将开口118和120转印至相应的材料层。下面将进一步描述一个实施例。
参考图15，应用蚀刻工艺以在开口120内选择性地蚀刻第二ILD材料层104B，从而在第二ILD材料层104B中形成沟槽122。蚀刻工艺在蚀刻停止层104C上停止。适当地选择蚀刻工艺以形成沟槽122。例如，可应用干蚀刻、湿蚀刻或它们的组合以将开口120转印至第二ILD材料层104B，从而形成沟槽122。
参考图16，使用合适的蚀刻技术和蚀刻剂，应用另一个蚀刻工艺以在沟槽122内选择性地蚀刻蚀刻停止层104C。在一个实施例中，可应用湿蚀刻以打开蚀刻停止层104C。例如，蚀刻停止层104C包括二氧化硅，可将氢氟酸（HF）用作蚀刻剂以蚀刻蚀刻停止层104C。
参考图17，应用修剪工艺以修剪第一光刻胶层108，从而将开口118从材料层110转印至第一光刻胶层108。通过修剪工艺去除第一光刻胶层108中未被覆盖部分。在一个实施例中，修剪工艺类似于光刻胶剥离工艺。例如，修剪工艺实施湿法剥离。
参考图18，应用蚀刻工艺应以在开口118内蚀刻材料层106，从而将开口118转印至材料层106。在一个实施例中，材料层106和材料层110包括相同的材料（诸如氧化铝），蚀刻工艺打开材料层106并同样去除材料层110。
参考图19，将材料层106用作蚀刻掩模，应用另一个蚀刻工艺以选择性地蚀刻第一ILD材料层104A和第二ILD材料层104B，从而在第一ILD材料层104A中形成第一沟槽124以用于通孔部件，并且在第二ILD材料层104B中形成第二沟槽126以用于金属线。在本实施例中，第一和第二ILD材料层包括相同的介电材料。蚀刻工艺对第一和第二ILD材料层进行凹进。适当地选择蚀刻工艺以用于选择性蚀刻。例如，可应用干蚀刻以在相应的ILD材料层中形成通孔沟槽124和金属线沟槽126。
在一些实施例中，另一个蚀刻停止层被设置在衬底102和第一ILD材料层104A之间，从而使得蚀刻工艺适当地停止在蚀刻停止层上。在这种情况下，随后可通过另一个蚀刻打开蚀刻停止层以用于合适的电连接。在另一个实施例中，在第一ILD材料层下方形成下层金属层且通孔沟槽126与下层金属线适当地对准以用于电连接。随后可实施其他操作。例如，可通过湿法剥离或等离子体灰化去除第一光刻胶层108。
虽然根据一个或多个实施例，在上面提供了形成通孔沟槽124和金属线沟槽126的步骤，但是使用图案化的第一和第二光刻胶层，可以可选地应用其他步骤以形成通孔沟槽124和金属线沟槽126。
在不存在材料层110的另一个实施例中，省去应用于材料层110的各个蚀刻操作。
参考图20，通过合适的步骤形成通孔部件128和金属线130。在一个实施例中，通过诸如物理汽相沉积（PVD）的沉积、镀或它们的组合将诸如金属或金属合金的导电材料填充在通孔沟槽124和金属线沟槽126（图19）中。应用化学机械抛光（CMP）工艺以去除过量的导电材料且平坦化顶面。
在另一个实施例中，材料层106可用作抛光停止层且可在CMP工艺之后通过蚀刻工艺去除。在一个特定实例中，将铜用作导电材料。进一步说明这个实例，通过PVD形成铜晶种层。此后，通过镀将块状铜填充在沟槽124和126中。随后应用CMP工艺以去除过量的铜且平坦化顶面。在又一个实施例中，在以导电材料填充沟槽之前，在通孔沟槽124和金属线沟槽126的侧壁上形成诸如氮化钛的衬垫材料。通过诸如PVD或CVD的合适的技术沉积衬垫层。衬垫层可用作扩散阻挡层和粘合层以使互连结构完整。
虽然未示出，但是可存在其他处理操作以形成诸如源极区和漏极区的各个掺杂区和/或诸如栅电极的器件部件。在一个实例中，衬底可以可选地包括将通过公开的方法被图案化的其他材料层（诸如另一个图案化的金属层）。在另一个实例中，额外的图案化步骤可应用于衬底以形成栅极堆叠件。在另一个实例中，通过诸如离子注入的传统掺杂工艺形成具有n型掺杂剂或p型掺杂剂的源极和漏极部件。
图21是根据一个或多个实施例的各个方面构造的通过单次光刻曝光工艺将两个光刻胶层曝光为具有相应的潜在图案的方法200的流程图。方法200开始于202，提供诸如半导体晶圆的衬底。衬底还可包括一个或多个材料层，诸如一个或多个图案化的层或将被图案化的一个或多个层。
在操作204中，在衬底上形成第一光刻胶层。第一光刻胶层的形成包括通过诸如旋涂的合适技术在衬底上涂布第一光刻胶层。诸如烘焙的其他制造步骤可进一步应用于第一光刻胶层。
在操作206中，在第一光刻胶层上形成第二光刻胶层。第二光刻胶层的形成包括通过诸如旋涂的合适技术在衬底上涂布第二光刻胶层。诸如烘焙的其他制造步骤可进一步应用于第二光刻胶层。
第一光刻胶层和第二光刻胶层在组成上可以相同或不同。在一个实施例中，第二光刻胶层在曝光阈值上与第一光刻胶层不同。在另一个实施例中，由于第一光刻胶层和第二光刻胶层相互不溶，所以第二光刻胶层与第一光刻胶层不同。在另一个实施例中，材料层插入到第一光刻胶层和第二光刻胶层之间以用于隔离、衰减和/或蚀刻掩模。
方法200继续进行操作208，使用具有三种状态的掩模10实施光刻曝光工艺以同时曝光第一和第二光刻胶层，从而在第一光刻胶层中形成第一潜在图案和在第二光刻胶层中形成第二潜在图案。第一图案和第二图案彼此不同且限定将被转印在不同材料层中的相应图案。
根据使用的具有三种状态的掩模10，光刻曝光工艺对两个光刻胶层曝光。三种状态S1、S2和S3被构造为根据两层图案限定各个部件。特别地，限定在掩模10中的IC图案包括用于第一层图案的多个第一部件和用于第二层图案的多个第二部件。多个第一部件限定在掩模10的第一状态S1中且多个第二部件限定在掩模10中的第二状态S2中。
在掩模10中，根据曝光阈值和对曝光强度的衰减，设计各个状态的透射率以及第一层图案和第二层图案的尺寸，从而使第一层图案中的部件和第二层图案中的部件分别成像至第一光刻胶层和第二光刻胶层，以形成具有合适尺寸的相应的潜在图案。可执行其他步骤。在一个实施例中，在光刻曝光工艺之后，曝光后烘烤工艺可应用于第一和第二光刻胶层。
方法200继续进行操作210，显影第二光刻胶层以形成图案化的第二光刻胶层。从而将具有第二潜在图案的第二光刻胶层转化为具有多个开口的图案化的第二光刻胶层。在一个实施例中，第二光刻胶层是正性的，且通过相应的显影剂去除第二光刻胶层中与第二潜在图案相关的部分，从而在第二光刻胶层（具有由第二潜在图案转化来的第二图案的第二光刻胶层）中形成开口。
方法200继续进行操作212，显影第一光刻胶层以形成图案化的第一光刻胶层。具有第一潜在图案的第一光刻胶层被转化为具有多个开口的图案化的第一光刻胶层。在一个实施例中，第一光刻胶层是正性的，且通过相应的显影剂去除第一光刻胶层中与第一潜在图案相关的部分，从而在第一光刻胶层中形成开口。此后，可实施其他步骤。在一个实施例中，一个或多个烘焙工艺可共同地或分别地应用于第一和第二光刻胶层。
方法200继续进行操作214，将第一图案和第二图案转印至衬底或衬底上的下层材料层。操作214可包括一个或多个蚀刻工艺，诸如与图8至图20相关的那些多个实施例。在一个实施例中，在相应的ILD材料层中形成通孔沟槽和金属线沟槽。在方法200之前、期间或之后，可执行其他制造操作。在一个实施例中，之后实施包括金属沉积和CMP的步骤以形成重叠且对准的通孔部件（或接触部件）和金属线。
本发明还提供了产生用于掩模（诸如掩模10）制造的下线数据（tape-out data）的方法。图22是产生下线数据的方法250的流程图，其中下线数据限定其上的IC图案且用于制造具有三种状态的掩模（本实施例中的图1中的掩模10）。
方法250开始于操作252，接收包括第一层图案和第二层图案的IC设计布局。第一层图案被设计为通过光刻曝光工艺曝光第一光刻胶层，并且进一步形成在衬底（诸如半导体晶圆）上的第一材料层中，且第二层图案被设计为通过光刻曝光工艺曝光第二光刻胶层，并且进一步形成在覆盖第一材料层的第二材料层中。在用于说明的一个实施例中，第一层图案包括具有通孔部件（或多个通孔部件）的通孔图案，且第二层图案是具有一条金属线（或多条金属线）的金属线图案。
方法250继续进行操作254，根据第一偏差调节第一层图案的第一部件。选择第一偏差从而使第一光刻胶层被曝光以形成具有合适尺寸的第一部件（本实例中的通孔部件）的第一潜在图案。第一偏差可包括第一强度偏差（通过调节第一透射率）和第一尺寸偏差（通过调节第一部件的尺寸）。第一部件的调节包括调节掩模10的第一状态中的第一透射率S1（由于S1用于限定掩模10中的第一部件，所以S1与第一部件相关）和调节第一部件的尺寸。当在光刻曝光工艺期间形成在半导体晶圆上时，第一部件的透射率和尺寸共同地确定第一部件的临界尺寸。当第一层图案包括多个部件时，以同样的方式调整每一个部件直到调节完第一层图案中的所有部件。
方法250继续进行操作256，根据第二偏差调节第二层图案的第二部件。选择第二偏差从而使第二光刻胶层被曝光以形成具有合适尺寸的第二部件（本实例中的金属线部件）的第二潜在图案。第二偏差可包括第二强度偏差（通过调节第二透射率）和第二尺寸偏差（通过调节第二部件的尺寸）。第二部件的调节包括调节掩模10的第二状态中的第二透射率S2（由于S2用于限定掩模10中的第二部件，所以S2与第二部件相关）和调节第二部件的尺寸。当在光刻曝光工艺期间形成在半导体晶圆上时，第二部件的透射率和尺寸共同地确定第二部件的临界尺寸。当第二层图案包括多个部件时，以同样的方式调节每一个部件直到调节完第二层图案中的所有部件。
第一偏差和第二偏差彼此不同以区别开曝光强度和在两个光刻胶层上形成不同的潜在图案。
在一个实施例中，根据各个因素确定用于掩模10的掩模材料层（诸如MoSi和Cr），调节第一部件和第二部件包括分别调节掩模材料层的厚度以及第一部件与第二部件的尺寸。在另一个实施例中，掩模10的掩模材料层（诸如MoSi和Cr）被确定为具有相应的组成和厚度，第一部件和第二部件的调节包括分别调节第一部件和第二部件的尺寸。
通过用于第一层图案和第二层图案的不同偏差，实现了第一层图案和第二层图案之间的曝光辐射强度差异。如图5所示的一个实例，由于偏差不同，因此与第一层图案相关的强度I3不同于（具体地，大于）与第二层图案相关的强度I4。由于这一强度差异，在光刻曝光工艺期间，第一层图案可被选择性地成像至第一光刻胶层，而第二层图案未被成像至第一光刻胶层（诸如通过选择不同的曝光阈值和/或衰减）。
方法250继续进行操作258，对调节（用不同的透射率并且还可能用尺寸调节）的第一和第二层图案进行组合以形成组合IC图案。组合IC图案是与相应透射率相关的调节的第一和第二层图案的总和。如图1所示，调节的第一层图案包括具有第一透射率S1且可能具有第一尺寸偏差的第一部件（通孔部件）18。调节的第二层图案包括具有第二透射率S2的金属线20。当形成在衬底上时，根据空间位置关系（通孔图案和金属线图案之间的空间关系）对调节的第一和第二层图案进行组合。在图1示出的实施例中，当在衬底中形成通孔部件18与金属线20时，在顶视图中，通孔部件18与金属线20对准且重叠。在本实例中，由于第一偏差与第二偏差不同，在组合IC图案中，通孔部件18具有尺寸Vx，且金属线20具有大于Vx的尺寸Lx。
方法250继续进行操作260，根据组合IC图案产生用于掩模制造的下线数据。以合适的格式构造限定各个部件和与相应的部件相关的各个状态的下线数据。特别地，限定在下线数据中的组合IC图案包括三种状态且限定具有相应结构的各个部件。特别地，以第一状态S1限定第一层图案，以第二状态S2限定第二层图案且以状态S3限定场。为了进一步说明本实施例，第一层图案中的第一部件18限定在第一状态S1中，第二层图案中的第二部件20限定在第二状态S2中，以及场限定在第三状态S3中。以诸如GDS格式的合适的数据格式限定下线数据。
方法250可继续进行操作262，根据限定具有不同状态的组合IC图案的下线数据制造掩模（本实施例中的掩模10）。上面在图1和图2中描述了根据下线数据制造掩模10的方法。第一掩模材料层14和第二掩模材料层16被沉积在掩模衬底12上且分别根据限定在下线数据中的第一层图案和第二层图案被图案化。
在本实施例中，通过结合于此的专利申请（客户编号：2013-0782/20461.2605）中公开的方法形成掩模10。在这一方法中，两个光刻胶层被涂布在掩模材料层上且通过使用电子束的单次曝光工艺曝光。特别地，限定在下线数据中的IC图案用作用于电子束光刻曝光工艺的剂量图以图案化两个光刻胶层。在电子束光刻曝光工艺期间，限定在下线数据中的IC图案的各个状态（S1，S2和S3）代表各个剂量水平（分别为D1、D2和D3）。为了进一步说明该实施例，第一剂量D1大于第二剂量D2，且第二剂量D2大于第三剂量D3。在本实例中，第三剂量D3约为零。
在一个可选实施例中，在操作256之后，根据第一层图案产生第一下线数据，并且根据第二层图案产生第二下线数据。第一下线数据和第二下线数据用于通过相应的电子束光刻曝光工艺图案化第一和第二掩模材料层。各个蚀刻工艺还应用于第一和第二材料层以分别将第一和第二层图案从第一和第二光刻胶层转印至第一和第二掩模材料层，从而形成掩模10。
下面提供了具有三种状态的掩模的另一个实施例。图23是具有三种状态且限定具有第一部件18的第一层图案、具有第二部件20的第二层图案和场22的掩模300的顶视图。在本实施例中，第一层图案、第二层图案和场具有诸如不同透射率的不同状态。具体地，第一层图案处于具有第一透射率S1的第一状态，第二层图案处于具有小于S1的第二透射率S2的第二状态，且场处于具有小于S2的第三透射率S3的第三状态。类似地，掩模300包括透射率分别为S1、S2和S3的掩模衬底、第一掩模材料层和第二掩模材料层。在一个实例中，第一掩模材料层包括MoSi，且第二掩模材料层包括Cr。此外，图案化第一掩模材料层以限定第一层图案，图案化第二掩模材料层以限定第二层图案。在目前情况下，第一部件18在X方向上跨越第一尺寸，且第二部件20在X方向上跨越小于第一尺寸的第二尺寸。
图24示意性地示出了在使用掩模300的光刻曝光工艺中同时图案化具有相应图案的第一光刻胶层和第二光刻胶层的曝光强度轮廓310。在本实例中，曝光强度轮廓310是第二光刻胶层的曝光强度轮廓。第一光刻胶层的曝光强度轮廓类似于曝光强度轮廓310。
图25共同地示出了通过使用掩模300的光刻曝光工艺的相应光刻胶层中的潜在光刻胶图案的顶视图。更具体地，在第一光刻胶层中形成的第一潜在图案包括与第一部件18相关的第一潜在部件48，并且在第二光刻胶层中形成的第二潜在图案包括与第二部件20相关的第二潜在部件46。
在这一实施例中，第一和第二层图案的第一和第二偏差与图1和图2中的第一和第二偏差不同。因此，与第一潜在部件48对准的第二潜在部件46在用于更多对准窗口的重叠部分中具有沿X方向的大尺寸。
本发明的不同实施例中具有不同优势。在一个实施例中，具有三种状态的掩模10可用于通过单次光刻曝光工艺同时图案化具有相应的潜在图案的两个光刻胶层。在另一个实施例中，第一层图案和第二层图案的调节具有更多的自由度（包括透射率调节和尺寸调节）。虽然已经详细描述本发明的实施例，但是本领域技术人员应该理解，在不背离本发明的精神和范围的情况下，他们可对本发明作出各种变化、替代和改变。例如，掩模10可包括每一状态都具有相应的透射率的三种以上的状态。为了进一步说明该实施例，分别沉积且图案化具有相应的透射率的三个掩模材料层以分别限定来自三层图案的部件。在另一个实施例中，掩模10可被设计为反射掩模以用于极紫外（EUV）光刻。在这一情况下，掩模衬底12包括低热膨胀材料（LTEM）衬底且第一掩模材料层14包括多个反射层，诸如设计多对Mo和Si层以反射EUV辐射。
因此，本发明提供了用于光刻曝光工艺的掩模的一个实施例。该掩模包括：掩模衬底；第一掩模材料层，被图案化以具有限定第一层图案的多个第一开口；以及第二掩模材料层，被图案化以具有限定第二层图案的多个第二开口。
本发明还提供了一种方法的实施例，该方法包括：在半导体衬底上形成第一光刻胶层；在第一光刻胶层上方形成第二光刻胶层；以及使用三状态掩模对第一光刻胶层和第二光刻胶层实施光刻曝光工艺，从而在第一光刻胶层中形成第一潜在图案以及在第二光刻胶层中形成第二潜在图案。
本发明还提供了一种方法的实施例，该方法包括：接收具有第一层图案和第二层图案的集成电路（IC）设计结构，其中，第一层图案限定将被形成在衬底上的第一材料层中的至少一个第一部件，第二层图案限定将被形成在第二材料层中的至少一个第二部件，其中第二材料层设置在第一材料层上；根据第一偏差调节第一部件；根据与第一偏差不同的第二偏差调节第二部件；此后，组合第一部件和第二部件以形成组合IC图案；以及产生限定组合IC图案的下线数据以用于制造掩模。
本发明提供了用于光刻曝光工艺的掩模的另一个实施例。该掩模包括掩模衬底；第一掩模材料层，设置在掩模衬底上；以及第二掩模材料层，设置在第一掩模材料层上，其中，第一掩模材料层和第二掩模材料层被图案化以限定彼此不同的三种状态，分别限定第一层图案、第二层图案和场区。
在掩模的一个实施例中，掩模衬底对光刻曝光工艺的曝光辐射具有第一透射率；第一掩模材料层具有小于第一透射率的第二透射率；以及第二掩模材料层具有小于第二透射率的第三透射率。在另一个实施例中，三种状态包括具有第一透射率的第一状态、具有第二透射率的第二状态和具有第三透射率的第三状态。在一个实例中，第一透射率为100%；第三透射率为0；以及第二透射率介于约20%和约80%之间。在又一个实施例中，第一层图案包括限定在第一掩模材料层的第一开口中的第一部件；以及第二层图案包括限定在第二掩模材料层的第二开口中的第二部件。在又一个实施例中，第一掩模材料层包括钼硅（MoSi）；以及第二掩模材料层包括铬（Cr）。
上面概述了若干实施例的特征。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础，来设计或改进用于实现与本发明所介绍的实施例相同的目的和/或获得相同的优势的其他工艺和结构。本领域普通技术人员还应该理解，这种等效构造不背离本发明的精神和范围，且在不背离本发明的精神和范围的情况下，他们可对本发明作出各种变化、替代和改变。

Claims (17)

1.一种用于单次光刻曝光工艺的掩模，包括：
掩模衬底，对所述单次光刻曝光工艺的曝光辐射具有第一透射率；
第一掩模材料层，被图案化以具有限定集成电路的第一层图案的多个第一开口，所述第一掩模材料层具有第二透射率；以及
第二掩模材料层，被图案化以具有限定所述集成电路的第二层图案的多个第二开口，所述第二掩模材料层具有第三透射率，
其中，所述第一层图案和所述第二层图案位于所述集成电路的不同层，所述第一层图案包括形成在半导体衬底上的第一材料层中的第一部件，所述第二层图案包括形成在所述半导体衬底上的第二材料层中的第二部件，所述第二材料层位于所述第一材料层上方，
所述第三透射率小于所述第一透射率的6％，所述第二透射率介于所述第一透射率的20％和80％之间，所述第一透射率和所述多个第一开口的尺寸共同确定所述第一部件的临界尺寸。
2.根据权利要求1所述用于单次光刻曝光工艺的掩模，其中：
所述掩模具有彼此不同的三种状态。
3.根据权利要求2所述用于单次光刻曝光工艺的掩模，其中：所述多个第一开口的侧壁以及所述多个第二开口的侧壁是倾斜的。
4.根据权利要求3所述用于单次光刻曝光工艺的掩模，其中，所述三种状态包括具有所述第一透射率的第一状态、具有所述第二透射率的第二状态和具有所述第三透射率的第三状态。
5.根据权利要求4所述用于单次光刻曝光工艺的掩模，其中：
所述第一层图案处于所述第一状态；
所述第二层图案处于所述第二状态；以及
场处于所述第三状态。
6.根据权利要求3所述用于单次光刻曝光工艺的掩模，其中：所述第一掩模材料层的厚度介于5nm和40nm之间。
7.根据权利要求1所述用于单次光刻曝光工艺的掩模，其中，所述多个第二开口与所述多个第一开口分别一一对准。
8.根据权利要求1所述用于单次光刻曝光工艺的掩模，其中：
所述第一部件是通孔部件；以及
所述第二部件是金属线部件。
9.根据权利要求8所述用于单次光刻曝光工艺的掩模，其中：
所述第二部件被定向在第一方向上且在与所述第一方向垂直的第二方向上跨越第一尺寸；以及
所述第一部件在所述第一方向上跨越第二尺寸，所述第二尺寸小于所述第一尺寸。
10.根据权利要求1所述用于单次光刻曝光工艺的掩模，其中：
所述掩模衬底包括熔融石英；
所述第一掩模材料层包括钼硅(MoSi)；以及
所述第二掩模材料层包括铬(Cr)。
11.根据权利要求1所述用于单次光刻曝光工艺的掩模，还包括：
第三掩模材料层，设置在所述第二掩模材料层上且包括钼硅。
12.一种制造半导体结构的方法，包括：
在半导体衬底上形成第一光刻胶层；
在所述第一光刻胶层上方形成第二光刻胶层；以及
使用三状态掩模对所述第一光刻胶层和所述第二光刻胶层实施单次光刻曝光工艺，从而同时在所述第一光刻胶层中形成第一潜在图案以及在所述第二光刻胶层中形成第二潜在图案，
其中，所述三状态掩模构造为：通过图案化掩模衬底上的第一掩模材料层和在所述第一掩模材料层上的第二掩模材料层，以形成具有所述掩模衬底、所述第一掩模材料层和所述第二掩模材料层且对曝光辐射的透射率彼此不同的三状态掩模，
其中，衰减材料层插入到第一光刻胶层和第二光刻胶层之间，在形成所述第一潜在图案以及所述第二潜在图案的整个过程中，所述衰减材料层使得到达所述第一光刻胶层的曝光光束仅仅是投射到所述第二光刻胶层上的曝光辐射的一部分。
13.根据权利要求12所述制造半导体结构的方法，还包括：
显影所述第一光刻胶层以由所述第一潜在图案形成第一层图案；以及
显影所述第二光刻胶层以由所述第二潜在图案形成第二层图案。
14.根据权利要求13所述制造半导体结构的方法，在形成所述第一光刻胶层之前，还包括：
在所述半导体衬底上形成第一材料层；以及
在所述第一材料层上形成第二材料层。
15.根据权利要求14所述制造半导体结构的方法，在显影所述第一光刻胶层和所述第二光刻胶层之后，还包括：
将所述第一层图案转印至所述第一材料层以形成第一部件；以及
将所述第二层图案转印至所述第二材料层以形成第二部件，
其中，所述掩模衬底具有第一透射率，所述第一掩模材料层具有第二透射率，所述第二掩模材料层具有第三透射率，所述第三透射率小于所述第一透射率的6％，所述第二透射率介于所述第一透射率的20％和80％之间，所述第一透射率和所述第一掩模材料层中的多个第一开口的尺寸共同确定所述第一部件的临界尺寸。
16.根据权利要求13所述制造半导体结构的方法，其中，
所述第一掩模材料层被图案化以具有限定第一掩模状态的所述第一层图案的多个第一开口；
所述第二掩模材料层被图案化以具有限定第二掩模状态的所述第二层图案的多个第二开口，其中，场区被限定为第三掩模状态且三种掩模状态彼此不同。
17.根据权利要求16所述制造半导体结构的方法，其中：
所述第一掩模状态的所述第一层图案对光刻曝光工艺的曝光辐射具有第一透射率；
所述第二掩模状态的所述第二层图案具有小于所述第一透射率的第二透射率；以及
第三状态的所述场区具有小于所述第二透射率的第三透射率。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8906595B2 (en) * 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
KR101582175B1 (ko) * 2015-03-17 2016-01-05 에이피시스템 주식회사 레이저 패터닝을 이용한 섀도우 마스크의 제조 장치 및 레이저 패터닝을 이용한 섀도우 마스크의 제조 방법
KR102096269B1 (ko) * 2016-03-31 2020-04-03 주식회사 엘지화학 포토 마스크 및 이를 이용한 컬러필터용 컬럼 스페이서의 제조방법
US10497610B2 (en) * 2016-12-06 2019-12-03 Globalfoundries Inc. Dual photoresist approach to lithographic patterning for pitch reduction
CN108628091B (zh) * 2017-03-20 2022-08-16 昆山国显光电有限公司 掩膜板及其制作方法
US11107680B2 (en) * 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Mask assembly and method for fabricating a chip package
US10522394B2 (en) * 2017-09-25 2019-12-31 Marvell World Trade Ltd. Method of creating aligned vias in ultra-high density integrated circuits
TWI634590B (zh) * 2017-10-30 2018-09-01 世界先進積體電路股份有限公司 半導體結構的製造方法
US11764062B2 (en) 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
CN109752930B (zh) * 2019-01-03 2021-11-05 长江存储科技有限责任公司 掩模版的形成方法及掩模版
CN110660733B (zh) * 2019-09-30 2022-02-01 上海华力集成电路制造有限公司 光刻工艺方法和双大马士革工艺方法
KR20210128545A (ko) * 2020-04-16 2021-10-27 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR20220075026A (ko) * 2020-11-26 2022-06-07 삼성디스플레이 주식회사 마스크, 마스크 제조 방법 및 표시 패널 제조 방법
US11799001B2 (en) * 2021-03-09 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line devices
CN116670835A (zh) * 2021-04-30 2023-08-29 华为技术有限公司 一种形成栅极的方法及半导体器件
CN115692194B (zh) * 2022-12-16 2023-05-12 合肥新晶集成电路有限公司 半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
CN101424878A (zh) * 2007-10-31 2009-05-06 中国科学院半导体研究所 一次电子束曝光形成高宽窄比t形栅的制作方法
CN101593689A (zh) * 2008-05-29 2009-12-02 中芯国际集成电路制造(北京)有限公司 光刻图案的形成方法和双镶嵌结构的制造方法
CN102656516A (zh) * 2009-12-14 2012-09-05 凸版印刷株式会社 光掩模坯料及光掩模的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3253590B2 (ja) * 1998-08-31 2002-02-04 シャープ株式会社 ハーフトーンマスクの製造方法
KR20020009410A (ko) 2000-07-25 2002-02-01 포만 제프리 엘 3원 리소그래픽 ａｔｔ-ＰＳＭ 포토마스크 및 그 제조 방법
US7229745B2 (en) * 2004-06-14 2007-06-12 Bae Systems Information And Electronic Systems Integration Inc. Lithographic semiconductor manufacturing using a multi-layered process
US7579137B2 (en) * 2005-12-24 2009-08-25 International Business Machines Corporation Method for fabricating dual damascene structures
CN100499069C (zh) * 2006-01-13 2009-06-10 中芯国际集成电路制造(上海)有限公司 使用所选掩模的双大马士革铜工艺
US20090219496A1 (en) * 2008-02-29 2009-09-03 Frank-Michael Kamm Methods of Double Patterning, Photo Sensitive Layer Stack for Double Patterning and System for Double Patterning
KR20100109771A (ko) * 2009-04-01 2010-10-11 삼성전자주식회사 림 영역을 가진 투과율 조절형 위상 반전 포토마스크 및 그 제조 방법
JP2011009038A (ja) * 2009-06-25 2011-01-13 Nec Saitama Ltd 電池パック
US8791024B1 (en) 2013-05-14 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns using a single exposure
US9081312B2 (en) 2013-05-14 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns with a single exposure by E-beam lithography

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
CN101424878A (zh) * 2007-10-31 2009-05-06 中国科学院半导体研究所 一次电子束曝光形成高宽窄比t形栅的制作方法
CN101593689A (zh) * 2008-05-29 2009-12-02 中芯国际集成电路制造(北京)有限公司 光刻图案的形成方法和双镶嵌结构的制造方法
CN102656516A (zh) * 2009-12-14 2012-09-05 凸版印刷株式会社 光掩模坯料及光掩模的制造方法

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