TWI610231B - 用於向量水平邏輯指令的裝置及方法 - Google Patents

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TWI610231B
TWI610231B TW104138796A TW104138796A TWI610231B TW I610231 B TWI610231 B TW I610231B TW 104138796 A TW104138796 A TW 104138796A TW 104138796 A TW104138796 A TW 104138796A TW I610231 B TWI610231 B TW I610231B
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艾蒙斯特阿法 歐德亞麥德維爾
羅傑 艾斯帕薩
弗 桑契斯
大衛 吉倫范朵斯
吉勒姆 索羅
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英特爾股份有限公司
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Abstract

本發明揭露一種用於執行向量水平邏輯指令的裝置及方法。例如，一處理器之實施例包含：擷取邏輯，用以從記憶體擷取指令，及執行邏輯，用以從立即運算元之位元之第一指定組中判定一或多個資料元件之第一組之值，其中，從立即運算元之位元之第一指定組中判定的一或多個資料元件之第一組之位置係基於一或多個索引值之第一組，索引值具有最高有效位元，最高有效位元對應於在目的地緊縮資料運算元之一或多個位置的第一組處之緊縮資料元件，及具有最低有效位元，最低有效位元對應於在第一緊縮資料運算元之相對應位置處之資料元件。

Description

用於向量水平邏輯指令的裝置及方法
本發明之實施例大抵關於電腦系統之領域。較特別的是，本發明之實施例關於一種在電腦處理器內執行一向量水平邏輯指令的裝置及方法。
某些應用類型經常需要在大量資料項目上執行相同操作(稱為「資料平行性」)。單指令多資料(SIMD)即關於一指令類型，其令一處理器在多數個資料項目上執行一操作。SIMD技術特別適用於可將一暫存器中之位元邏輯式區分成多數個固定大小之資料元件，每一資料元件代表各別值。例如，在256位元暫存器中之位元可被指定成一欲在4個各別64位元緊縮資料元件(四字(Q)大小資料元件)、8個32位元緊縮資料元件(雙字(D)大小資料元件)、16個各別16位元緊縮資料元件(單字(W)大小資料元件)或32個各別8位元緊縮資料元件(位元組(B)大小資料元件)上操作之來源運算元。此資料類型稱為「緊縮」資料類型或「向量」資料類型，且此資料 類型之運算元稱為緊縮資料運算元或向量運算元。換句話說，一緊縮資料項目或向量稱為緊縮資料元件之一序列，且一緊縮資料運算元或向量運算元為一SIMD指令之來源或目的地運算元(亦習知為一緊縮資料指令或向量指令)。
SIMD技術，像是具有指令集包括x86、MMXTM、資料流SIMD延伸(SSE)、SSE2、SSE3、SSE4.1、及SSE4.2指令的Intel® CoreTM處理器所用者，其已在應用性能上達成重大改善。SIMD延伸之一附加組(稱為先進向量延伸(AVX)(AVX1及AVX2)且使用向量延伸(VEX)編碼方案)已經發表(例如，請參閱Intel® 64 and IA-32 Architectures Software Developers Manual,October 2011，及參閱Intel® Advanced Vector Extensions Programming Reference,June 2011)。這些AVX延伸進一步提出延伸成支援使用延伸向量延伸(EVEX)編碼方案的512位元暫存器(AVX-512)。
現有的挑戰在施加二或多個二元函數於一列位元向量或布林矩陣(Boolean matrices)。以布林(位元)矩陣操作的一組二元函數之範例為可逆矩陣陣列(例如，64x64位元矩陣)之反轉。直接施加函數於這些資料結構可能效率不高，因為這些結構限於具有0或1值，所以其輸出值受限。因此，若此二元函數組是以減少不必要計算的方式實施，才能取得效率增加。
100‧‧‧處理器管線
102‧‧‧擷取階段
104‧‧‧長度解碼階段
106‧‧‧解碼階段
108‧‧‧配置階段
110‧‧‧重新命名階段
112‧‧‧排程階段
114‧‧‧暫存器讀取/記憶體讀取階段
116‧‧‧執行階段
118‧‧‧寫回記憶體寫入階段
122‧‧‧異常處置階段
124‧‧‧確認階段
130‧‧‧前端單元
131‧‧‧指令擷取單元
132‧‧‧分支預測單元
134‧‧‧指令快取單元
136‧‧‧指令轉譯後備緩衝器
140‧‧‧解碼單元
150‧‧‧執行引擎單元
152‧‧‧重新命名/配置器單元
154‧‧‧止用單元
156‧‧‧排程器單元
158‧‧‧實體暫存器檔案單元
160‧‧‧執行叢集
162‧‧‧執行單元
164‧‧‧記憶體存取單元
170‧‧‧記憶體單元
172‧‧‧資料轉譯後備緩衝器單元
174‧‧‧資料快取單元
176‧‧‧L2快取單元
190‧‧‧處理器核芯
200‧‧‧處理器
202‧‧‧單一核芯
204‧‧‧快取單元
206‧‧‧共用快取單元
208‧‧‧特殊用途邏輯
210‧‧‧系統代理單元
212‧‧‧環狀互連單元
214‧‧‧整合式記憶體控制器單元
216‧‧‧匯流排控制器單元
300‧‧‧系統
310‧‧‧處理器
315‧‧‧處理器
320‧‧‧控制器集線器
340‧‧‧記憶體
345‧‧‧共處理器
350‧‧‧輸入/輸出集線器
360‧‧‧輸入/輸出裝置
390‧‧‧圖形記憶體控制器集線器
395‧‧‧連接器
400‧‧‧多處理器系統
414‧‧‧輸入/輸出裝置
415‧‧‧處理器
416‧‧‧第一匯流排
418‧‧‧匯流排橋接器
420‧‧‧第二匯流排
422‧‧‧鍵盤/滑鼠
424‧‧‧音頻輸入/輸出裝置
427‧‧‧通信裝置
428‧‧‧儲存器單元
430‧‧‧指令/碼及資料
432‧‧‧記憶體
434‧‧‧記憶體
438‧‧‧共處理器
439‧‧‧高性能介面
450‧‧‧點對點介面
452‧‧‧點對點介面
454‧‧‧點對點介面
470‧‧‧處理器
472‧‧‧控制邏輯
476‧‧‧點對點介面
478‧‧‧點對點介面
480‧‧‧處理器
482‧‧‧控制邏輯
486‧‧‧點對點介面
488‧‧‧點對點介面
490‧‧‧晶片組
492，496‧‧‧介面
494‧‧‧點對點介面電路
498‧‧‧點對點介面電路
500‧‧‧系統
514‧‧‧輸入/輸出裝置
515‧‧‧舊輸入/輸出裝置
600‧‧‧系統晶片
602‧‧‧互連單元
610‧‧‧應用處理器
620‧‧‧共處理器
630‧‧‧靜態隨機存取記憶體單元
632‧‧‧直接記憶體存取單元
640‧‧‧顯示器單元
702‧‧‧高階語言
704‧‧‧x86編譯器
706‧‧‧x86二進制碼
708‧‧‧替代指令集編譯器
710‧‧‧替代指令集二進制碼
712‧‧‧指令轉換器
714‧‧‧處理器
716‧‧‧處理器
800‧‧‧系統
802‧‧‧向量水平二進制邏輯指令
804‧‧‧解碼單元
806‧‧‧執行單元
808‧‧‧立即運算元
810‧‧‧第一來源緊縮資料運算元
812‧‧‧第二來源緊縮資料運算元
814‧‧‧目的地緊縮資料運算元
882‧‧‧方塊
900‧‧‧邏輯
904‧‧‧IMM_HI
906‧‧‧IMM_LO
916‧‧‧位元
918‧‧‧方塊
920‧‧‧方塊
926‧‧‧方塊
930‧‧‧方塊
932‧‧‧暫時儲存位置
950‧‧‧邏輯
956‧‧‧IMM_LO
980‧‧‧列表
990‧‧‧列表
981-984‧‧‧列
991-994‧‧‧列
1102-1130‧‧‧列
1200‧‧‧同屬向量友善指令格式
1205‧‧‧無記憶體存取
1210‧‧‧無記憶體存取、全捨入控制類型操作
1212‧‧‧無記憶體存取、寫入遮罩控制、部分捨入控制類型操作
1215‧‧‧無記憶體存取、資料變換類型操作
1217‧‧‧無記憶體存取、寫入遮罩控制、vsize類型操作
1220‧‧‧記憶體存取
1225‧‧‧記憶體存取、暫存
1227‧‧‧記憶體存取、寫入遮罩控制
1230‧‧‧記憶體存取、非暫存
1240‧‧‧格式欄位
1242‧‧‧基礎操作欄位
1244‧‧‧暫存器索引欄位
1246‧‧‧修改符欄位
1246A‧‧‧無記憶體存取
1246B‧‧‧記憶體存取
1250‧‧‧增益操作欄位
1252‧‧‧甲欄位
1252A‧‧‧RS欄位
1252A.1‧‧‧捨入
1252A.2‧‧‧資料變換
1252B‧‧‧驅逐提示欄位
1252B.1‧‧‧暫存
1252B.2‧‧‧非暫存
1252C‧‧‧寫入遮罩控制(Z)欄位
1254‧‧‧乙欄位
1254A‧‧‧捨入控制欄位
1254B‧‧‧資料變換欄位
1254C‧‧‧資料處理欄位
1256‧‧‧抑制所有浮點異常欄位
1257A‧‧‧RL欄位
1257A.1‧‧‧捨入
1257A.2‧‧‧向量長度
1257B‧‧‧播送欄位
1258‧‧‧捨入操作控制欄位
1259A‧‧‧捨入操作控制欄位
1259B‧‧‧向量長度欄位
1260‧‧‧比例欄位
1262A‧‧‧位移欄位
1262B‧‧‧位移因數欄位
1264‧‧‧資料元件寬度欄位
1268‧‧‧類別欄位
1268A‧‧‧A類
1268B‧‧‧B類
1270‧‧‧寫入遮罩欄位
1272‧‧‧立即欄位
1274‧‧‧全運算碼欄位
1300‧‧‧特定向量友善指令格式
1302‧‧‧EVEX前置碼
1305‧‧‧REX欄位
1315‧‧‧運算碼映射欄位
1320‧‧‧EVEX.vvvv欄位
1325‧‧‧前置碼編碼欄位
1330‧‧‧實數運算碼欄位
1340‧‧‧MOD R/M欄位
1342‧‧‧MOD欄位
1344‧‧‧Reg欄位
1346‧‧‧R/M欄位
1354‧‧‧SIB.xxx欄位
1356‧‧‧SIB.bbb欄位
1400‧‧‧暫存器架構
1410‧‧‧向量暫存器
1415‧‧‧寫入遮罩暫存器
1425‧‧‧一般用途暫存器
1445‧‧‧純量浮點堆疊暫存器檔案
1450‧‧‧MMX緊縮整數平面暫存器檔案
1500‧‧‧指令解碼器
1502‧‧‧晶粒上互連網路
1504‧‧‧L2快取之區域子集
1506‧‧‧L1快取
1506A‧‧‧L1資料快取
1508‧‧‧純量單元
1510‧‧‧向量單元
1512‧‧‧純量暫存器
1514‧‧‧向量暫存器
1520‧‧‧拌和單元
1522A,B‧‧‧數字轉換單元
1524‧‧‧複製單元
1526‧‧‧寫入遮罩暫存器
1528‧‧‧16位寬算術邏輯單元
圖1A係方塊圖，揭示根據本發明之實施例之一示範性有序管線及一示範性暫存器重新命名、亂序發送/執行管線；圖1B係方塊圖，揭示根據本發明之實施例之包括在一處理器中的一有序架構核芯之示範性實施例及一示範性暫存器重新命名、亂序發送/執行架構核芯兩者；圖2係根據本發明之實施例之一單核芯處理器及一具有整合式記憶體控制器及圖形之多核芯處理器之方塊圖；圖3揭示根據本發明之一實施例之一系統之方塊圖；圖4揭示根據本發明之一實施例之第二系統之方塊圖；圖5揭示根據本發明之一實施例之第三系統之方塊圖；圖6揭示根據本發明之一實施例之一系統晶片(SoC)之方塊圖；圖7揭示方塊圖，根據本發明之一實施例對比使用一軟體指令轉換器將一來源指令集中之二進制指令轉換成一目標指令集中之二進制指令；圖8係方塊圖，揭示一可操作成執行一向量水平二進制邏輯指令實施例之系統800；圖9A揭示根據本發明之一實施例之邏輯900用以執行一向量水平二進制邏輯操作；圖9B揭示根據本發明之一實施例之邏輯900之另一 態樣用以執行一向量水平二進制邏輯操作；圖9C說明兩列表，揭示根據本發明之一實施例之DEST、SRC1、及SRC2如何使用作為IMM_HI及IMM_LO之索引位置；圖10係一方法1000之流程圖，用於一可操作成執行向量水平二進制邏輯指令之一實施例的系統；圖11係用於邏輯之偽碼，可操作成執行一向量水平二進制邏輯指令實施例；圖12A及12B係方塊圖，揭示根據本發明之實施例之一同屬向量友善指令格式及其指令樣板；圖13A-D係方塊圖，揭示根據本發明之實施例之一示範性特定向量友善指令格式；圖14係根據本發明之實施例之一暫存器架構之方塊圖；及圖15A-B揭示一較特定示範性有序核芯架構之方塊圖。
【發明內容及實施方式】 示範性處理器架構
圖1A係方塊圖，揭示根據本發明之實施例之一示範性有序擷取、解碼、止用管線及一示範性暫存器重新命名、亂序發送/執行管線。圖1B係方塊圖，揭示根據本發明之實施例之包括在一處理器中的一有序擷取、解碼、止用核芯之示範性實施例及一示範性暫存器重新命名、亂序 發送/執行架構核芯兩者。圖1A-B中之實線框說明管線及核芯之有序部分，而虛線框之選項性附加則說明暫存器重新命名、亂序發送/執行管線及核芯。
在圖1A中，一處理器管線100包括一擷取階段102、一長度解碼階段104、一解碼階段106、一配置階段108、一重新命名階段110、一排程(亦稱為配送或發送)階段112、一暫存器讀取/記憶體讀取階段114、一執行階段116、一寫回/記憶體寫入階段118、一異常處置階段122、及一確認階段124。
圖1B揭示處理器核芯190包括一前端單元130且前端單元耦合於一執行引擎單元150，兩者皆耦合於一記憶體單元170。核芯190可以是一精簡指令集計算(RISC)核芯、複雜指令集計算(CISC)核芯、超長指令字(VLIW)核芯、或混合式或替代式核芯類型。另有一選項，核芯190可以是一特殊用途核芯，例如像是一網路或通信核芯、壓縮引擎、共處理器核芯、一般用途計算圖形處理單元(GPGPU)核芯、圖形核芯、或類似者。
前端單元130包括一分支預測單元132且耦合於一指令快取單元134，指令快取單元耦合於一指令轉譯後備緩衝器(TLB)136，指令轉譯後備緩衝器則耦合於一指令擷取單元138，指令擷取單元耦合於一解碼單元140。解碼單元140(或解碼器)可解碼指令，且產生作為輸出一或多個微操作、微碼輸入點、微指令、其他指令、或其他控制信號，其係從原始指令解碼、或反映、或導出。解碼 單元140可以使用許多不同機構實施。適合之機構範例包括但是不限定的有查詢表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)、等等。在一實施例中，核芯190包括一微碼ROM或儲存某些巨指令(例如，在解碼單元140中或在前端單元130內)用之微碼的其他媒體。解碼單元140耦合於執行引擎單元150中之一重新命名/配置器單元152。
執行引擎單元150包括重新命名/配置器單元152，重新命名/配置器單元耦合於一止用單元154及一組的一或多個排程器單元156。排程器單元156代表任意數量之不同排程器，包括保留站、中央指令窗、等等。排程器單元156耦合於實體暫存器檔案單元158。各實體暫存器檔案單元158代表一或多個實體暫存器檔案，不同之實體暫存器檔案儲存一或多個不同資料類型，例如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，一指令指標，即欲執行之下一指令之位址)、等等。在一實施例中，實體暫存器檔案單元158包含一向量暫存器單元、一寫入遮罩暫存器單元、及一純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮罩暫存器、及一般用途暫存器。實體暫存器檔案單元158由止用單元154重疊，以便說明可以實施暫存器重新命名及亂序執行的不同方式(例如，使用重排序緩衝器及止用暫存器檔案；使用未來檔案、歷史緩衝器、及止用暫存器檔案；使用暫存器圖及暫存器庫、等等)。止用單元154及 實體暫存器檔案單元158耦合於執行叢集160。執行叢集160包括一組的一或多個執行單元162及一組的一或多個記憶體存取單元164。執行單元162可執行許多操作(例如，移位、加、減、乘)及在許多資料類型上執行(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。儘管一些實施例包括許多專用於特定功能或功能組之執行單元，其他實施例可以包括僅一執行單元或全執行所有功能之多數個執行單元。排程器單元156、實體暫存器檔案單元158、及執行叢集160揭示成可能呈複數，因為某些實施例係針對資料/操作之某些類型產生個別管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，各有自己的排程器單元、實體暫存器檔案單元、及/或執行叢集，而且在個別記憶體存取管線之情況中，某些實施例僅在此管線之執行叢集具有記憶體存取單元164時實施)。亦應瞭解的是在使用個別管線之場合中，這些管線之一或多者可以是亂序發送/執行且其餘是有序。
該組記憶體存取單元164耦合於記憶體單元170，記憶體單元包括一資料TLB單元172，資料TLB單元耦合於一資料快取單元174，資料快取單元耦合於一第二階(L2)快取單元176。在一示範實施例中，記憶體存取單元164可包括一載入單元、一儲存位址單元、及一儲存資料單元，其各耦合於記憶體單元170中之資料TLB單元172。指令快取單元134進一步耦合於記憶體單元170中 之第二階(L2)快取單元176。L2快取單元176耦合於快取之其他一或多階且最後耦合於一主記憶體。
舉例而言，示範性暫存器重新命名、亂序發送/執行核芯架構可實施管線100如下：1)指令擷取單元138執行擷取及長度解碼階段102、104；2)解碼單元140執行解碼階段106；3)重新命名/配置器單元152執行配置階段108及重新命名階段110；4)排程器單元156執行排程階段112；5)實體暫存器檔案單元158及記憶體單元170執行暫存器讀取/記憶體讀取階段114；執行叢集160執行執行階段116；6)記憶體單元170及實體暫存器檔案單元158執行寫回/記憶體寫入階段118；7)許多單元可介入異常處置階段122；及8)止用單元154及實體暫存器檔案單元158執行確認階段124。
核芯190可支援一或多個指令集(例如，x86指令集(具有已加入較新版本的一些延伸)；加州桑尼維爾市MIPS Technologies公司之MIPS指令集；桑尼維爾市ARM Holdings公司之ARM指令集(具有選項性之其他延伸，例如NEON))，包括本文內所述之指令。在一實施例中，核芯190包括邏輯，以支援一封包資料指令集延伸(例如，AVX1、AVX2，及/或文後所述之同屬向量友善指令格式的一些形式(U=0及/或U=1))，藉以容許由許多多媒體應用程式使用之操作可使用封包資料執行。
應該瞭解的是核芯可支援多線執行(執行操作或線之二或多個平行組)，且可依許多方式進行，包括時間切割 多線執行、同時多線執行(其中單一實體核芯提供一邏輯核芯給各線，實體核芯係同時多線執行)、或其組合(例如，時間切割擷取及解碼並且隨後同時多線執行，像是Intel® Hyperthreading科技)。
儘管暫存器重新命名揭述於亂序執行之內文中，應該瞭解的是暫存器重新命名可用在有序架構。儘管處理器之揭示實施例亦包括個別指令與資料快取單元134/174及一共用L2快取單元176，替代實施例可具有一同時用於指令與資料之單一內部快取，例如第一階(L1)內部快取，或多階內部快取。在一些實施例中，系統可包括一內部快取與一設於核芯及/或處理器外之外部快取的組合。或者，所有快取皆在核芯及/或處理器外。
圖2係根據本發明之實施例之一具有多核芯、具有一整合式記憶體控制器、及具有整合圖形的處理器200之方塊圖。圖2中之實線框說明一處理器200具有單一核芯202A、一系統代理單元210、一組的一或多個匯流排控制器單元216，而虛線框之選項性附加則說明一替代性處理器200具有多核芯202A-N、在系統代理單元210中之一組的一或多個整合式記憶體控制器單元214、及特殊用途邏輯208。
因此，處理器200之不同實施方式可包括：1)一CPU，具有特殊用途邏輯208，係整合式圖形及/或科學(通量)邏輯(其可包括一或多個核芯)，及核芯202A-N，係一或多個一般用途核芯(例如，一般用途有序核 芯、一般用途亂序核芯、兩者之組合)；2)一共處理器，具有核芯202A-N，係大量特殊用途核芯，主要用於圖形及/或科學(通量)；及3)一共處理器，具有核芯202A-N，係大量一般用途有序核芯。因此，處理器200可以是一般用途處理器、共處理器或特殊用途處理器，例如像是網路或通信處理器、壓縮引擎、圖形處理器、GPGPU(一般用途計算圖形處理單元)、高通量多重整合核芯(MIC)處理器(包括30或更多核芯)、嵌入式處理器、或類似者。處理器可在一或多個晶片上實施。處理器200可以是一或多個基板之一部分及/或使用許多製程技科之任一者實施於基板上，例如像是BiCMOS、CMOS、或NMOS。
記憶體階層包括核芯內之一或多階快取、一組或一或多個共用快取單元206、及耦合於整合式記憶體控制器單元組214的外部記憶體(圖中未示)。共用快取單元組206可包括一或多個中階快取，例如第二階(L2)、第三階(L3)、第四階(L4)，或其他階快取、最末階快取(LLC)、及/或其組合。儘管在一實施例中一環狀互連單元212將整合式圖形邏輯208、共用快取單元組206、及系統代理單元210/整合式記憶體控制器單元214互連，替代實施例可使用任意數量之習知技術將諸單元互連。在一實施例中，在一或多個快取單元206與核芯202A-N之間維持一致性。
在一些實施例中，核芯202A-N之一或多者可以多線 操作。系統代理單元210包括用以協調與操作核芯202A-N之諸組件。系統代理單元210可包括例如一電力控制單元(PCU)及一顯示單元。PCU可以是或包括用以調節核芯202A-N與整合式圖形邏輯208之電力狀態所需的邏輯及組件。顯示單元用以驅動一或多個外接顯示器。
依據架構指令集，核芯202A-N可以是均質性或異質性；亦即，核芯202A-N之二或多者可以執行同一指令集，而其他核芯可以僅執行指令集之一子集或一不同指令集。在一實施例中，核芯202A-N為異質性且包括文後所述之「小」核芯及「大」核芯。
圖3-6係示範性電腦架構之方塊圖。膝上型、桌上型、手持式個人電腦、個人數位化助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視訊遊戲機、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及許多其他電子裝置技藝中習知之其他系統設計與構型亦適用。大抵上，可併入本文內所述之一處理器及/或其他執行邏輯的廣泛系統或電子裝置皆大致適用。
請即參閱圖3，揭示根據本發明之一實施例之一系統300之方塊圖。系統300可包括一或多個處理器310、315，其耦合於一控制器集線器320。在一實施例中，控制器集線器320包括一圖形記憶體控制器集線器(GMCH)390及一輸入/輸出集線器(IOH)350(其可設在個別晶片上)；GMCH 390包括記憶體及圖形控制器， 供記憶體340及一共處理器345耦合於此；IOH 350將輸入/輸出(I/O)裝置360耦合於GMCH 390。或者，記憶體及圖形控制器的其中之一或兩者係在處理器內整合(如本文內所述)，記憶體340及共處理器345直接耦合於處理器310，及控制器集線器320係與IOH 350設在單一晶片中。
附加處理器315之選項性性質係在圖3中以虛線表示。各處理器310、315可包括本文內所述處理器核芯之一或多者及可以是處理器200之某些版本。
記憶體340例如可以是動態隨機存取記憶體(DRAM)、相變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器320透過多點匯流排(例如，前側匯流排(FSB))、點對點介面(例如，快速通道互連(QPI))、或類似連接器395，以便和處理器310、315通信。
在一實施例中，共處理器345係特殊用途處理器，例如像是高通量MIC處理器、網路或通信處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器、或類似者。在一實施例中，控制器集線器320可包括一整合式圖形加速器。
依據指標量度範圍，包括架構上、微架構上、溫度上、耗電特徵、及類似者，實體資源310、315之間可以有許多差異。
在一實施例中，處理器310執行控制一般類型資料處 理操作之指令。嵌入指令內者可以是共處理器指令。處理器310將這些共處理器指令辨識成一應該由附接共處理器345執行之類型。據此，處理器310在一共處理器匯流排或其他互連上發送這些共處理器指令(或代表共處理器指令之控制信號)到共處理器345。共處理器345接收及執行所收到之共處理器指令。
請即參閱圖4，揭示根據本發明之一實施例之第一較特定示範系統400之方塊圖。如圖4中所示，多處理器系統400係點對點互連系統，且包括透過一點對點互連450耦合之第一處理器470及第二處理器480。處理器470、480各為處理器200之某些版本。在本發明之一實施例中，處理器470、480分別為處理器310、315，同時共處理器438為共處理器345。在另一實施例中，處理器470、480分別為處理器310、共處理器345。
處理器470、480揭示成分別包括整合式記憶體控制器(IMC)單元472、482。處理器470亦包括點對點(P-P)介面476、478，做為其匯流排控制器單元之一部分；相似地，第二處理器480包括P-P介面486、488。處理器470、480可以使用P-P介面電路478、488透過一點對點(P-P)介面450交換資訊。如圖4中所示，IMC 472、482將處理器耦合於個別記憶體，亦即一記憶體432及一記憶體434，其可以是區域性附接於個別處理器之主記憶體的部分。
處理器470、480可以使用點對點介面電路476、 494、486、498透過個別P-P介面452、454，以和一晶片組490交換資訊。晶片組490可以透過一高性能介面439選項性地和共處理器438交換資訊。在一實施例中，共處理器438係一特殊用途處理器，例如像是高通量MIC處理器、網路或通信處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器、或類似者。
一共用快取(圖中未示)可包括在兩處理器之任一者內或在其外，並且透過P-P互連與處理器連接，所以如果一處理器處於低電力模式，則任一或兩處理器之區域快取資訊可儲存於共用快取中。
晶片組490可以透過一介面496耦合於第一匯流排416。在一實施例中，第一匯流排416可以是周邊組件互連(PCI)匯流排，或是一例如PCI高速匯流排或另一第三代I/O互連匯流排，儘管本發明之範疇並非如此限制。
如圖4中所示，許多輸入/輸出(I/O)裝置414可以隨著一匯流排橋接器418耦合於第一匯流排416，匯流排橋接器則將第一匯流排416耦合於第二匯流排420。在一實施例中，一或多個附加處理器415，例如像是共處理器、高通量MIC處理器、GPGPU、加速器(例如像是圖形加速器或數位信號處理(DSP)單元)、場可編程閘陣列、或任意其他處理器，皆可耦合於第一匯流排416。在一實施例中，第二匯流排420可以是一低針腳數(LPC)匯流排。許多裝置可耦合於第二匯流排420，包括例如鍵盤及/或滑鼠422、通信裝置427及一儲存器單元428，像 是磁碟驅動器或其他大容量儲存裝置，其在一實施例中可包括指令/碼及資料430。再者，一音頻輸入/輸出裝置(I/O)424可耦合於第二匯流排420。應該注意的是，其他架構亦可行。例如取代圖4之點對點架構時，一系統可在一多點匯流排或其他這類架構中實施。
請即參閱圖5，揭示根據本發明之一實施例之第二較特定示範系統500之方塊圖。圖4及5中之相同元件使用相同參考編號，且圖4之某些態樣已從圖5刪略，以避免模糊圖5之其他態樣。
圖5揭示處理器470、480各別包括整合式記憶體及I/O控制邏輯(CL)472、482。因此，CL 472、482包括整合式記憶體控制器單元及包括I/O控制邏輯。圖5揭示不僅記憶體432、434耦合於CL 472、482，I/O裝置514亦耦合於CL 472、482。舊I/O裝置515耦合於晶片組490。
請即參閱圖6，揭示根據本發明之一實施例之一系統晶片(SoC)600之方塊圖。圖2中之相同元件使用相同參考編號，再者，虛線框為較先進SoCs上之選項性特徵。在圖6中，一互連單元602耦合於：一應用處理器610，其包括一組的一或多個核芯202A-N及共用快取單元206；一系統代理單元210；一匯流排控制器單元216；一整合式記憶體控制器單元214；一組或一或多個共處理器620，其可包括整合式圖形邏輯、一影像處理器、一音頻處理器、及一視頻處理器；一靜態隨機存取記 憶體(SRAM)單元630；一直接記憶體存取(DMA)單元632；及一顯示器單元640，用以耦合於一或多個外顯示器。在一實施例中，共處理器620包括一特殊用途處理器，例如像是網路或通信處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器、或類似者。
本文內所揭露機構之實施例可實施於硬體、軟體、韌體、或諸實施方式之組合中。本發明之實施例可實施作為在含有至少一處理器、一儲存系統(包括揮發性及非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置之可編程系統上執行的電腦程式或程式碼。
程式碼(例如，圖4中所示之碼430)可施加於輸入指令，以執行本文內所述之功能且產生輸出資訊。輸出資訊可依習知方式施加於一或多個輸出裝置。針對此應用目的，一處理系統包括任意系統，其具有例如像是一數位信號處理器(DSP)、一微控制器、一專用積體電路(ASIC)、或一微處理器。
程式碼可用一高階程序或面向對象編程語言實施，以便和一處理系統通信。若有需要，程式碼也可用總成或機器語言實施。事實上，本文內所述之機構範疇並不限於任意特殊編程語言。在任意情況中，語言可為編譯或解譯語言。
至少一實施例之一或多個態樣可以藉由儲存在一機器可讀取媒體上之代表指令實施，其代表處理器內之許多邏輯，當由一機器讀取時，其致使機器組合邏輯以執行本文 內所述之技術。此代表性(俗稱為IP核芯)可以儲存在一實體機器可讀取媒體上且供給至許多客戶或製造廠，以載入實際製成邏輯或處理器之製造機器內。
此機器可讀取儲存媒體可包括但是不限定的有由一機器或裝置製造或形成之物件之非暫態、實體配置，包括儲存媒體，像是硬碟、任意其他類型碟片(包括軟碟、光碟、光碟唯讀記憶體(CD-ROM)、可重寫光碟(CD-RW)、及磁光碟)、半導體裝置(像是唯讀記憶體(ROM)、隨機存取記憶體(RAM)，像是動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、可抹除可編程唯讀記憶體(EPROM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相變記憶體(PCM)、磁性或光學性卡、或適用於儲存電子指令之任意其他類型媒體。
據此，本發明之實施例亦包括非暫態、含有指令或含有設計資料之實體機器可讀取媒體，例如硬體說明語言(HDL)，其界定本文內所述之結構、電路、裝置、處理器及/或系統。諸實施例亦稱為程式產物。
在一些情況中，一指令轉換器可用以將一來自一來源指令集之指令轉換成一目標指令集。例如，指令轉換器可以翻譯(例如，使用靜態二進制翻譯、包括有動態編譯之動態二進制翻譯)、轉譯、仿真、或者轉換一指令成一或多個欲供核芯處理之其他指令。指令轉換器可實施於硬體、軟體、韌體、或其組合中。本發明之轉換器可以在處 理器上、處理器外、或部分在處理器上且部分在處理器外。
圖7係方塊圖，根據本發明之實施例對比使用一軟體指令轉換器將一來源指令集中之二進制指令轉換成一目標指令集中之二進制指令。在所示之實施例中，指令轉換器係一軟體指令轉換器，儘管指令轉換器在替代型式上可實施於軟體、韌體、硬體、或其許多組合中。圖7揭示一高階語言702中之一程式可使用一x86編譯器704編譯，以產生x86二進制碼706，其原本即由一具有至少一x86指令集核芯之處理器716執行。具有至少一x86指令集核芯之處理器716代表大致上可與具有至少一x86指令集核芯之Intel處理器執行相同的功能，即其藉由相容執行或處理(1)Intel x86指令集核芯之指令集之一實質部分或(2)目標在一具有至少一x86指令集核芯之Intel處理器上運算的應用程式或共他軟體之目標碼版本，以利達成與具有至少一x86指令集核芯之Intel處理器大致相同的結果。x86編譯器704代表一編譯器，其可操作成產生x86二進制碼706(例如，目標碼)，在有或無附加連結處理下可以在具有至少一x86指令集核芯之處理器716上執行。
相似地，圖7揭示高階語言702中之程式可使用一替代指令集編譯器708編譯，以產生替代指令集二進制碼710，其原本即由一未具有至少一x86指令集核芯714之處理器執行(例如，一具有核芯可執行加州桑尼維爾市 MIPS Technologies公司之MIPS指令集及/或執行加州桑尼維爾市ARM Holdings公司之ARM指令集的處理器)。指令轉換器712用以將x86二進制碼706轉換成原本即由未具有一x86指令集核芯之處理器714執行的碼。此轉換碼不易成為替代指令集二進制碼710，因為一可達成此目的之指令轉換器難以製造；惟，轉換碼可完成一般操作及由來自替代指令集之指令組成。因此，指令轉換器712代表軟體、韌體、硬體、或其組合，其透過仿真、模擬或任意其他程序而容許一處理器或其他電子裝置不具有一x86指令集處理器或核芯，即可執行x86二進制碼706。
用於執行向量水平二進制邏輯指令的裝置及方法
如上所述，施加二元函數於一列位元向量或布林矩陣(Boolean matrix)造成無效率。因此，施加此函數之一較有效率方法是吾人所想要的。特別是，在本發明之一些實施例中，欲施加於一列位元陣列的兩函數之輸出係儲存於一8位元立即運算元內。在一些實施例中，8位元立即運算元之最高有效四(高)位元中之各位置及8位元立即運算元之最低有效四(低)位元中之各位置係各使用兩位元值索引(亦即，在低位元之第二位置的一位元可以索引成「01」)。在一些實施例中，立即運算元之高位元及低位元之位元值指示一在兩單一位元輸入上操作的函數的輸出，而這些輸入是由用於高位元或低位元的位置之兩位元 值之第一及第二位元指定。
在一些實施例中，第一來源緊縮資料運算元之各位元及目的地緊縮資料運算元之對應位元使用作為用於立即運算元之低位元的一索引位置之兩位元值。當兩位元值之此第一組的其中之一指示立即運算元之低位元中之一位置具有一「1」值時，在一些實施例中，第二來源緊縮資料運算元之各位元及目的地緊縮資料運算元之對應位元係使用作為用於立即運算元之高四位元的一索引位置之兩位元值。由兩位元值之此第一組指示的立即運算元之高位元中之值隨後放到由目的地緊縮資料運算元指示之暫存器中的對應位置。當兩位元值之第一組無一指示立即運算元之低位元中之一位置有一「1」值時(亦即，所有值指示低位元中之一位置有一「0」值)，則在一些實施例中，由目的地緊縮資料運算元指示之暫存器之值即由「0」取代。
圖8係方塊圖，揭示一可操作成執行一向量水平二進制邏輯指令實施例之系統800。在一些實施例中，系統800可以是一般用途處理器(例如，一般使用在桌上型、膝上型、或其他電腦中之類型)的一部分。另者，系統800可以是特殊用途處理器。適用之一般用途處理器範例包括但是不限定的有密碼處理器、網路處理器、通信處理器、共處理器、圖形處理器、嵌入式處理器、數位信號處理器(DSP)、及控制器(例如，微控制器)，此僅為幾個例子。處理器可以是許多複雜指令集計算(CISC)處理器、許多精簡指令集計算(RISC)處理器、許多超長指令 字(VLIW)處理器、其許多混合型式或其他處理器類型之任一者。
在操作期間，系統800可以接收向量水平二進制邏輯指令802之實施例(文後稱為指令802)。例如，指令802可從一指令擷取單元、一指令佇列、或類似者接收。指令802代表巨指令、組合語言指令、機器碼指令、處理器之一指令集之其他指令或控制信號。在一些實施例中，指令802可明確指定(例如，透過一或多域或一組位元)、或指示(例如，暗示)第一來源緊縮資料運算元810，且可明確指定或指示第二來源緊縮資料運算元812。指令802也可以明確指定或指示一目的地緊縮資料運算元814，且可明確指定或指示一立即運算元808。
復參閱圖8，系統800包括一解碼單元或解碼器804。解碼單元可接收且解碼指令，包括指令802。解碼單元可輸出一或多個徵指令、微操作、微碼登錄點、解碼指令或控制信號、或反映、代表及/或衍生自指令802之其他較低階指令或控制信號。一或多個較低階指令或控制信號可以透過一或多個較低階(例如，電路級或硬體級)操作來執行較高階指令802。在一些實施例中，解碼單元804可包括一或多個輸入結構(例如，輸入埠、輸入互連、輸入介面、等等)，用以接收指令802，一和輸入指令相耦合之指令識別邏輯，用以接收且辨識指令802，一和識別邏輯相耦合之解碼邏輯，用以接收且解碼指令802，及一或多個和解碼邏輯相耦合之輸出結構(例如， 輸出埠、輸出互連、輸出介面、等等)，用以輸出一或多個相對應之低階指令或控制信號。辨識邏輯及解碼邏輯可以使用許多不同機構實施，包括但是不限定的有微碼唯讀記憶體(ROM)、查詢表、硬體實施方式、可編程邏輯陣列(PLA)、及習知技術中用以執行解碼單元之其他機構。在一些實施例中，解碼單元804可以和圖1中所示之解碼單元104相同。
系統800也可包括一組暫存器。在一些實施例中，暫存器包括一可操作以保存資料之一般用途暫存器。一般用途一詞通常用來指儲存資料或位址於暫存器中的能力，儘管其並非必要。各一般用途暫存器代表一可操作以儲存資料之晶粒上儲存位置。一般用途暫存器代表架構式可見之暫存器(例如，一架構式暫存器檔案)。架構式可見或架構式暫存器可見於軟體及/或編程器及/或為由指令指示以識別運算元之暫存器。這些架構式暫存器係對比於一給定微架構(例如，暫時性暫存器、記錄緩衝器、止用緩衝器、等等)中的其他非架構式或非架構式可見之暫存器。暫存器可在不同微架構中使用習知技術以不同方式實施，且不限於任定特定類型電路。暫存器的很多不同類型皆適用。暫存器的適用類型範例包括但是不限定的有專用實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
在一些實施例中，第一來源緊縮資料運算元810可儲存在第一一般用途暫存器，第二來源緊縮資料運算元812 可儲存在第二一般用途暫存器，目的地緊縮資料運算元814儲存在第三一般用途暫存器。或者，記憶體位置、或其他儲存器位置可用於一或多個來源運算元。例如，在一些實施例中，記憶體操作可能用於第二來源緊縮資料運算元，儘管其並非必要。
執行單元806從解碼單元804接收控制信號且執行指令802。執行單元被命令接收一立即8位元值、第一來源儲存器位置、第二來源儲存器位置、及一目的地儲存器位置。這些可以分別由立即運算元808、第一來源緊縮資料運算元、第二來源緊縮資料運算元、及目的地緊縮資料運算元指示。在一些實施例中，儲存器位置指示暫存器，例如實體暫存器檔案單元158。在一些實施例中，儲存器位置指示記憶體位置，像是在一記憶體單元(例如，記憶體單元170)中之一位置。執行單元806之操作及功能性可以藉由參考圖1中之執行引擎單元150進一步詳述。
復參閱圖8，執行單元806和解碼單元804及暫存器耦合。舉例而言，執行單元可包括用以執行算術及邏輯操作之一算術單元、一算術邏輯單元、一數位電路、一包括有乘法器及加法器之數位電路、或類似者。執行單元可接收一或多個被解碼或轉換之指令或控制信號，其代表及/或衍生自指令802。執行單元也接收第一來源緊縮資料運算元810、第二來源緊縮資料運算元812、目的地緊縮資料運算元814、及立即運算元808。在一些實施例中，立即運算元具有一8位元值。在一些實施例中，第一來源緊 縮資料運算元810、第二來源緊縮資料運算元812、及目的地緊縮資料運算元814表示儲存器位置具有64位元乘512位元的值。執行單元可以反應於及/或由於指令802而操作(例如，反應於一或多個指令或從指令直接或間接(例如，透過仿真)解碼之控制信號)，用以儲存結果。
在一些實施例中，第一來源緊縮資料運算元810、第二來源緊縮資料運算元812、及目的地緊縮資料運算元814中之緊縮資料元件(位元)係分成64緊縮資料元件(64位元)區段。在此一實施例中，在各64緊縮資料元件區段上執行之操作重覆，且執行單元806可以在各64緊縮資料元件區段上並行或依序執行操作。針對一或多個64緊縮資料元件區段的每一個，執行單元806判定由一兩位元索引值索引的立即運算元之最低有效四位元(低位元)中之一位元。此兩位元索引值之最低有效位元係一緊縮資料元件，來自第一來源緊縮資料運算元之一64緊縮資料元件區段內的一位置。此兩位元索引值之最高有效位元係一相對應緊縮資料元件，來自目的地緊縮資料運算元之相對應位置。針對每一64緊縮資料元件區段，執行單元806計算從第一來源緊縮資料運算元810及目的地緊縮資料運算元814衍生之多數個兩位元索引值，並從對應於這些兩位元索引值的立即運算元808之低位元來判定位元值。若來自立即運算元808之低位元中無一位元值被判定為「1」，則執行單元806將一「0」值儲存於目的地緊縮資料運算元中之相對應64緊縮資料元件區段之所有64緊 縮資料元件處。
否則，若來自立即運算元808之低位元中任一位元值被判定為「1」，執行單元806使用一兩位元索引值判定來自立即運算元之最高有效四位元(高位元)中的位元值具有第二來源緊縮資料運算元中之一緊縮資料元件作為其最低有效位元，及目的地緊縮資料運算元中之一緊縮資料元件作為其最高有效位元。針對目的地緊縮資料運算元之64緊縮資料元件區段中之每一位置，執行單元806將來自立即運算元之高位元中的位元值儲存到由目的地緊縮資料運算元指示的暫存器或儲存器位置之對應位置，該位元值是使用從第二來源緊縮資料運算元及目的地緊縮資料運算元中衍生之相對應兩位元位置值判定。
上述這些實施例容許系統800有效率地將其輸出儲存在立即運算元中的兩二元函數施加於一列布林矩陣或向量(以運算元代表)，此處一函數之應用取決於另一函數之輸出。這在計算逆布林矩陣(例如，使用高斯消去法(Gaussian elimination))的情況中特別有利。關於上述實施例之進一步細節將參考圖9A-9B說明於後。
執行單元及/或處理器可包括特定或特殊邏輯(例如，電晶體、積體電路、或可和韌體(例如，儲存於非揮發性記憶體中之指令)及/或軟體組合之其他硬體)，其可操作成執行指令802，及/或反應於及/或由於指令802(例如，反應於一或多個指令或從指令802解碼或衍生之控制信號)而儲存結果。在一些實施例中，執行單元包括 一或多個輸入結構(例如，輸入埠、輸入互連、輸入介面、等等)，用以接收來源運算元，和輸入結構相耦合之電路或邏輯(例如，一乘法器及至少一加法器)，用以接收及處理來源運算元且產生結果運算元，及一或多個和電路或邏輯相耦合之輸出結構(例如，輸出埠、輸出互連、輸出介面、等等)，用以輸出結果運算元。
為了避免模糊本說明，一較簡明之系統800已揭示及描述於上。在其他實施例中，系統800選項性地包括其他習知處理器組件。此組件之可行範例包括但是不限定的有指令擷取單元、指令及資料快取、第二或較高階快取、亂序執行邏輯、指令排程單元、暫存器重新命名單元、止用單元、匯流排介面單元、指令及資料轉譯後備緩衝器、預先擷取緩衝器、微指令佇列、微指令序列、其他包括在處理器中之組件、及其許多組合。此組件之許多不同組合及組構皆適合。實施例不限於任意習知組合或組構。再者，實施例可包括在具有多核芯之處理器、邏輯處理器、或執行引擎中，其中至少一個具有一碼解單元及一執行單元，以執行指令802之一實施例。
圖9A揭示根據本發明之一實施例之邏輯900用以執行一向量水平二進制邏輯操作。在一些實施例中，執行單元806包括邏輯900，用以執行指令802。在一些實施例中，指令802指定一立即運算元808(IMM8)、第一來源緊縮資料運算元810(SRC1)、第二來源緊縮資料運算元812(SRC2)、及一目的地緊縮資料運算元814 (DEST)。儘管邏輯900中所示之運算元包括特定之二元值，這些值涵括的目的僅為了揭示且運算元在其他實施例中可包括不同值。請注意顯示於一特殊位元位置之一「X」表示這些特殊位元之值無關於目前之說明。
立即運算元中之值分成四個最高有效位元IMM_HI 904及四個最低有效位元IMM_LO 906。這些可代表兩函數之輸出，各函數接受兩二元值作為輸入。例如，一函數可輸出「1」值用於輸入「0」及「0」，輸出「0」值用於輸入「0」及「1」，輸出「1」值用於輸入「1」及「0」，及輸出「0」值用於輸入「1」及「1」。在此情況中，函數可以模製成4位元之二元值「1010」。欲找出用於輸入「1」及「0」的函數輸出，系統可以使用由輸入「1」及「0」組成之兩位元位置「10」來從4位元之二元值「1010」中判定輸出值。此4位元之二元值可以是一8位元值之最低有效四位元，且另一4位元之二元值可形成8位元值之最高有效四位元，容許8位元值界定兩二元函數之輸出。
如上所述，SRC1 810、SRC2 812、及DEST 814可以是可儲存高達512位元(512緊縮資料元件)之暫存器。在一些實施例中，邏輯900分別在SRC1 810、SRC2 812、及DEST 814之多組的64位元(緊縮資料元件)上操作，且在一緊縮資料元件上之操作亦不影響另一緊縮資料元件之操作或結果。針對一具有512位元之暫存器，總共有8個64位元緊縮資料元件，惟，指令802可指定處 理器在少數的64位元緊縮資料元件上操作。為了說明，圖9A揭示在由運算元代表之儲存器位置的最低有效64位元上操作。這些為由916表示之位元0至63。
圖9A進一步揭示邏輯900之第一條件結果。在方塊930，執行單元806藉由判定由SRC1 810中之各值及DEST 814a的啟始(初始)狀態中(亦即，在新值儲存於由DEST表示之儲存器位置以前)之值索引的IMM_LO 906來執行邏輯900。因此，在方塊918a，執行單元806採用來自SRC1 810中之位置0的「1」值，伴隨著來自DEST 814a中之920a之同一位置0的「1」值，形成兩位元索引值「01」，且來自SRC1 810之值為兩位元索引值之最低有效位元及來自DEST 814a之值為兩位元值之最高有效位元。此兩位元索引值「01」係由執行單元806用以索引IMM_LO 906在位元位置1的值(亦即，位元位置1對應於二元值「01」)。
執行單元806經由SRC1 810中之剩餘緊縮資料元件918b-918n及DEST 814a中之920b-920n重覆(依序或並行)且判定用於SRC1 810及DEST 814a的全部這些64個位置之對應IMM_LO 906值。例如，在圖9A之揭示範例中，在64個位置中之下一位置處(位置1)，執行單元806將來自SRC1 810之918b處之「0」值和來自DEST 814a之920b處之「1」值組合，以形成兩位元索引值「10」，用以判定在IMM_LO之位置2處(亦即，二元值「10」)的「0」值。
在一些實施例中，從IMM_LO判定之值係儲存於一暫時儲存位置，例如TEMP 932。如圖9A中所示，一旦IMM_LO值被判定，該值即儲存於TEMP 932中之對應位置。例如，在位置0，使用DEST(「0」)及SRC1(「1」)之IMM_LO值係由執行單元判定為「1」，因此一「1」儲存於TEMP 932中之位置0。在一些實施例中，此暫時儲存位置係單一位元，且一按位元或執行於從IMM_LO判定之各結果與此暫時位元之間，且結果儲存回到暫時位元。因此，在處理完一64位元區段之所有64緊縮資料元件後，若一「1」值曾經針對任意DEST、SRC1索引位置組合而從IMM_LO判定，此暫時位元即包括一「1」，否則此暫時位元表示一「0」。
在圖9A所示之第一條件結果中，基於(DEST及SRC1之)兩位元索引位置之判定IMM_LO 906的至少其中一個為「1」。此項「1」值之判定係歸因於SRC1 810、DEST 814a中之值或歸因於IMM_LO 906中之值。因此，依據SRC1、DEST、或IMM_LO之值，執行單元806可判定來自64不同SRC1 810及DEST 814a組合之兩位元索引位置的至少其中一個表示IMM_LO 906中之一「1」值。
當執行單元806判定兩位元索引位置的至少其中一個在IMM_LO 906中產生一「1」值時，執行即進行到方塊932，執行單元806在此儲存新值於DEST 814b中(其代表在執行單元806完成指令802之執行後由DEST表示之 儲存器位置的狀態)，其基於由一不同的兩位元值表示之IMM_HI 904中之一值，IMM_HI以SRC2 812中之一位置處之一緊縮資料元件作為最高有效位元及以DEST 814a中之相同位置處之一緊縮資料元件作為最低有效位元。如圖9A中所示，SRC2 812中之位置0具有一「0」值，且DEST 814a中之對應值具有一「0」值。此兩值形成一兩位元索引位置「00」，對應於IMM_HI 904中之位置0。在IMM_HI 904之位置0處之值為「1」，所以此「1」值儲存於由DEST 814b表示相同位置0處之暫存器中之926a處。執行單元對於SRC2 812及DEST 814a中之所有其餘63位置重覆此過程，並將新值放在DEST 814b之對應位置中。
在執行單元806完成指令802之執行後，儲存於由DEST 814b表示之暫存器中的值即改變。在由IMM_LO 906代表之函數之輸出產生一特殊結果的情況中(亦即，「1」)，若IMM_LO 906之值代表第一的兩輸入之輸出、一輸出二元函數，且IMM_HI 904之值代表第二的兩輸入之輸出、一輸出二元函數，則DEST 814b之值代表由IMM_HI 904代表的函數之輸出。參考圖9B所示，在由IMM_LO 906代表之函數之輸出未產生此特殊結果的情況中，儲存在DEST 814b中之值改成皆為「0」。因此，代表指令802的此邏輯900可用以有效率地將一二元函數施加至依另一二元函數之結果而調整的一組值。諸值代表一或多個向量或矩陣，且此指令802有利於執行複雜矩陣感 向量操作，例如利用高斯消去法的逆矩陣。
圖9B揭示根據本發明之一實施例之邏輯900之另一態樣用以執行一向量水平二進制邏輯操作。在圖9A揭示邏輯900中之指令802之第一條件結果時，圖9B則揭示邏輯950中之指令802之第二條件結果。請注意顯示於一特殊位元位置之一「X」表示這些特殊位元之值無關於目前之說明。
為了說明此第二條件結果，一不同之IMM_LO(IMM_LO 956)使用在圖9B中，具有不同於圖9A中之IMM_LO 906值的值。在方塊980，執行單元806藉由判定由SRC1 810中之各值及DEST 814a之啟始狀態索引的IMM_LO 956來執行邏輯900。儘管此操作相似於圖9A之方塊930者，在圖9B之IMM_LO 956之值的情況中，執行單元806判定被選擇之IMM_LO 956值無一是「1」。這可能是因為造成一「1」值之SRC1 810及DEST 814a中的特殊值組未從IMM_LO中選出，或可能是因為IMM_LO 956中之特殊值。
儘管圖9B中之IMM_LO 956之示範值皆為「0」，以強調沒有「1」值被選到，但是較可能之情況為IMM_LO包括「1」及「0」值，且在SRC1 810及DEST 814a之許多位置處(該組之全部64位置以外)之值的組合並不組合產生一在IMM_LO中表示「1」值的二位元索引位置。
在相關於圖9A所示方法中執行單元806重覆經過SRC1 810及DEST 814a中之全部64位置後且未在 IMM_LO中選擇「1」時，則在方塊882將一「0」值儲存於DEST 814a的那64位置中，如DEST 814c中所示，其代表指令802在此第二路徑中執行至條件結束時由DEST 814c表示之儲存器中的值。
圖9C說明兩列表，揭示根據本發明之一實施例之DEST 814a、SRC1 810及SRC2 812如何使用作為IMM_HI 904及IMM_LO 906之索引位置。儘管圖9C中所示之運算元包括特定二元值，這些值僅為了說明且運算元在其他實施例中可包括不同值。
列表980表示之值為一執行單元可基於一來自DEST之位元作為一索引位置之最高有效位元及一來自SRC1中相對應位置之位元作為索引位置之最低有效位元，而從IMM_LO判定。因此，在列981，當來自DEST之位元為「0」且來自SRC1之位元為「0」時，IMM_LO之索引位置為二進制之「00」或十進制之0，且來自IMM_LO之位置0的「1」值被判定成用於DEST與SRC1之組合的IMM_LO值。
同樣，在列982，一DEST值「0」及SRC1值「1」產生一位置1，其對應於IMM_LO中之「1」值。相似結果亦見於列983、984中。
列表990表示之值為一執行單元可基於一來自DEST之位元作為一索引位置之最高有效位元及一來自SRC2中相對應位置之位元作為索引位置之最低有效位元，而從IMM_HI判定。如上所述，IMM_HI之查詢可發生在使用 DEST及SRC1值作為索引位置查詢IMM_LO而造成至少一「1」值從IMM_LO判定時。IMM_HI中之值之查詢相似於IMM_LO者。例如，在列991中，一DEST值「0」及一SRC2值「0」表示二進制之索引位置「00」或十進制之0，其表示在IMM_HI之位置0處之「1」值。相似結果亦見於列992-994中。
圖10係一方法1000之流程圖，用於一可操作成執行向量水平二進制邏輯指令之一實施例的系統。在許多實施例中，該方法可由一處理器、指令處理裝置、或其他數位邏輯裝置執行。在一些實施例中，圖10之操作及/或方法可由圖8之處理器執行及/或在其內執行。本文內揭述用於圖8之處理器的組件、特徵、及特定選項細節亦選項性地施加於圖10之操作及/或方法。或者，圖10之操作及/或方法可由相似或不同處理器或裝置執行及/或在其內執行，像是參考圖1-8所述者。再者，圖8之處理器可執行和圖10者相同、相似、或不同之操作及/或方法。
在方塊1002，方法1000包括從記憶體中擷取一指令，指令指示出一目的地緊縮資料運算元、第一來源緊縮資料運算元、第二來源緊縮資料運算元、及一立即運算元。在許多態樣中，指令可在一處理器、指令處理裝置、或其一部分處(例如，一指令擷取單元、一解碼單元、一匯流排介面單元、等等)擷取及接收。在許多態樣中，指令可以從晶粒外的來源(例如，從記憶體、互連、等等)、或從晶粒上的來源(例如，從一指令快取、指令佇 列、等等)接收。
在方塊1004，將指令解碼。在一些實施例中，指令之解碼可由一解碼單元執行，像是圖8中之解碼單元804。
在方塊1006，針對目的地緊縮資料運算元及第一來源緊縮資料運算元中之一或多個64緊縮資料元件的每一組，方法1000包括從立即運算元之最低有效4(低)位元中判定一資料元件，其中，資料元件是使用一兩位元索引值從立即運算元之低位元中選擇，兩位元索引值具有一最高有效位元，對應於在目的地緊縮資料運算元中之一位置處的一緊縮資料元件，及具有一最低有效位元，對應於在第一來源緊縮資料運算元中之相對應位置處的一資料元件。在一些實施例中，資料元件之判定係由一執行單元執行，像是圖8中之執行單元806。
在方塊1008，針對一或多個64緊縮資料元件的每一組，方法1000包括判定資料元件是否對於從目的地緊縮資料運算元及第一來源緊縮資料運算元中之一或多個位置處選擇的兩位元索引值之任一者判定為「1」。
若在方塊1008之判定是肯定的，流程即進行到方塊1010，在此針對包括一被判定為「1」之資料元件的64緊縮資料元件的每一組，方法1000包括從立即運算元之最高有效4(高)位元中判定一第二資料元件(位元)，其中，第二資料元件使用一兩位元值從立即運算元之高位元中選擇，兩位元值具有一最高有效位元，對應於在目的地 緊縮資料運算元中之另一位置處的一緊縮資料元件，及具有一最低有效位元，對應於在第一來源緊縮資料運算元中之相對應位置處的一資料元件。
流程隨即進行到方塊1012，在此方法1000包括將所有位置之相對應第二資料元件儲存於由目的地緊縮資料運算元表示之一暫存器之相對應位置。
若在方塊1008之條件被判定為否定，流程即進行到方塊1014，在此針對64緊縮資料元件之各非匹配組，方法包括將「0」值儲存在由目的地緊縮資料運算元表示之一暫存器之相對應64緊縮資料元件中。
上述方法牽涉到架構式操作(例如，可從軟體觀點看出者)。在其他實施例中，該方法選項性包括一或多個微架構式操作。舉例而言，指令可被擷取、解碼、亂序排程，來源運算元可被存取，執行單元可執行微架構式操作以執行指令，結果則重新配置回到程式順序，等等。在一些實施例中，用以執行指令之微架構式操作可選項性地包括圖1-7及12-15中所述操作之任一者。
圖11係用於邏輯之示範性偽碼，可操作成執行一向量水平二進制邏輯指令實施例。在一些實施例中，此邏輯為邏輯900。指令802指定許多運算元，如1152-1160中所示。zmm1 1152指定目的地緊縮資料運算元。在一些實施例中，zmm1 1152係DEST 814。在一些實施例中，指令指定一寫入遮罩1154，在此例子中為「k1」。寫入遮罩之值可指示執行單元806是否將值寫到一由目的地緊縮 資料運算元表示之暫存器之一指定位置。zmm2 1156指定第一來源緊縮資料運算元。在一些實施例中，此係SRC1 810。zmm3 1158指定第二來源緊縮資料運算元。在一些實施例中，此係SRC2 812。在一些實施例中，zmm3 1158指定一暫存器，且在其他實施例中，zmm3 1158指定一記憶體位置。imm8 1160指定一立即運算元。在一些實施例中，imm8 1160係IMM8 808且包括IMM_HI及IMM_LO。
列1102表示指令在一些實施例中可和128、256、及512之向量長度相容。K長度表示二元值之相對應向量長度可以分割成的64緊縮資料元件的組數。如上所述，指令在多組的64緊縮資料元件上操作。
在一些實施例中，指令之運算元指定一運算元以表示一可儲存高達512位元之儲存位置，且在此情況中暫存器僅一部分使用於指令之執行。在一些實施例中，一或多個運算元可表示一記憶體儲存位置而非一暫存器位置。
在圖11中，朝向左之箭號表示箭號右側之值指定於箭號左側之變數。
在列1104，一環路設定成以等於K長度之環路數重覆。例如，若向量長度為128，則K長度為2，且環路重覆兩次。在一些實施例中，環路變數為「j」，如圖11中所示。
在列1106，一變數i設定為j乘以64。例如，當j為「2」，變數i為「128」。
在列1108，一暫時變數KTMP(可以是一內暫存器)設定為「0」值。在一些實施例中，KTMP以一列代表，且設定為「0」的該列中之位置是由變數j索引(亦即，KTMP[j])。當在列1104中啟始之環路重覆時，j的值增加且KTMP[j]之列位置在每次重覆期間改變。
在列1110，第二環路(其係來自1104之環路的內環路)從0到63啟始重覆，其中「k」為從0到63重覆之環路變數。在列1112，暫時值KTMP[j]設定成一等於KTMP[j]與由一兩位元值索引之IMM_LO中之值之間的位元或，兩位元值是由在位置i+k移左一個位元處之DEST值加到在位置i+k之SRC1值組成。換句話說，兩位元值以正在64緊縮資料元件之目前組內重覆的位置之DEST值作為其最高有效位元，及以相同位置之SRC1值作為其最低有效位元。應該注意的是，環路之64次重覆各處理SRC1及DEST兩者中之64緊縮資料元件的其中一組，及在列1104表示之環路之每次重覆處理64緊縮資料元件的一組。
如列1110中所示，位元或函數係以KTMP[j]重覆執行。因此，在列1110所示之環路末端處，若由上述兩位元值的其中之一表示之任一IMM_LO位置有「1」值，則KTMP[j]即有「1」值，否則KTMP[j]有「0」值。
列1114之條件是基於由列1110所示之環路之結果。若KTMP[j]之值為「0」，則執行條件語句後之列1116-1122。否則，執行列1124-1128。在一些實施例中，列 1114之條件也是基於指令802是否指定一寫入遮罩。若指定一寫入遮罩，如列1114中所示，則在位置j之寫入遮罩中之位元應該設定為「1」值，以供列1116-1122上之操作由執行單元806執行。否則，改為執行列1124-1128上之操作。
若列1114之條件產生「1」或真結果，則在列1116之環路即以「k」計數值執行64次重覆。在一些實施例中，在列1118，一條件語句確認SRC2(亦即，由zmm2 1158指定之運算元)是否表示一記憶體位置。若SRC2為一記憶體位置，則正被處理的64緊縮資料元件之目前組之DEST值即更換成由兩位元位置值索引之IMM_HI值，兩位元位置值是由作為最高有效位元的64緊縮資料元件之目前組中之DEST各位置處之DEST原始值及相同位置之對應SRC2值組成。
請注意當SRC2為記憶體時，zmm3 1158指定之運算元可包括一64位元長之記憶體位置。此即對比於DEST，其表示一512位元長之暫存器。因此，儘管DEST係由「k」索引但是也移動「i」值，「i」指出暫存器中之64緊縮資料元件的哪一組目前正被處理，SRC2則僅由「k」值索引。
在一些實施例中，列1118之條件進一步判定，以致若指令前置碼中之一旗標表示嵌入式播放為使用狀態，則僅執行後續列1120。在一些實施例中，此旗標由術語「EVEX.b」表示且可設定為「1」，以表示嵌入式播放設 定為使用狀態。
或者，若SRC2並非記憶體(或者在一些實施例中若嵌入式播放並不在接通狀態)，則改為執行列1122。此列相似於列1120，惟，SRC2是以「i+k」，而非僅「k」。
若列1114之條件經判定為「0」或偽，則執行列1124，在一些實施例中，在列1114，一條件語句確認合併遮罩是否被允許。在一些實施例中，合併遮罩係以一旗標表示。在一些實施例中，此旗標即「EVEX.z」。在一些實施例中，此旗標由圖11所示指令中之運算元{z}1162表示。合併遮罩向執行單元表示保留目的地運算元之原始值而非具有「0」的這些值。若使用合併遮罩，則正被處理的DEST中之64緊縮資料元件之組仍不變，如列1126所示。否則，如列1128所示，這些值即以「0」置換(亦即，「0」值儲存於由目的地運算元索引之暫存器之對應位置)。
在一些實施例中，在列1130，未如指令之一部分般處理之DEST中之其餘值(亦即，在指定向量長度以外者)係零輸出(亦即，「0」值儲存在由目的地運算元表示之暫存器之對應位置)。
儘管上述實施例係參考於512位元寬之暫存器來說明，本發明之其他實施例並不需要有此長度之暫存器，且本發明可由任意長度之暫存器實施。
示範性指令格式
本文內所述之指令實施例可依不同格式具體實施。此外，示範性系統、架構及管線係詳述於後。指令實施例可在諸系統、架構及管線上執行，但是不限於此細節。
一向量友善指令格式係一適用於向量指令之指令格式(例如，有特定用於向量操作的某些欄位)。儘管所揭述之實施例中兩向量及純量操作是透過向量友善指令格式支援，替代實施例僅使用向量操作向量友善指令格式。
圖12A-12B係方塊圖，揭示根據本發明之實施例之一同屬向量友善指令格式及其指令樣板。圖12A係方塊圖，揭示根據本發明之實施例之一同屬向量友善指令格式及其A類指令樣板；而圖12B係方塊圖，揭示根據本發明之實施例之同屬向量友善指令格式及其B類指令樣板。較明確說，一同屬向量友善指令格式1200用於界定A類及B類指令樣板，兩者皆包括無記憶體存取1205指令樣板及記憶體存取1220指令樣板。在向量友善指令格式之全文中的術語「同屬」是指無關於任意特定指令集之指令格式。
儘管所揭述之本發明實施例中向量友善指令格式支援如下：一64位元組向量運算元長度(或大小)乘32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)(因此，一64位元組向量是由16雙字大小元件或者8四字大小元件組成)；一64位元組向量運算元長度(或大小)乘16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)；一32位元組向量運算元長度 (或大小)乘32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)；及一16位元組向量運算元長度(或大小)乘32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)，替代實施例可支援較多、較少及/或不同向量運算元大小(例如，256位元組向量運算元)乘較多、較少及/或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)。
圖12A中之A類指令樣板包括：1)在無記憶體存取1205指令樣板內揭示一無記憶體存取、全捨入控制類型操作1210指令樣板及一無記憶體存取、資料變換類型操作1215指令樣板；及2)在記憶體存取1220指令樣板內揭示一記憶體存取、暫存1225指令樣板及一記憶體存取、非暫存1230指令樣板。圖12B中之B類指令樣板包括：1)在無記憶體存取1205指令樣板內揭示一無記憶體存取、寫入遮罩控制、部分捨入控制類型操作1212指令樣板及一無記憶體存取、寫入遮罩控制、向量長度(vsize)類型操作1217指令樣板；及2)在記憶體存取1220指令樣板內揭示一記憶體存取、寫入遮罩控制1227指令樣板。
同屬向量友善指令格式1200包括依圖12A-12B中所示順序列示於下之欄位。
格式欄位1240-此欄位中之一特定值(一指令格式識 別符值)唯一識別向量友善指令格式，及向量友善指令格式中之指令在指令流中的出現。就此而言，此欄位選項性意味著其並不為一僅有同屬向量友善指令格式之指令集所需。
基礎操作欄位1242-其內容可區別不同基礎操作。
暫存器索引欄位1244-其內容可直接或透過位址產生來指定來源及目的地運算元在暫存器或記憶體中之位置。這些包括定量之位元，以供從一PxQ(例如，32x512、16x128、32x1024、64x1024)暫存器檔案中選擇N暫存器。儘管在一實施例中N可以多達三來源及一目的地暫存器，替代實施例可支援較多或較少的來源及目的地暫存器(例如，可支援多達二來源且其中一來源也作為目的地，可支援多達三來源且其中一來源也作為目的地，可支援多達二來源及一目的地)。
修改符欄位1246-其內容可將指令在指定記憶體存取之同屬向量指令格式中的出現區別於未指定者，亦即，在無記憶體存取1205指令樣板與記憶體存取1220指令樣板之間。記憶體存取操作讀取及/或寫入於記憶體階層(在一些情況中，指定來源及/或目的地位址是使用暫存器中之值)，而無記憶體存取操作則否(例如，來源及目的地為暫存器)。儘管在一實施例中此欄位也在三個不同方式之間選擇，以執行記憶體位址計算，替代實施例則可支援較多、較少、或不同方式，以執行記憶體位址計算。
增益操作欄位1250-其內容可區別除了基礎操作外， 欲執行諸多不同操作的哪一個。此欄位係上下文特定。在本發明之一實施例中，此欄位分成一類別欄位1268、一甲欄位1252、及一乙欄位1254。增益操作欄位1250容許共同之操作群組在單一指令中執行，而不是2、3、或4個指令。
比例欄位1260-其內容容許索引欄位之內容對於記憶體位址產生成比例(例如，對於使用2比例*索引+基礎之位址產生)。
位移欄位1262A-其內容使用作為記憶體位址產生之一部分(例如，對於使用2比例*索引+基礎+位移之位址產生)。
位移因數欄位1262B(請注意，位移欄位1262A直接在位移因數欄位1262B上方並列表示使用其一或另一個)-其內容使用作為位址產生之一部分；其指定一欲由記憶體存取之大小(N)定比例的位移因數，此處N為記憶體存取中之位元組數(例如，對於使用2比例*索引+基礎+比例位移之位址產生)。冗餘之低階位元可忽略不計且因此，位移因數欄位之內容乘以記憶體運算元全部大小(N)，以利產生用於計算一有效位址之最終位移。N值係基於全運算碼欄位1274(如本文內所述)及資料處理欄位1254C而由處理器硬體在運行時間決定。位移欄位1262A及位移因數欄位1262B選項性意味著其並不使用於無記憶體存取1205指令樣板及/或不同實施例可以僅實施兩者之一或都不實施。
資料元件寬度欄位1264-其內容可區別欲使用許多資料元件寬度的哪一個(在一些實施例中是針對所有指令；在其他實施例中則僅針對一些指令)。此欄位選項性意味著若僅一資料元件寬度受到支援及/或資料元件寬度係使用全運算碼之一些態樣支援，則此欄位即不需要。
寫入遮罩欄位1270-其內容可在一每資料元件位置之基礎上控制目的地向量運算元中之資料元件位置是否反映基礎操作及增益操作的結果。A類指令樣板支援合併遮罩，而B類指令樣板兼具支援合併及歸零遮罩。當合併時，向量遮罩容許目的地中之元件之任意組免於在(由基礎操作及增益操作指定之)任何操作執行期間更新；在另一實施例中，保留目的地之各元件之舊值，此處之對應遮罩位元具有0值。對比之下，當歸零向量遮罩容許目的地中之元件之任意組在(由基礎操作及增益操作指定之)任何操作執行期間歸零時；在一實施例中，當對應遮罩位元具有0值時，目的地之一元件設定於0。此功能性之一子集為控制被執行之操作的向量長度的能力(亦即，被修改之元件的跨距，從第一個到最後一個)；惟，非必要的是被修改之元件呈連續狀。因此，寫入遮罩欄位1270容許部分的向量操作，包括載入、儲存、算術、邏輯、等等。儘管所揭述之本發明實施例中寫入遮罩欄位1270之內容選擇含有被使用之寫入遮罩的多數個寫入遮罩暫存器的其中之一(且因此寫入遮罩欄位1270之內容間接識別被執行之遮罩)，替代實施例改為或另外容許寫入遮罩欄位 1270之內容直接指定被執行之遮罩。
立即欄位1272-其內容容許即時規定。此欄位選項性意味著其並不出現在不支援即時的同屬向量友善格式的執行中且不出現在不使用即時的指令中。
類別欄位1268-其內容在指令的不同類別之間辨別。參考圖12A-B，此欄位之內容在A類與B類指令之間選擇。在圖12A-B中，圓角方形係用以表示一出現在一欄位中之特定值(例如，分別用於圖12A-B中之類別欄位1268的A類1268A及B類1268B)。
A類指令樣板
在A類無記憶體存取1205指令樣板之情況中，甲欄位1252被解譯成一RS欄位1252A，其內容可區別不同增益操作類型的哪一個應被執行(例如，捨入1252A.1及資料變換1252A.2各指定用於無記憶體存取、全捨入類型操作1210及無記憶體存取、資料變換類型操作1215指令樣板)，而乙欄位1254可區別指定類型的哪一操作應被執行。在無記憶體存取1205指令樣板中，比例欄位1260、位移欄位1262A、及位移因數欄位1262B並未出現。
無記憶體存取指令樣板-全捨入控制類型操作
在無記憶體存取、全捨入控制類型操作1210指令樣板中，乙欄位1254被解譯成一捨入控制欄位1254A，其內容提供靜態捨入。儘管在揭述之本發明實施例中捨入控 制欄位1254A包括一抑制所有浮點異常(SAE)欄位1256及一捨入操作控制欄位1258，替代實施例則可支援將這些概念編碼成相同欄位或者僅有這些概念/欄位的其中之一或另一(例如，可以僅有捨入操作控制欄位1258)。
SAE欄位1256-其內容可區別是否停止異常事件報告；當SAE欄位1256之內容表示抑制被允許時，一給定之指令不報告任意類型之浮點異常旗標且不引發任何浮點異常處置器。
捨入操作控制欄位1258-其內容可區別一捨入操作群組中的哪一個應執行(例如，捨進、捨去、小數部分直接捨去、捨入至最接近數值)。因此，捨入操作控制欄位1258在每一指令之基礎上容許捨入模式改變。在本發明之一實施例中，一處理器包括一用於指定捨入模式之控制暫存器，捨入操作控制欄位1258之內容則可置換該暫存器值。
無記憶體存取指令樣板-資料變換類型操作
在無記憶體存取、資料變換類型操作1215指令樣板中，乙欄位1254被解譯成一資料變換欄位1254B，其內容可區別多數資料變換的哪一個被執行(例如，無資料變換、拌和、播放)。
在A類記憶體存取1220指令樣板之情況中，甲欄位1252被解譯成一驅逐提示欄位1252B，其內容可區別驅逐 提示的哪一個應被使用(在圖12A中，暫存1252B.1及非暫存1252B.2各指定用於記憶體存取、暫存1225指令樣板及記憶體存取、非暫存1230指令樣板)，而乙欄位1254被解譯成一資料處理欄位1254C，其內容可區別多數資料處理操作(亦稱為基元)的哪一個應被執行(例如，無處理；播放；來源之上轉換；及目的地之下轉換)。記憶體存取1220指令樣板包括比例欄位1260及選項性地包括位移欄位1262A或位移比例欄位1262B。
向量記憶體指令使用轉換支援執行向量載入自記憶體及向量儲存至記憶體。隨著正常向量指令，向量記憶體指令以資料元件方式轉移資料往返於記憶體，且實際轉移之元件係由被選作寫入遮罩之向量遮罩的內容指定。
記憶體存取指令樣板-暫存
暫存資料係得利於快取而可能很快被再用的資料。惟，此為一提示且不同處理器可用不同方式執行，包括完全忽略提示。
記憶體存取指令樣板-非暫存
非暫存資料係得利於第一階快取中之快取而不可能很快被再用的資料，並應該給予優先驅逐。惟，此為一提示且不同處理器可用不同方式執行，包括完全忽略提示。
B類指令樣板
在B類指令樣板之情況中，甲欄位1252被解譯成一寫入遮罩控制(Z)欄位1252C，其內容可區別由寫入遮罩欄位1270控制之寫入遮罩是否應該是合併或歸零。
在B類無記憶體存取1205指令樣板之情況中，乙欄位1254之一部分被解譯成一RL欄位1257A，其內容可區別不同增益操作類型的哪一個應被執行(例如，捨入1257A.1及向量長度(VSIZE)1257A.2各指定用於無記憶體存取、寫入遮罩控制、部分捨入控制類型操作1212指令樣板及無記憶體存取、寫入遮罩控制、向量長度(VSIZE)類型操作1217指令樣板)，而乙欄位1254之其餘可區別指定類型操作的哪一個應被執行。在無記憶體存取1205指令樣板中，比例欄位1260、位移欄位1262A、及位移比例欄位1262B並未出現。
在無記憶體存取、寫入遮罩控制、部分捨入控制類型操作1212指令樣板中，乙欄位1254之其餘被解譯成一捨入操作欄位1259A且異常事件報告停止(一給定之指令不報告任意類型之浮點異常旗標且不引發任何浮點異常處置器)。
捨入操作控制欄位1259A-如同捨入操作控制欄位1258，其內容可區別一捨入操作群組中的哪一個應執行(例如，捨進、捨去、小數部分直接捨去、捨入至最接近數值)。因此，捨入操作控制欄位1259A在每一指令之基礎上容許捨入模式改變。在本發明之一實施例中，一處理器包括一用於指定捨入模式之控制暫存器，捨入操作控制 欄位1259A之內容則可置換該暫存器值。
在無記憶體存取、寫入遮罩控制、VSIZE類型操作1217指令樣板中，乙欄位1254之其餘被解譯成一向量長度欄位1259B，其內容可區別多數資料向量長度的哪一個應執行(例如，128、256、或512位元組)。
在B類記憶體存取1220指令樣板之情況中，乙欄位1254之一部分被解譯成一播送欄位1257B，其內容可區別播送類型資料處理操作是否被執行，而乙欄位1254之其餘被解譯成向量長度欄位1259B。記憶體存取1220指令樣板包括比例欄位1260及選項性地包括位移欄位1262A或位移比例欄位1262B。
關於同屬向量友善指令格式1200，所揭示之一全運算碼欄位1274包括格式欄位1240、基礎操作欄位1242、及資料元件寬度欄位1264。儘管所示之實施例中全運算碼欄位1274包括所有這些欄位，但是在未支援全部的實施例中，全運算碼欄位1274包括較少於所有這些欄位。全運算碼欄位1274提供操作碼(全運算碼)。
增益操作欄位1250、資料元件寬度欄位1264、及寫入遮罩欄位1270在每一指令之基礎上容許這些特徵被指定於同屬向量友善指令格式中。
寫入遮罩欄位與資料元件寬度欄位之組合產生類型指令，即其基於不同資料元件寬度而容許施加遮罩。
在A類及B類內發現之許多指令樣板有利於不同狀況。在本發明之一些實施例中，不同處理器或一處理器內 之不同核芯可以僅支援A類、B類、或兩類皆支援。例如，一用於一般用途計算之高性能一般用途亂序核芯可以僅支援B類，一主要用於圖形及/或科學(流通量)計算之核芯可以僅支援A類，及一用於兩者之核芯可以兩類皆支援(當然，具有來自兩類之樣板與指令的某些混合，但是並非來自兩類之所有樣板與指令的核芯也在本發明之範圍內)。再者，單一處理器可包括多核芯，所有核芯支援同一類或不同核芯支援不同類。例如，在一具有各別圖形與一般用途核芯之處理器中，主要用於圖形及/或科學計算之其中一圖形核芯可以僅支援A類，同時一或多個一般用途核芯可以是具有亂序執行與暫存器重新命名以用於一般用途計算的高性能一般用途核芯，其僅支援B類。另一沒有各別圖形核芯之處理器可包括一或多個一般用途有序或亂序核芯，其支援A類及B類。當然，在本發明之不同實施例中，來自一類之特徵也可以在另一類中執行。以高階語言寫入之程式可置入(例如，及時編譯或靜態編譯)成許多不同之可執行形式，包括：1)一形式僅有由目標處理器支援執行之類別指令；或2)一形式具有使用所有類例指令之不同組合寫入之替代常式，且具有控制流動碼，可基於由目前執行碼之處理器支援的指令來選擇常式執行。
圖13A-D係方塊圖，揭示根據本發明之實施例之一示範性特定向量友善指令格式。圖13揭示一特定向量友善指令格式1300，特定之意味在於其指定位置、大小、 解讀、及欄位順序，以及一些欄位的值。特定向量友善指令格式1300可用以延伸x86指令集，因此一些欄位相似或相同於現有x86指令集與其延伸(例如，AVX)中所用者。此格式仍與具有延伸的現有x86指令集之前置編碼欄位、實數運算碼位元組欄位、MOD R/M欄位、SIB欄位、位移欄位、及立即欄位一致。文後說明供圖13之欄位映射其中的圖12之欄位。
應該注意的是，儘管本發明之實施例為了說明而揭述參考於同屬向量友善指令格式1200全文中之特定向量友善指令格式1300，除了申請專利範圍，本發明並不限於特定向量友善指令格式1300。例如，同屬向量友善指令格式1200針對許多欄位而考量到許多可行之大小，而特定向量友善指令格式1300則揭示成具有特定大小之欄位。舉特定範例而言，儘管資料元件寬度欄位1264揭示成特定向量友善指令格式1300中之一位元欄位，本發明並不限於此(亦即，同屬向量友善指令格式1200考慮到其他大小之資料元件寬度欄位1264)。
同屬向量友善指令格式1200包括依圖13A中所示順序排列之以下欄位。
EVEX前置碼(位元組0-3)1302-係以四位元組形式編碼。
格式欄位1240(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位1240且其含有0x62(在本發明之一實施例中用於區別向量友善指令格式 的唯一值)。
第二至第四位元組(EVEX位元組1-3)包括多數個提供特定能力之位元欄位。
REX欄位1305(EVEX位元組1，位元[7-5])-由一EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及1257BEX位元組1，位元[5]-B)組成。EVEX.R、EVEX.X、及EVEX.B位元欄位提供與相對應VEX位元欄位相同功能性，並且使用第一補碼形式編碼，亦即，ZMM0編碼成1211B，ZMM15編碼成0000B。指令之其他欄位將暫存器索引之下三位元編碼已屬習知技術(rrr、xxx、bbb)，所以Rrrr、Xxxx、及Bbbb可藉由附加EVEX.R、EVEX.X、及EVEX.B形成。
REX’欄位1210-這是REX’欄位1210的第一部分，並且是EVEX.R’位元欄位(EVEX位元組1，位元[4]-R’)，用以編碼延伸32暫存器組之上16個或下16個。在本發明之一實施例中，此位元伴隨著文後所述之其他位元係以位元反格式儲存，以區別於(習知x86 32位元模式)BOUND指令，其實數運算碼位元組為62，但是在MOD R/M欄位(容後詳述)中不接受MOD欄位中之11值；本發明之替代實施例則不以反格式儲存此位元及後續其他位元。1值用以編碼下16暫存器。換言之，R’Rrrr係藉由組合EVEX.R’、EVEX.R、及來自其他欄位的其他RRR形成。
運算碼映射欄位1315(EVEX位元組1，位元[3：0]-mmmm)-其內容可編碼一隱含之前導運算碼位元組(0F、0F38、或0F3)。
資料元件寬度欄位1264(EVEX位元組2，位元[7]-W)-係以記號EVEX.W代表。EVEX.W用以界定資料類型(32位元資料元件或64位元資料元件)之粒化(大小)。
EVEX.vvvv欄位1320(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvvv之角色可包括如下：1)EVEX.vvvv編碼以反(第一補碼)形式指定的第一來源暫存器運算碼且其對於具有2或多個來源運算元之指令有效；2)EVEX.vvvv編碼以第一補碼形式作某些向量移動指定的目的地暫存器運算碼；或3)EVEX.vvvv不編碼任何欄位，欄位保留且應該含有1211b。因此，EVEX.vvvv欄位1320編碼以反(第一補碼)形式儲存之第一來源暫存器區分符之4低階位元。依據指令，一額外之不同EVEX位元欄位用以延伸區分符大小至32暫存器。
EVEX.U 1268類別欄位(EVEX位元組2，位元[2]-U)-若EVEX.U=0，表示A類或EVEX.U0；若EVEX.U=1，表示B類或EVEX.U1。
前置碼編碼欄位1325(EVEX位元組2，位元[1：0]-pp)-其對基礎操作欄位提供附加位元。除了對EVEX前置碼格式中之舊有SSE指令提供支援外，此亦有緊密SIMD前置碼之效益(反而不需要用一位元組來表示 SIMD前置碼，EVEX前置碼僅需要2位元)。在一實施例中，欲支援在舊有格式中及在EVEX前置碼格式中皆使用SIMD前置碼(66H、F2H、F3H)之舊有SSE指令時，這些舊有SIMD前置碼係編碼成SIMD前置碼編碼欄位；且在運行時間在提供至解碼器之PLA前擴充到舊有SIMD前置碼(所以PLA可以兼具執行這些舊有指令之舊有及EVEX格式而不修改)。儘管較新的指令可以直接使用EVEX前置碼編碼欄位之內容作為一運算碼延伸，某些實施例則為了一致性而以相似方式擴充，但是容許由這些舊有SIMD前置碼指定不同含義。替代實施例可重新設計PLA，以支援2位元SIMD前置碼編碼，且不需要擴充。
甲欄位1252(EVEX位元組3，位元[7]-EH；亦稱為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮罩控制、及EVEX.N；亦以α說明)-如上所述，此欄位係上下文指定。
乙欄位1254(EVEX位元組3，位元[6：4]-SSS；亦稱為EVEX.s2-0，EVEX.r2-0，EVEX.rr1，EVEX.LL0，EVEX.LLB；亦以βββ說明)-如上所述，此欄位係上下文指定。
REX’欄位1210-這是REX’欄位的其餘部分，並且是EVEX.V’位元欄位(EVEX位元組3，位元[3]-V’)，用以編碼延伸32暫存器組之上16個或下16個。此位元係以位元反格式儲存。1值用以編碼下16個暫存器。換句話說，V’VVVV係藉由組合EVEX.V’、EVEX.vvvv形成。
寫入遮罩欄位1270(EVEX位元組3，位元[2：0]-kkk)-其內容可在寫入遮罩暫存器中指定一暫存器之索引。在本發明之一實施例中，指定值EVEX.kkk=000有一特殊行為，暗示未使用寫入遮罩於特定指令(此可依多樣方式實施，包括使用一硬連線於全體之寫入遮罩或繞過遮罩硬體之硬體)。
實數運算碼欄位1330(位元組4)亦稱為運算碼位元組。運算碼的一部分係在此欄位中指定。
MOD R/M欄位1340(位元組5)包括MOD欄位1342、Reg欄位1344、及R/M欄位1346。如上所述，MOD欄位1342之內容可在記憶體存取與無記憶體存取操作之間區別。Reg欄位1344之角色可以總結成兩個狀況：編碼目的地暫存器運算元或來源暫存器運算元，或當作一運算碼延伸來處理且不用於編碼任何指令運算元。R/M欄位1346之角色可包括如下：編碼參考於一記憶體位址之指令運算元、或編碼目的地暫存器運算元或一來源暫存器運算元的任一者。
比例、索引、基礎(SIB)位元組(位元組6)-如上所述，比例欄位1260之內容係用於記憶體位址產生。SIB.xxx欄位1354及SIB.bbb欄位1356-這些欄位的內容已參考相關於暫存器索引Xxxx及Bbbb。
位移欄位1262A(位元組7-10)-當MOD欄位1342含有10時，位元組7-10即位移欄位1262A，且其工作係與舊有32位元位移(disp32)相同及以位元組粒化工 作。
位移因數欄位1262B(位元組7)-當MOD欄位1342含有01時，位元組7即位移因數欄位1262B。此欄位之位置係與舊有x86指令集8位元位移(disp8)相同，即以位元組粒化工作。由於disp8為符號延伸，其僅能定址於-128與127位元組偏置之間；依據64位元組快取列，disp8使用僅可設定於四個實際有效值-128、-64、0、及64之8位元；由於經常需要較大範圍，故使用disp32；惟，disp32需要4位元組。對比於disp8及disp32，位移因數欄位1262B係disp8之重新解釋；當使用位移因數欄位1262B時，實際位移係由位移因數欄位之內容乘以記憶體運算元存取之大小(N)來決定。此位移類型稱為disp8*N。這減少了平均指令長度(單一位元組用於位移，但是有更大範圍)。此壓縮位移是基於有效位移為記憶體存取粒化之倍數的假設上，因此，定址位移之冗餘低階位元即不需要編碼。換句話說，位移因數欄位1262B取代舊有x86指令集8位元位移。因此，位移因數欄位1262B係以和x86指令集8位元位移相同方式編碼(所以ModRM/SIB編碼規則不變)，例外的是disp8過載成disp8*N。換句話說，編碼規則或編碼長度並未改變，只有硬體在解釋位移值時不同(必須以記憶體運算元之大小標示位移，以取得一位元組定址位移)。
立即欄位1272係依上述操作。
全運算碼欄位
圖13B係方塊圖，揭示根據本發明之實施例之構成全運算碼欄位1274的特定向量友善指令格式1300之欄位。較明確說，全運算碼欄位1274包括格式欄位1240、基礎操作欄位1242、及資料元件寬度(W)欄位1264。基礎操作欄位1242包括前置碼編碼欄位1325、運算碼映射欄位1315、及實數運算碼欄位1330。
暫存器索引欄位
圖13C係方塊圖，揭示根據本發明之實施例之構成暫存器索引欄位1244的特定向量友善指令格式1300之欄位。較明確說，暫存器索引欄位1244包括REX欄位1305、REX’欄位1310、MODR/M.reg欄位1344、MODR/M.r/m欄位1346、VVVV欄位1320、xxx欄位1354、及bbb欄位1356。
增益操作欄位
圖13D係方塊圖，揭示根據本發明之實施例之構成增益操作欄位1250的特定向量友善指令格式1300之欄位。當類別(U)欄位1268含有0時，表示EVEX.U0(A類1268A)；當其含有1時，表示EVEX.U1(B類1268B)，當U=0且MOD欄位1342含有11時(表示一無記憶體存取操作)，甲欄位1252(EVEX位元組3，位元[7]-EH)係解譯成rs欄位1252A。當rs欄位1252A含 有1(捨入1252A.1)時，乙欄位1254(EVEX位元組3，位元[6：4]-SSS)解譯成捨入控制欄位1254A。捨入控制欄位1254A包括一一位元SAE欄位1256及一兩位元捨入操作控制欄位1258。當rs欄位1252A含有0(資料變換1252A.2)時，乙欄位1254(EVEX位元組3，位元[6：4]-SSS)係解譯成一三位元資料變換欄位1254B。當U=0且MOD欄位1342含有00、01、或10時(表示一記憶體存取操作)，甲欄位1252(EVEX位元組3，位元[7]-EH)係解譯成驅逐提示欄位1252B且乙欄位1254(EVEX位元組3，位元[6：4]-SSS)解譯成一三位元資料處理欄位1254C。
當U=1時，甲欄位1252(EVEX位元組3，位元[7]-EH)係解譯成寫入遮罩控制(Z)欄位1252C。當U=1且MOD欄位1342含有11時(表示一無記憶體存取操作)，乙欄位1254之一部分(EVEX位元組3，位元[4]-S0)解譯成RL欄位1257A；當其含有1(捨入1257A.1)時，乙欄位1254之其餘(EVEX位元組3，位元[6-5]-S2-1)解譯成捨入操作控制欄位1259A，而當RL欄位1257A含有0(VSIZE 1257A.2)時，乙欄位1254之其餘(EVEX位元組3，位元[6-5]-S2-1)解譯成向量長度欄位1259B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且MOD欄位1342含有00、01、或10時(表示一記憶體存取操作)，乙欄位1254(EVEX位元組3，位元[6：4]-SSS)解譯成向量長度欄位1259B(EVEX位元組3，位元[6-5]-L1-0) 及播送欄位1257B(EVEX位元組3，位元[4]-B)。
圖14係根據本發明之實施例之一暫存器架構1400之方塊圖。在所示之實施例中有512位元寬之32向量暫存器1410；這些暫存器參考為zmm0至zmm31。下16 zmm暫存器之低階256位元覆蓋在暫存器ymm0-16上。下16 zmm暫存器之低階128位元(ymm暫存器之低階128位元)覆蓋在暫存器xmm0-15上。特定向量友善指令格式1300係依下表內所示操作於這些覆蓋暫存器檔案上。
Figure TWI610231BD00001
換句話說，向量長度欄位1259B在一最大長度與一或多個其他較短長度之間選擇，而各較短長度為前一長度的一半；且無向量長度欄位1259B之指令樣板是以最大向量長度操作。再者，在一實施例中，特定向量友善指令格式1300之B類指令樣板是在緊縮或純量單/雙精度浮點資料 及緊縮或純量整數資料上操作。純量操作係在一zmm/ymm/xmm暫存器中之最低階資料元件位置上執行；較高階資料元件位置則和其在指令之前或歸零時相同，此依據實施例而定。
寫入遮罩暫存器1415-在揭示之實施例中，有8寫入遮罩暫存器(k0至k7)，各為64位元大小。在一替代實施例中，寫入遮罩暫存器1415為16位元大小。如上所述，在本發明之一實施例中，向量遮罩暫存器k0無法使用作為一寫入遮罩；當正常情況下表示k0之編碼被使用於一寫入遮罩時，其選擇一硬連線之寫入遮罩0xFFFF，有效地停止對於該指令之寫入遮罩。
一般用途暫存器1425-在所示之實施例中有16個64位元一般用途暫存器，其伴隨著現有之x86定址模式使用，以便定址記憶體運算元。這些暫存器稱為RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔案(x87堆疊)1445，其別名為MMX緊縮整數平面暫存器檔案1450-在所示之實施例中，x87堆疊係八元件堆疊，用以對使用x87指令集延伸之32/64/80位元浮點資料執行純量浮點操作；同時MMX暫存器用以對64位元緊縮整數資料執行操作，以及為在MMX與XMM暫存器之間執行的一些操作保留運算元。
本發明之替代實施例可使用較寬或較窄之暫存器。此外，本發明之替代實施例可使用較多、較少、或不同暫存 器檔案及暫存器。
圖15A-B揭示一較特定示範性有序核芯架構之方塊圖，其核芯可以是一晶片中之多數個邏輯方塊的其中之一(包括相同類型及/或不同類型之其他核芯)。邏輯方塊係透過一高頻帶寬之互連網路(例如，環狀網路)和一些固定功能邏輯、記憶體I/O介面、及其他必要之I/O邏輯(視應用而定)通信。
圖15A係根據本發明之實施例之一單一處理器核芯之方塊圖，伴隨著其與晶粒上互連網路1502之連接及其第二階(L2)快取之區域子集1504。在一實施例中，一指令解碼器1500支援一具有緊縮資料指令集延伸之x86指令集。一L1快取1506容許低延遲存取快取記憶體至純量及向量單元。儘管在一實施例中(簡化設計)，一純量單元1508及一向量單元1510使用各別暫存器組(分別為純量暫存器1512及向量暫存器1514)，且在其間轉移之資料係寫入記憶體及隨後從第一階(L1)快取1506讀回，本發明之替代實施例則可使用不同方式(例如，使用單一暫存器組或包括一容許資料在兩暫存器檔案之間轉移的通信路徑，不需要寫入及讀回)。
L2快取之區域子集1504為一分成各別區域子集全球L2快取之一部分，每一處理器核芯具有一個。各處理器核芯具有一到達其自身L2快取之區域子集1504的直接存取路徑。由一處理器核芯讀取之資料儲存於其L2快取子集1504中並可快速存取，即與存取自身L2快取子集之其 他處理器核芯並行。由一處理器核芯寫入之資料儲存於其自身L2快取子集1504中並在必要時從其他子集清除。環狀網路可確保共用資料之一致性。環狀網路係雙向，以容許代理器(例如，處理器核芯、L2快取及其他邏輯方塊)在晶片內彼此通信。各環狀資料路徑為每一方向有1012位元寬。
圖15B係圖15A中之根據本發明之實施例的處理器核芯之部分放大圖。圖15B包括L1快取1506之一L1資料快取1506A部分，以及關於向量單元1510及向量暫存器1514之較詳細內容。較明確說，向量單元1510係16位寬向量處理單元(VPU)(參閱16位寬算術邏輯單元(ALU)1528)，其執行整數、單精度浮點、及雙精度浮點指令的一或多個。VPU使用拌和單元1520支援拌和暫存器輸入、使用數字轉換單元1522A-B支援數字轉換、及使用複製單元1524在記憶體輸入上複製。寫入遮罩暫存器1526容許預測生成之向量寫入。
本發明之實施例可包括上述多數步驟。諸步驟可在機器可執行之指令中具體實施，機器可執行之指令可令一般用途或特殊用途處理器執行步驟。或者，這些步驟可由含有硬連線邏輯供執行步驟之特定硬體組件、或由編程電腦組件與定製硬體組件之任意組合執行。
如本文中所述，指令可視為硬體之特定組構，像是專用積體電路(ASIC)，其組構成執行某些操作或具有一預定功能性，或是儲存於以非暫態電腦可讀取媒體實施之 記憶體中的軟體指令。因此，圖中揭示之技術可以使用儲存且執行於一或多個電子裝置(例如，終站、網路元件)上之碼及資料來實施。此電子裝置使用電腦機器可讀取媒體儲存及通信(在內部及/或透過網路而與其他電子裝置)於碼及資料，電腦機器可讀取媒體像是非暫態電腦機器可讀取儲存媒體(例如，磁碟、光碟、隨機存取記憶體、唯讀記憶體、快閃記憶體裝置、相變記憶體)，及暫態電腦機器可讀取通信媒體(例如，電氣性、光學性、音響性或其他傳播信號形式-像是載波、紅外線信號、數位信號、等等)。此外，此電子裝置典型上包括一組的一或多個處理器，耦合於一或多個其他組件，像是一或多個儲存裝置(非暫態機器可讀取儲存媒體)、使用者輸入/輸出裝置(例如，鍵盤、觸控螢幕、及/或顯示器)、及網路連接。處理器組及其他組件之耦合典型上是經過一或多個匯流排及橋接器(亦稱為匯流排控制器)。載有網路流量之儲存裝置及信號各代表一或多個機器可讀取儲存媒體及機器可讀取通信媒體。因此，一給定電子裝置之儲存裝置典型上儲存用以在該電子裝置之該組一或多個處理器上執行的碼及/或資料。當然，本發明之一實施例之一或多部分可以使用軟體、韌體、及/或硬體之不同組合實施。在本詳細說明之全文中，為了闡釋而載述許多特定細節，以提供對本發明之徹底瞭解。惟，熟知本領域之技術人士應該瞭解的是，本發明可以在沒有一些特定細節情況下實施。在某些情況中，習知結構及功能並未加以詳述，以避 免模糊本發明之標的。據此，本發明之範疇及精神應該以文後之申請專利範圍判定。
本發明之一實施例包括一種處理器，包括：擷取邏輯，用以從記憶體擷取指令，該指令指示目的地緊縮資料運算元、第一來源緊縮資料運算元、第二來源緊縮資料運算元、及立即運算元；及執行邏輯，用以從該立即運算元之位元之第一指定組中判定一或多個資料元件之第一組之值，其中，從該立即運算元之位元之該第一指定組中判定的該一或多個資料元件之該第一組之位置係基於一或多個索引值之第一組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之一或多個位置的第一組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第一緊縮資料運算元之相對應位置處之資料元件。
一附加實施例包括：其中，該執行邏輯進一步用以判定該至少一資料元件之值為1；從該立即運算元之位元之第二指定組中判定該一或多個資料元件(位元)之第二組之值，其中，從該立即運算元之位元之該第二指定組中判定的該一或多個資料元件之該第二組之位置係基於該一或多個索引值之第二組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之該一或多個位置的第二組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第二緊縮資料運算元之相對應位置處之資料元件；及將該資料元件之該第二組之相 對應者儲存於由該目的地緊縮資料運算元指示之儲存器位置之一或多個位置之第二組處。
一附加實施例包括：其中，該位置之第一組係該目的地緊縮資料運算元及該第一來源緊縮資料運算元之64緊縮資料元件之一組內的位置，且該位置之第二組係該目的地緊縮資料運算元及該第二來源緊縮資料運算元之64緊縮資料元件之一組內的位置，及其中，該目的地緊縮資料運算元、該第一來源緊縮資料運算元、及該第二來源緊縮資料運算元包括該64緊縮資料元件之一或多組。
一附加實施例包括：其中，該指令進一步包括寫入遮罩運算元，及其中，該執行邏輯進一步包含反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標係設定用於該指令的判定，將儲存在由該目的地緊縮資料運算元指示之該儲存器位置中的該值保留用於由該64緊縮資料元件之其中一組指示之位置。
一附加實施例包括：其中，該指令進一步包括寫入遮罩運算元，及其中，反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標未設定用於該指令的判定，該執行邏輯用以進一步將由該目的地緊縮資料運算元指示之該儲存器位置中的該0值儲存用於由該64緊縮資料元件之其中一組指示之位置。
一附加實施例包括：其中，由該目的地緊縮資料運算 元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
一附加實施例包括：其中，由該第一來源緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
一附加實施例包括：其中，由該目的地緊縮資料運算元指示之該儲存器位置具有512緊縮資料元件之長度。
本發明之一實施例包括：其中，該執行邏輯進一步用以判定該資料元件之所有第一組之值為0；及將該0值儲存在由該目的地緊縮資料運算元指示之該儲存器位置之一或多個位置之第一組處。
一附加實施例包括：其中，該立即運算元之位元之該第一指定組及位元之該第二指定組各代表二元函數之輸出。
一附加實施例包括：其中，該立即運算元具有8位元長度，及其中，該立即運算元之位元之該第一指定組係該立即運算元之最低有效4位元，及其中，該立即運算元之位元之該第二指定組係該立即運算元之最高有效4位元。
本發明之一實施例包括一種在電腦處理器中之方法，包含：從記憶體擷取指令，該指令指示目的地緊縮資料運算元、第一來源緊縮資料運算元、第二來源緊縮資料運算元、及立即運算元；及從該立即運算元之位元之第一指定組中判定一或多個資料元件之第一組之值，其中，從該立即運算元之位元之該第一指定組中判定的該一或多個資料 元件之該第一組之位置係基於一或多個索引值之第一組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之一或多個位置的第一組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第一緊縮資料運算元之相對應位置處之資料元件。
一附加實施例包括：其中，該方法進一步包含判定該至少一資料元件之值為1；從該立即運算元之位元之第二指定組中判定該一或多個資料元件(位元)之第二組之值，其中，從該立即運算元之位元之該第二指定組中判定的該一或多個資料元件之該第二組之位置係基於該一或多個索引值之第二組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之該一或多個位置的第二組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第二緊縮資料運算元之相對應位置處之資料元件；及將該資料元件之該第二組之相對應者儲存於由該目的地緊縮資料運算元指示之儲存器位置之一或多個位置之第二組處。
一附加實施例包括：其中，該位置之第一組係該目的地緊縮資料運算元及該第一來源緊縮資料運算元之64緊縮資料元件之一組內的位置，且該位置之第二組係該目的地緊縮資料運算元及該第二來源緊縮資料運算元之64緊縮資料元件之一組內的位置，及其中，該目的地緊縮資料運算元、該第一來源緊縮資料運算元、及該第二來源緊縮資料運算元包括該64緊縮資料元件之一或多組。
一附加實施例包括：其中，該指令進一步包括寫入遮罩運算元，及其中，該執行邏輯進一步包含反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標係設定用於該指令的判定，將儲存在由該目的地緊縮資料運算元指示之該儲存器位置中的該值保留用於由該64緊縮資料元件之其中一組指示之位置。
一附加實施例包括：其中，該指令進一步包括寫入遮罩運算元，及其中，反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標未設定用於該指令的判定，該執行邏輯用以進一步將由該目的地緊縮資料運算元指示之該儲存器位置中的該0值儲存用於由該64緊縮資料元件之其中一組指示之位置。
一附加實施例包括：其中，由該目的地緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
一附加實施例包括：其中，由該第一來源緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
一附加實施例包括：其中，由該目的地緊縮資料運算元指示之該儲存器位置具有512緊縮資料元件之長度。
本發明之一實施例包括：其中，該方法進一步包含判定該資料元件之所有第一組之值為0；及將該0值儲存在 由該目的地緊縮資料運算元指示之該儲存器位置之一或多個位置之第一組處。
一附加實施例包括：其中，該立即運算元之位元之該第一指定組及位元之該第二指定組各代表二元函數之輸出。
一附加實施例包括：其中，該立即運算元具有8位元長度，及其中，該立即運算元之位元之該第一指定組係該立即運算元之最低有效4位元，及其中，該立即運算元之位元之該第二指定組係該立即運算元之最高有效4位元。
儘管本發明已藉由多數個實施例揭述，習於此技者應該瞭解的是本發明並不限於上述實施例，本發明可由文後申請專利範圍之精神與範疇內的變化及替代型式實施。所以本說明應被視為揭示而非限制。

Claims (20)

  1. 一種處理器，包含：解碼邏輯，用以解碼指令，該指令指示目的地緊縮資料運算元、第一來源緊縮資料運算元、第二來源緊縮資料運算元、及立即運算元；及執行邏輯，用以執行該被解碼的指令以進行以下動作：用以從該立即運算元之位元之第一指定組中判定一或多個資料元件之第一組之值，其中，從該立即運算元之位元之該第一指定組中判定的該一或多個資料元件之該第一組之位置係基於一或多個索引值之第一組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之一或多個位置的第一組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第一來源緊縮資料運算元之相對應位置處之資料元件，判定至少一資料元件之該值為1，從該立即運算元之位元之第二指定組中判定該一或多個資料元件之第二組之值，其中，從該立即運算元之位元之該第二指定組中判定的該一或多個資料元件之該第二組之位置係基於該一或多個索引值之第二組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之該一或多個位置的第二組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第二來源緊縮資料運算元之相對應位置處之資料元件，及 將該資料元件之該第二組之相對應者儲存於由該目的地緊縮資料運算元指示之儲存器位置之一或多個位置之第二組處，其中該一或多個資料元件之該第一組之位置並未利用從該第二來源緊縮資料運算元來的資料，並且該一或多個資料元件之該第二組之位置並未利用從該第一來源緊縮資料運算元來的資料。
  2. 如申請專利範圍第1項之處理器，其中，該位置之第一組係該目的地緊縮資料運算元及該第一來源緊縮資料運算元之64緊縮資料元件之一組內的位置，且該位置之第二組係該目的地緊縮資料運算元及該第二來源緊縮資料運算元之64緊縮資料元件之一組內的位置，及其中，該目的地緊縮資料運算元、該第一來源緊縮資料運算元、及該第二來源緊縮資料運算元包括該64緊縮資料元件之一或多組。
  3. 如申請專利範圍第2項之處理器，其中，該指令進一步包括寫入遮罩運算元，及其中，該執行邏輯用以進行：反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標係設定用於該指令的判定，將儲存在由該目的地緊縮資料運算元指示之該儲存器位置中的該些值保留用於由該64緊縮資料元件之其中一組指示之位置。
  4. 如申請專利範圍第2項之處理器，其中，該指令 進一步包括寫入遮罩運算元，及其中，反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標未設定用於該指令的判定，該執行邏輯用以進一步將由該目的地緊縮資料運算元指示之該儲存器位置中的該0值儲存用於由該64緊縮資料元件之其中一組指示之位置。
  5. 如申請專利範圍第2項之處理器，其中，由該目的地緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
  6. 如申請專利範圍第2項之處理器，其中，由該第一來源緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
  7. 如申請專利範圍第2項之處理器，其中，由該目的地緊縮資料運算元指示之該儲存器位置具有512緊縮資料元件之長度。
  8. 如申請專利範圍第1項之處理器，其中，該執行邏輯進一步用以：判定該資料元件之所有第一組之值為0；及將該0值儲存在由該目的地緊縮資料運算元指示之該儲存器位置之一或多個位置之第一組處。
  9. 如申請專利範圍第1項之處理器，其中，該立即運算元之位元之該第一指定組及位元之該第二指定組各代表二元函數之輸出。
  10. 如申請專利範圍第1項之處理器，其中，該立即運算元具有8位元長度，及其中，該立即運算元之位元之該第一指定組係該立即運算元之最低有效4位元，及其中，該立即運算元之位元之該第二指定組係該立即運算元之最高有效4位元。
  11. 一種在電腦處理器中之方法，包含：解碼指令，該指令指示目的地緊縮資料運算元、第一來源緊縮資料運算元、第二來源緊縮資料運算元、及立即運算元；及藉由以下動作執行該被解碼的指令：從該立即運算元之位元之第一指定組中判定一或多個資料元件之第一組之值，其中，從該立即運算元之位元之該第一指定組中判定的該一或多個資料元件之該第一組之位置係基於一或多個索引值之第一組，該索引值具有最高有效位元，該最高有效位元對應於在該目的地緊縮資料運算元之一或多個位置的第一組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第一來源緊縮資料運算元之相對應位置處之資料元件，判定至少一資料元件之該值為1，從該立即運算元之位元之第二指定組中判定該一或多個資料元件(位元)之第二組之值，其中，從該立即運算元之位元之該第二指定組中判定的該一或多個資料元件之該第二組之位置係基於該一或多個索引值之第二組，該索引值具有最高有效位元，該最高有效位元對應於在該 目的地緊縮資料運算元之該一或多個位置的第二組處之緊縮資料元件，及具有最低有效位元，該最低有效位元對應於在該第二來源緊縮資料運算元之相對應位置處之資料元件，及將該資料元件之該第二組之相對應者儲存於由該目的地緊縮資料運算元指示之儲存器位置之一或多個位置之第二組處，其中該一或多個資料元件之該第一組之位置並未利用從該第二來源緊縮資料運算元來的資料，並且該一或多個資料元件之該第二組之位置並未利用從該第一來源緊縮資料運算元來的資料。
  12. 如申請專利範圍第11項之方法，其中，該位置之第一組係該目的地緊縮資料運算元及該第一來源緊縮資料運算元之64緊縮資料元件之一組內的位置，且該位置之第二組係該目的地緊縮資料運算元及該第二來源緊縮資料運算元之64緊縮資料元件之一組內的位置，及其中，該目的地緊縮資料運算元、該第一來源緊縮資料運算元、及該第二來源緊縮資料運算元包括該64緊縮資料元件之一或多組。
  13. 如申請專利範圍第12項之方法，其中，該指令進一步包括寫入遮罩運算元，及其中，該方法進一步包含：反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標係設定用於該指令的判 定，將儲存在由該目的地緊縮資料運算元指示之該儲存器位置中的該些值保留用於由該64緊縮資料元件之其中一組指示之位置。
  14. 如申請專利範圍第12項之方法，其中，該指令進一步包括寫入遮罩運算元，及其中，該方法進一步包含：反應於該寫入遮罩運算元指示寫入遮罩係設定用於該目的地緊縮資料運算元中之該64緊縮資料元件之其中一組的判定，及反應於合併遮罩旗標未設定用於該指令的判定，該執行邏輯用以進一步將由該目的地緊縮資料運算元指示之該儲存器位置中的該0值儲存用於由該64緊縮資料元件之其中一組指示之位置。
  15. 如申請專利範圍第12項之方法，其中，由該目的地緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
  16. 如申請專利範圍第12項之方法，其中，由該第一來源緊縮資料運算元指示之該儲存器位置係暫存器及記憶體位置的其中之一。
  17. 如申請專利範圍第12項之方法，其中，由該目的地緊縮資料運算元指示之該儲存器位置具有512緊縮資料元件之長度。
  18. 如申請專利範圍第11項之方法，進一步包含：判定該資料元件之所有第一組之值為0；及將該0值儲存在由該目的地緊縮資料運算元指示之該 儲存器位置之一或多個位置之第一組處。
  19. 如申請專利範圍第11項之方法，其中，該立即運算元之位元之該第一指定組及位元之該第二指定組各代表二元函數之輸出。
  20. 如申請專利範圍第11項之方法，其中，該立即運算元具有8位元長度，及其中，該立即運算元之位元之該第一指定組係該立即運算元之最低有效4位元，及其中，該立即運算元之位元之該第二指定組係該立即運算元之最高有效4位元。
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