TWI610173B - 媒體集線器裝置及快取記憶體 - Google Patents

媒體集線器裝置及快取記憶體 Download PDF

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TWI610173B
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Abstract

本揭示內容說明有關媒體高速存取之技術。一媒體集線器裝置可包括組配來於具有一圖框週期之一目前媒體圖框上執行一操作之一媒體加速器。該媒體集線器裝置可包括一快取記憶體,其組配來將與該目前圖框之圖框週期相關聯的資料提供至該媒體集線器裝置之一媒體加速器。

Description

媒體集線器裝置及快取記憶體 發明領域
本揭示內容一般係有關媒體之處理技術。更特別是,本揭示內容說明媒體與媒體加速器之處理。
發明背景
媒體播放與擷取是衝擊包括諸如智慧型手機、平板電腦、多功能二合一計算裝置、膝上型電腦、等等之行動裝置的計算裝置之使用者經驗與電池壽命的關鍵使用案例。某些案例中,系統具有存取諸如動態存取記憶體(DRAM)之記憶體的多媒體硬體加速器。媒體之內容與顯示解析度兩者的資料量變得日漸增大時,頻寬需求會顯著增加。
依據本發明之一實施例,係特地提出一種媒體集線器裝置,包含有:一媒體加速器,組配來於具有一圖框週期之一目前媒體圖框上執行一操作;以及該媒體集線器裝置之一快取記憶體,其將與該目前圖框之圖框週期相關聯的資料提供至該媒體加速器。
100‧‧‧計算系統
101、300‧‧‧計算裝置
102‧‧‧處理器
106‧‧‧記憶體裝置
108‧‧‧圖形處理單元
110‧‧‧記憶體控制器
112‧‧‧仲裁器
114、118、124‧‧‧組構
116‧‧‧媒體集線器裝置
120‧‧‧聲響集線器
122‧‧‧感測器集線器
126‧‧‧安全數位輸入/輸出裝置
128‧‧‧長期演進技術(LTE)
130‧‧‧無線保真度(WiFi)
132‧‧‧影像信號處理器
133‧‧‧ML2快取記憶體
134‧‧‧編解碼器
136‧‧‧視訊前與後處理器
138‧‧‧編碼器
140‧‧‧微控制器
142‧‧‧顯示器引擎
144‧‧‧快取記憶體
146‧‧‧媒體集線器組構
148、150、202、204、302、304‧‧‧箭頭
200‧‧‧視訊播放操作
402‧‧‧搜尋視窗
404‧‧‧區域
406‧‧‧視訊圖框
500‧‧‧圖形
600‧‧‧方法
602、604、606‧‧‧方塊、操作
藉由參照該等附圖可更了解下列詳細說明,其包含本揭示標的之若干物件與特徵。
圖1為一繪示具有一媒體集線器之一示範計算系統的方塊圖;圖2為一繪示該示範計算系統與使用該媒體集線器之視訊播放的方塊圖;圖3為一繪示該示範計算系統與使用該媒體集線器之視訊紀錄的方塊圖;圖4為一繪示根據本文所述之觀點,視訊圖框中之媒體處理視窗的圖形;圖5為一繪示該示範計算系統之方塊圖,其中媒體集線器視訊紀錄操作期間,該計算系統之組件位於一不作用狀態;以及圖6為一繪示用以將資料從一局部媒體集線器快取記憶體提供至一媒體加速器之一方法的方塊圖。
較佳實施例之詳細說明
如上所述,計算系統可具有存取諸如動態存取記憶體(DRAM)之記憶體的多個媒體硬體加速器。然而,某些實例中,媒體加速器無法有效連接一起來達成該SOC間之DRAM頻寬減少與電力管理。該等實例中,設計系統來支援較高記憶體頻寬、以及有效的電力管理相當具有挑戰性,其造成增加平台成本、以及電力、與熱應力。
本文所述之技術包括具有一局部快取記憶體之一媒體集線器,從服務一計算系統之額外組件,諸如一中央處理單元(CPU)、一圖形處理單元(GPU)、等等的一記憶體組件提取時可減少有關媒體處理之頻寬消耗。本揭示內容中,媒體加速器可整合至一媒體集線器子系統。如下文更詳細說明,包含整合至具有一局部快取記憶體、支援媒體間加速器通信之一媒體集線器子系統的一或多個媒體加速器之一系統可減少有關DRAM存取之頻寬與電力消耗。 除了媒體間加速器通信之外,該媒體集線器子系統可映射影像,諸如條紋快取一或多個參考圖框作視訊編碼、視訊解碼、等等。條紋快取亦可在該媒體集線器子系統上執行針對先前處理的圖框作視訊後處理。該媒體集線器子系統於本文中可互換地參照為一媒體集線器或一媒體集線器裝置。
本文中參照之一媒體加速器,可包括具有有關媒體處理之一功能的一處理單元。一媒體加速器可包括邏輯,至少部分地包括硬體邏輯,諸如電子電路。某些實例中,一媒體加速器可實施來作為硬體、軟體、韌體、或其任何組合。一般而言,一媒體加速器可為一CPU或GPU外側之功能性邏輯。一媒體加速器可為一固定的功能加速器、一可組配加速器、或其任何組合。例如,一媒體加速器可包括組配來對針對播放擷取之媒體資料編碼的一編碼器。
如下文更詳細說明,具有局部記憶體快取之一媒體集線器可使一計算系統之一或多個其他組件的功能減少, 因而在該媒體集線器執行之媒體處理期間可減少整體的電力消耗。例如,某些已知的解決方案可針對媒體工作量(視訊播放、擷取、等等)來保持一晶載系統(SoC)的大部分設計以及將DRAM保持在一作用中狀態的情況下,本文所述之技術包括整合在一媒體集線器中之媒體加速器以支援該媒體集線器之一部分的媒體加速器間之通信。某些實例中,針對視訊編解碼器與視訊前處理器、後處理器、或其任何組合,除了支援條紋快取參考圖框與先前處理的圖框外,該支援通信可透過媒體集線器快取記憶體來提供。
圖1為一繪示具有一媒體集線器之一示範計算系統的方塊圖。該示範計算系統100可包括一計算裝置101,其可包括一處理器102、與一記憶體裝置106、一圖形處理單元(GPU)108。
該記憶體裝置106可為組配來將資料提供至該計算系統100之多個組件的一隨機存取記憶體(RAM)裝置。該記憶體裝置106可包括,例如,靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、零電容器RAM、矽氧氮氧矽SONOS、嵌式DRAM、延伸資料輸出RAM、雙倍資料速率(DDR)RAM、電阻式隨機存取記憶體(RRAM)、參數隨機存取記憶體(PRAM)、等等之隨機存取記憶體(RAM)、快取記憶體、或任何其他適當的記憶體系統。
某些實例中,該處理器102為一CPU。該記憶體裝置106可由該GPU 108、該CPU 102、該儲存裝置104、以及下文更詳細說明之其他組件來存取。某些實例中,一記 憶體控制器110可介接於記憶體存取請求與該記憶體組件106之間。某些實例中,該記憶體控制器110可為該記憶體裝置106之一整合組件。
一仲裁器112可為硬體或軟體之任何組合,其組配來仲裁存取包括來自包括該CPU 102與該GPU 108之各種不同組件的媒體存取請求之媒體。一組構114可組配來經由該仲裁器112來將一媒體集線器裝置116通信地耦合至該記憶體裝置106。其他組件可包括組配來將一聲響集線器120與一感測器集線器112之其他感測器耦合至該組構114的一組構118。該聲響集線器120可組配來擷取紀錄並成為與諸如視訊之影像資料相關聯的聲響。如下文更詳細說明,某些情境中,該組構118以及該媒體集線器裝置116可用於一作用中狀態,而該計算裝置101之其他組件位於一不作用或較不作用狀態,因而減少電力消耗。一第二組構124可將該組構114耦合至包括一安全數位輸入/輸出(SDIO)裝置116、各種不同的無線通信裝置以及包括長期演進技術(LTE)128、無線保真度(WiFi)130、等等之介面的組件。
如上所述,該媒體集線器116可包括一或多個媒體加速器,其包括一影像信號處理器(ISP)132、一編解碼器或編碼器/解碼器134、一視訊前與後處理器136、一編碼器138、一微控制器140、以及一顯示器引擎142。該媒體集線器116中之媒體加速器132、134、136、138、140與142的圖形僅提供來作為範例目的。該一或多個媒體加速器132、134、136、138、140與142、之任何組合、以及其他媒體加速器 可包括在該媒體集線器116中。
如148所示,該ISP 132可組配來於影像擷取期間接收影像資料。該編碼器/解碼器134可組配來於視訊紀錄期間對從該ISP 132接收之視訊資料編碼。該編碼器/解碼器134亦可組配來於視訊播放期間對從儲存器,諸如該SDIO 126接收之視訊資料解碼。該視訊前與後處理器136可組配來執行諸如格式轉換、等等之影像增強、影像定標的操作。 該低潛伏(LL)編碼器138可用於視訊播放,而某些實例中係針對於無線顯示器上編碼之低潛伏無線顯示器。該微控制器140可為組配來執行聲響前與後處理、編碼與解碼、等等之該媒體集線器116的一控制器、且可為平台相依。如150所指出,該顯示器引擎142可組配來執行有關影像顯示之操作,諸如取決於一給定顯示器與該顯示器組態與規格說明書來設定影像顯示器之圖框。例如,該顯示器引擎142可通信地耦合至該計算裝置101之一內部顯示器、通信地耦合至該計算裝置101之一外部顯示器、或其任何組合。
本文所述之實施例中,一或多個該等媒體加速器132、134、136、138、140與142可整合在該媒體集線器116中使得媒體加速器之間互相通信而不需起始其他組件,諸如該GPU 108、該CPU 102、等等的操作。某些實例中,一或多個該等媒體加速器132、134、136、138、140與142可彼此直接連接。某些實例中,一或多個該等媒體加速器132、134、136、138、140與142可經由一壓縮組件(未顯示)來耦合至該媒體集線器116之一快取記憶體144。
某些實例中,一或多個該等媒體加速器132、134、136、138、140與142可經由一快取記憶體144,而某些實例中,經由一媒體集線器組構146來通信地耦合。該快取記憶體144可視為一第二階快取記憶體(L2)。一第一階快取記憶體(L1)(未顯示)可與一或多個該等媒體加速器132、134、136、138、140與142的每一個整合。該快取記憶體144於本文可參照為一媒體集線器L2快取記憶體(ML2)144。該ML2快取記憶體144對該媒體集線器116為本地的。如下文更詳細說明,該ML2快取記憶體144可在與該一或多個該等媒體加速器132、134、136、138、140與142相關聯之至少某些影像處理操作上受執行而不需存取該記憶體裝置106。將該ML2快取記憶體144整合至該媒體集線器116中可實現頻寬消耗之減少,否則由一或多個該等媒體加速器132、134、136、138、140與142存取記憶體發生頻寬消耗。
某些實例中,儲存於該ML2快取記憶體144之資料可包括有關一給定影像之一目前圖框的資料。於一視訊播放或擷取中組合之視訊、或多個影像的實例中,該ML2快取記憶體144可組配來儲存與具有一圖框週期之一目前媒體圖框相關聯之資料。該ML2快取記憶體可組配來將與該目前圖框之圖框週期相關聯的資料提供至一或多個該等媒體加速器132、134、136、138、140與142。此外,如下文更詳細說明之某些實例中,諸如該GPU 108、該CPU 102、等等之其他組件於該媒體集線器116操作期間可進入一較不作用中狀態,形成一相當低的電力消耗。
圖2為一繪示該示範計算系統與使用該媒體集線器之視訊播放的方塊圖。一般於200所指出,可由圖1之計算裝置101執行的一程序可包括視訊播放操作。視訊播放時,該媒體集線器116之組件,包括圖1之一或多個該等媒體加速器134、136、140與142可藉由參照該ML2快取記憶體144來執行操作。相較於媒體加速器存取該記憶體裝置106而無該M2快取記憶體133的操作,參照該記憶體裝置106會變得相當有限,而形成減少頻寬消耗。
如圖2繪示,該編碼器/解碼器134可參照該記憶體裝置106中之圖框,而資料可經由該ML2快取記憶體144,如202所指出,於該編碼器/解碼器134以及該視訊前與後處理器136之間提供。一旦針對顯示器來解碼與後處理,如204所繪示,該視訊前與後處理器136可將該影像資料提供至該顯示器引擎142來基於一給定顯示器(未顯示)格式化。換言之,該媒體集線器116不直接從該記憶體裝置106提取影像資料,而是某些操作期間影像播放期間,經由該ML2快取記憶體144與該媒體組構146來將影像資料提供至各種不同組件,因而減少任何給定媒體加速器,諸如媒體加速器134、136、140與142、以及該記憶體裝置106間之頻寬消耗。
圖3為一繪示該示範計算系統與使用該媒體集線器之視訊紀錄的方塊圖。可在該計算裝置101執行之一程序可包括視訊紀錄操作,一般由圖3之300所指出。視訊紀錄中,包括圖1之一或多個該等媒體加速器132、134、136、138、140與142的該媒體集線器116之組件可藉由參照該 ML2快取記憶體144來執行操作。相較於媒體加速器存取該記憶體裝置106而無該ML2快取記憶體144的操作,參照該記憶體裝置106會變得相當有限。該更有限參照該記憶體裝置106會形成減少頻寬消耗。
如圖3繪示,該ISP 132可從一輸入/輸出(I/O)裝置或介面(未顯示)來接收視訊記錄資料。某些實例中,該I/O介面可為一行動工業處理器介面(MIPI)介面,其組配來從影像擷取裝置,諸如與該計算裝置300相關聯之攝影機或其他影像感測器來提供影像資料。視訊編碼可於該編碼器/解碼器134上執行。不透過該組構114、該仲裁器112、該控制器110、該記憶體裝置106來安排路由,影像資料可如同其從該ISP 132提供,而直接或藉由參照該ML2快取記憶體144來提供至該編碼器/解碼器134。某些實例中,與該編碼器/解碼器134上之編碼相關聯的參考圖框可從該記憶體裝置106提取。然而,某些實例中,如302所指出,一目前圖框或一隨後圖框、與相關聯資料,可由該編碼器/解碼器134從該ML2快取記憶體144來提取。每一實例中,本文提供之技術包括減少從一記憶體單元,諸如該記憶體裝置106提取資料,諸如一視訊記錄流程300中之參考圖框。
影像資料於該ISP 132上擷取與接收時,某些影像資料可提供至該記憶體裝置106。然而,某些實例中,如304所指出,從該ISP 132至該顯示器引擎142之一路徑可用來將影像資料提供至該顯示器引擎142,而不需參照該記憶體裝置106。此方式中,與參照該記憶體裝置106相關聯之 頻寬消耗可減少。
此外,如上所述,影像資料可從一影像裝置(未顯示)之一I/O提供至該ISP 132。此情境中,此可有效隔離該進入影像資料之緩衝與其他媒體加速器,諸如一或多個該等媒體加速器134、136、138、140與142。因此,該ML2快取記憶體144可作為進入影像資料之一緩衝器、以及作為該ISP 132與可在與該ISP 132不同的頻率操作之一或多個該等媒體加速器134、136、138、140與142間的一分離層。 類似串流通過該ML2快取記憶體144之該ISP 132與其他媒體加速器分離,該顯示器引擎142亦可與I/O裝置、I/O介面、等等互動,且可經由該ML2快取記憶體144來通信地耦合至一或多個該等媒體加速器132、134、136、138、與140。換言之,針對用於在其他媒體加速器,諸如一或多個該等媒體加速器134、136、138、與140間串流之影像資料,通信地耦合來從I/O裝置接收及/或輸出至I/O裝置,諸如該ISP 132、該顯示器引擎142、等等之媒體加速器可由該ML2快取記憶體來通信上分離、而非更直接通信地耦合。
圖4為一繪示根據本文所述之觀點,視訊圖框中之媒體處理視窗的圖形。如上述關於圖1說明,如該搜尋視窗402所指出,一第一階快取記憶體(L1)可與一或多個該等媒體加速器132、134、136、138之每一個整合。如404所指出,該第一階快取記憶體402可參照與與該ML2快取記憶體144相關聯之一目前圖框相關聯的一搜尋區域或條紋。如406所指出,該搜尋視窗402行進通過該ML2快取記憶體144 之區域404時,該區域404移動通過一給定視訊圖框時參照該記憶體單元106可被提取。
圖4中,使用該記憶體單元106,至該ML2快取記憶體144的流量可減少,其中相較於2x-5x無參照一媒體集線器本地之一快取記憶體,諸如該ML2快取記憶體144,一參考像素提取可降低至1.2x-1.3x之基本圖框。換言之,每個像素輸出讀取之一2x-5x參考圖框可以參照每個像素輸出讀取之1.2x至1.3x參考像素的ML2快取記憶體144來減少。 例如,表格1繪示針對若干綜合序列之每個像素輸出讀取的像素減少。
Figure TWI610173BD00001
由於減少存取該記憶體單元106故可產生頻寬節省。表格2繪示針對媒體工作量之頻寬節省的估算。
Figure TWI610173BD00002
圖5為一繪示該示範計算系統之方塊圖,其中媒體集線器視訊紀錄操作期間,該計算系統之組件位於一不 作用狀態。如上所述,本文所述之技術可藉由導入專屬於具有一局部快取記憶體之一媒體集線器,諸如具有圖1之該ML2快取記憶體144的媒體集線器116之操作的一電力狀態來減少電力消耗。
例如,圖5中,關於圖4上述說明之視訊紀錄的操作期間,該媒體集線器可維持作用中,而一計算裝置之其他組件可進入一較不作用狀態,一般於500中指出。圖5中,較不作用組件可以陰影表示。例如,視訊記錄期間,若該媒體集線器116與該記憶體裝置106之間無提取發生,則該記憶體裝置106、以及該控制器110可進入一較不作用狀態,如記憶體裝置106與該控制器110之陰影表示。諸如該CPU 102、該GPU 108、該仲裁器112、該組構114、聲響集線器120、該感測器集線器122、該第二組構124、該SDIO 126、該LTE模組128、等等之其他組件可進入比該媒體集線器116較不作用狀態。此外,某些實例中,該媒體集線器116之一或多個組件亦可進入一較不作用狀態。
ML2快取記憶體144之存在以及一或多個媒體加速器132、134、136、138、140、與142間使用串流可降低該組構114與該一或多個媒體加速器132、134、136、138、140、與142間之資料轉移,增加該計算系統101之其餘部分不活動。於是,針對該記憶體裝置106,一增加切換至一低電力狀態(針對該計算系統101、組構114、控制器110之其餘部分的閘控時鐘)以及一深度自我刷新狀態。如下文更詳細說明,該計算系統101之較低電力狀態於本文可參照為 “S0iM”。雖然類似圖3之視訊紀錄操作300,圖5繪示之不 作用狀態係於一視訊記錄流程期間所指出,但不作用狀態可因此在其他影像處理操作,諸如圖2之視訊播放操作200期間起始。
某些實例中,該計算系統101可在下列三種狀態間切換:“S0”、“記憶體轉移”、與“S0iM”。該“S0”狀態中,包括該媒體集線器116之計算系統101可位於一作用中狀態。該“記憶體轉移”狀態中,資料於該記憶體裝置106與該ML2快取記憶體144之間轉移時,諸如該CPU 102之組件可位於一不作用,“C6”狀態,而諸如該媒體集線器116、該組構114、該控制器110、該記憶體裝置106之其他組件位於一作用中狀態。該“S0iM”狀態中,該媒體集線器116可為作用中,而諸如該CPU 102、組構114、該控制器110、該記憶體106之其他組件為不作用。該S0iM狀態可為下文更詳細討論之一“S0ix”狀態。
某些計算系統的設計中,S0ix進入與離開可高度取決於執行正確自主的電力管理之作業系統(OS)驅動器,且允許較佳粒度電力變遷由下列電力管理微控制器來執行。 本文所述之技術中,驅動器位於一低電力狀態(D0i3)時,該計算系統101可進入一最深可能的電力狀態(S0i3)。如本文參照之“S0ix”可為一給定SoC平台於閒置之低電力狀態的一術語。“S0”定義該平台仍作用中,且回應使用者輸入/活動,而該“x”參照為多個可能的狀態(S0i1、S0i3、等等),每個具有比S0還低的電力消耗而因此具有較高潛伏 期來進入與離開每一狀態。一般而言,諸如圖1之該102的核心之CPU核心為閒置及/或低電力狀態、裝置閒置時其可達到S0ix狀態,而針對與一給定平台(稱為D0i3)相關聯之裝置與組件,OS裝置驅動器已自主地導引個別的硬體來進入低電力狀態。該D0i3中,諸如周邊裝置、匯流排、組構(諸如該組構1140)、時鐘、記憶體(諸如該記憶體106)、等等之其他組件,亦可位於分別的低電力狀態。該類狀態中,裝置仍可接收外部中斷(例如,進入的語音呼叫、或使用者活動),且可在數毫秒內回復進入完全作用中(S0)狀態。某些實例中,回復S0會發生而無使用者察覺潛伏期。在此S0ix進入/離開可需要OS導引、有效閒置視窗預測、裝置驅動器餐與、以及韌體/硬體協助。因為S0ix狀態對該OS與應用的其餘部分典型為透通,故驅動器與韌體可正確地協調該低電力狀態變遷。
特別是,低電力聲響與低電力感測模式(S0ix-聲響、S0ix-PSH)可藉由允許該個別組件,諸如圖1之聲響集線器120、該感測器集線器122、等等為“ON”來執行,而該計算系統101之其他組件位於“OFF”或其他低電力狀態。本文所述之技術中,一狀態,亦即S0i-M,可在一或多個該等媒體加速器132、134、136、138、140、與142、相關驅動器、以及下列電力管理控制器(未顯示)之間建立一較佳協調。
例如,用以執行上述低電力狀態之一序列事件可包括進入該CPU位於C6之“記憶體變遷”,而該媒體集線 器116、該組構114、該控制器110、與該記憶體裝置106為作用中。此為資料於該記憶體裝置106與該ML2快取記憶體144間轉移的狀態。在此,該對應媒體加速器ISP 132與顯示器引擎142、以及其他媒體加速器,可位於一作用中“D0”狀態以便協調往返記憶體裝置106與該ML2快取記憶體144間之資料轉移。
某些實例中,該“S0iM”狀態期間,僅有該媒體集線器116為作用中,而其他組件,亦即,CPU 102、該組構112、該控制器110、以及該記憶體裝置106為不作用中。 在此,該GPU 108、與該聲響集線器120、感測器集線器122、Wifi 130、LTE 128、SDIO 126、等等之裝置驅動器可協調來確保其皆位於一D0i3或閒置狀態。
該S0iM狀態可經由與該CPU 102相關聯之一基礎建設驅動器、或藉由在(多個)媒體驅動器、電力管理單元或軟體、與電力管理韌體、等等之間提供特別的邏輯及/或訊息來暗示,以確認與該媒體集線器116外側之組件相關聯的驅動器何時位於“D0i3”、或低電力狀態,而該媒體集線器116仍為作用中,該計算系統101可進入該“S0iM”狀態而僅有該媒體集線器保持ON。驅動器間之協調的其他實施態樣可為特定OS。藉由適當地組配媒體集線器政策與快取記憶體(ML2)大小,類似技術可用於各種不同的使用實例中,例如,視訊紀錄、視訊會議、無線顯示器。
基於上述技術,上述每一該等狀態之常駐可由表格3來繪示。
Figure TWI610173BD00003
頻寬與電力管理狀態之最佳化可形成整個電力消耗減少,如以下表格4中某些實例所繪示。
Figure TWI610173BD00004
圖6為一繪示用以將資料從一局部媒體集線器快取記憶體提供至一媒體加速器之一方法的方塊圖。方塊602中,一媒體集線器裝置可執行有關具有一圖框週期之一目前媒體圖框的一操作。方塊604中,與該目前圖框週期相關聯之資料可儲存於該媒體集線器裝置之一快取記憶體中。 606中,該資料執行期間從該快取記憶體提供至該媒體集線器之一媒體加速器。
例如,於一視訊播放使用實例中,602執行之操作可包括一記憶體單元,諸如圖1之該記憶體單元106中的 參考圖框。方塊604中儲存可包括該ML2快取記憶體144中之條紋快取,而606中提供資料可包括提供於該編碼器/解碼器134中解碼之條紋快取資料。此外,該操作602可包括將先前處理的圖框儲存於該記憶體單元106,而604之儲存可包括該ML2快取記憶體144中之條紋快取,而606中從該ML2快取記憶體144提供資料可包括將視訊後處理之條紋快取資料提供至該視訊前與後處理器136。再者,影像資料可在該視訊前與後處理器136與該顯示器引擎142之間串流。
如另一範例,一視訊記錄使用實例中,602執行之操作可包括該ISP 132與編碼器/解碼器134間之串流。參考圖框可儲存於該記憶體單元106,而方塊604中儲存可包括該編碼器/解碼器134中之條紋快取影像資料。此外,如上述關於圖5說明,影像資料可在該ISP 132與顯示器引擎142間串流。
某些實例中,該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一,且更包含經由該快取記憶體來通信地耦合該等多個媒體加速器之至少兩個。此外,該至少兩個媒體集線器加速器可與該媒體集線器之輸入/輸出(I/O)通信相關聯,而其中該至少兩個媒體加速器經由該快取記憶體之一緩衝器作通信地耦合。該媒體加速器可為該媒體集線器裝置之多個媒體加速器的其中之一。此情境中,該方法600可進一步包括經由除該快取記憶體以外之一通道來通信地耦合該等多個媒體加速器之至少兩個。
某些實例中,該媒體集線器裝置為計算系統之一組件。此情境中,該方法600可包括於該媒體加速器執行目前圖框期間,藉由該媒體集線器向該計算系統之一電力管理單元的一指示,使該計算系統之一或多個其他組件進入一閒置狀態。
該計算系統之一或多個其他組件可包括一中央處理單元、一圖形處理單元、由該中央處理單元或該圖形處理單元、或其任何組合存取之一記憶體組件。某些實例中,該方法600可包括藉由減少該媒體加速器存取該計算系統之一記憶體組件來減少頻寬消耗,當該資料不存在該媒體集線器裝置之快取記憶體中時存取會發生。該方法600亦可包括基於一媒體特定應用來組配該快取記憶體之大小。
某些實例中,該快取記憶體為一二階快取記憶體。 該計算系統可包括一一階快取記憶體,其中該一階快取記憶體之至少一部分整合於該媒體加速器中。此情境中,執行期間將該資料從該快取記憶體提供至該媒體加速器可包括參考該二階快取記憶體包含該目前圖框之一區域,而參考該一階快取記憶體包含該區域之一子集合的一搜尋視窗。
示範章節
下列示範章節將舉例解說本文所述之各種不同技術組合。下列範例之任何組合皆予以考量。
範例1為一媒體集線器裝置。該無線充電裝置可包括組配來於具有一圖框週期之一目前媒體圖框上執行一 操作之一媒體加速器,以及該媒體集線器裝置之一快取記憶體,其將與該目前圖框之圖框週期相關聯的資料提供至該媒體加速器。
範例2包括範例1之媒體集線器裝置。該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一者,而其中該等多個媒體加速器之至少兩者經由該快取記憶體被通信地耦合。
範例3包括範例1-2之任何組合的媒體集線器裝置。該等至少兩個媒體集線器加速器與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,而其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信地耦合。
範例4包括範例1-3之任何組合的媒體集線器裝置。該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一者,而其中該等多個媒體加速器之至少兩者經由除該快取記憶體以外之一通道被通信地耦合。
範例5包括範例1-4之任何組合的媒體集線器裝置。該媒體集線器裝置為計算系統之一組件,而其中於該媒體集線器之媒體加速器執行目前圖框期間,藉由從該媒體集線器至該計算系統之一電力管理單元的一指示,該計算系統之一或多個其他組件被進入一閒置狀態。
範例6包括範例1-5之任何組合的媒體集線器裝置。該媒體集線器裝置係組配來減少與該媒體加速器存取該計算系統之一記憶體組件相關聯的頻寬消耗,否則當該資料不存在該媒體集線器裝置之快取記憶體中時存取會發 生。
範例7包括範例1-6之任何組合的媒體集線器裝置。該媒體加速器可包括與媒體處理相關聯之一組件,且未被整合在包含下列元件之組件中:一中央處理單元、一圖形處理單元、或其任何組合。
範例8包括範例1-7之任何組合的媒體集線器裝置。此範例中,該快取記憶體之大小係基於一媒體特定應用。
範例9包括範例1-8之任何組合的媒體集線器裝置。該快取記憶體為一二階快取記憶體。該範例包括一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中。
範例10包括範例1-9之任何組合的媒體集線器裝置。該二階快取記憶體可包括該目前圖框之一區域,而其中該一階快取記憶體可包括一為該區域之一子集合的搜尋視窗。
範例11為一種方法。該無線充電裝置可包括經由一媒體集線器裝置執行有關於具有一圖框週期之一目前媒體圖框的一操作、將與該目前圖框週期相關聯之資料儲存於該媒體集線器裝置之一快取記憶體中、以及於執行期間將該資料從該快取記憶體提供至該媒體集線器裝置之一媒體加速器。
範例12包括範例11之方法。該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一者,更包含經 由該快取記憶體來通信地耦合該等多個媒體加速器的至少兩者。
範例13包括範例11-12之任何組合的方法。該等至少兩個媒體集線器加速器與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,而其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信地耦合。
範例14包括範例11-13之任何組合的方法。該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一者。該範例包括經由除該快取記憶體以外之一通道來通信地耦合該等多個媒體加速器的至少兩者。
範例15包括範例11-14之任何組合的方法。該媒體集線器裝置為計算系統之一組件。該範例包括該媒體加速器執行該目前圖框期間,藉由從該媒體集線器至該計算系統之一電力管理單元的一指示,使該計算系統之一或多個其他組件進入一閒置狀態。
範例16包括範例11-15之任何組合的方法。該計算系統之該一或多個其他組件可包括一中央處理單元、一圖形處理單元、由該中央處理單元或該圖形處理單元、或其任何組合存取之一記憶體組件。
範例17包括範例11-16之任何組合的方法。該範例包括藉由減少該媒體加速器存取該計算系統之該記憶體組件來減少頻寬消耗,否則當該資料不存在該媒體集線器裝置之快取記憶體中時存取會發生。
範例18包括範例11-17之任何組合的方法。該範 例包括基於一媒體特定應用來組配該快取記憶體之大小。
範例19包括範例11-18之任何組合的方法。該快取記憶體為一二階快取記憶體。該範例包括一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中。
範例20包括範例11-19之任何組合的方法。此範例中,於執行期間將該資料從該快取記憶體提供至該媒體加速器可包括參照包含該目前圖框之一區域的二階快取記憶體、以及參照包含一為該區域之一子集合的搜尋視窗之一階快取記憶體。
範例21為一系統。該無線充電裝置可包括一媒體集線器裝置來於具有一圖框週期之一目前媒體圖框上執行一操作、以及該媒體構件之一快取記憶體,其將與該目前圖框之圖框週期相關聯的資料提供至該媒體構件之一媒體加速器、以及一記憶體組件,其用以針對在該目前圖框之後的圖框週期將資料提供至該快取記憶體。
範例22包括範例21之系統。該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一,而其中該等多個媒體加速器的至少兩個經由該快取記憶體被通信地耦合。
範例23包括範例21-22之任何組合的系統。此範例中,該等多個媒體集線器加速器的至少兩者與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,而其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信地耦 合。
範例24包括範例21-23之任何組合的系統。該媒體加速器為該媒體集線器裝置之多個媒體加速器的其中之一者,而其中該等多個媒體加速器之至少兩者經由除該快取記憶體以外之一通道被通信地耦合。
範例25包括範例21-24之任何組合的系統。該媒體集線器裝置為計算系統之一組件,而其中在該媒體集線器之媒體加速器執行該目前圖框期間,藉由從該媒體集線器至該計算系統之一電力管理單元的一指示,該計算系統之一或多個其他組件被進入一閒置狀態。
範例26包括範例21-25之任何組合的系統。該媒體集線器係組配來減少與該媒體加速器存取該計算系統之記憶體組件相關聯的頻寬消耗,否則當該資料不存在該媒體集線器裝置之快取記憶體中時存取會發生。
範例27包括範例21-26之任何組合的系統。該媒體加速器可包括與媒體處理相關聯之一組件,且未被整合在包含下列元件之組件中:一中央處理單元、一圖形處理單元、或其任何組合。
範例28包括範例21-27之任何組合的系統。此範例中,該快取記憶體之大小係基於一媒體特定應用。
範例29包括範例21-28之任何組合的系統。該快取記憶體為一二階快取記憶體。該範例包括一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中。
範例30包括範例21-29之任何組合的系統。該二階快取記憶體可包括該目前圖框之一區域,而其中該一階快取記憶體可包括一為該區域之一子集合的搜尋視窗。
範例31為一種方法。該無線充電裝置可包括經由一媒體集線器構件來執行有關於具有一圖框週期之一目前媒體圖框的一操作、將與該目前圖框週期相關聯之資料儲存於該媒體集線器構件之一快取記憶體中、以及於執行期間將該資料從該快取記憶體提供至該媒體集線器構件之一媒體加速器。
範例32包括範例31之方法。該媒體加速器為該媒體集線器構件之多個媒體加速器的其中之一者,更包含經由該快取記憶體來通信地耦合該等多個媒體加速器的至少兩者。
範例33包括範例31-32之任何組合的方法。該等至少兩個媒體集線器加速器與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,而其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信地耦合。
範例34包括範例31-33之任何組合的方法。該媒體加速器為該媒體集線器構件之多個媒體加速器的其中之一者。該範例包括經由除該快取記憶體以外之一通道來通信地耦合該等多個媒體加速器的至少兩者。
範例35包括範例31-34之任何組合的方法。該媒體集線器構件為計算系統之一組件。該範例包括於該媒體加速器執行該目前圖框期間,藉由從該媒體集線器至該計 算系統之一電力管理單元的一指示,使該計算系統之一或多個其他組件進入一閒置狀態。
範例36包括範例31-35之任何組合的方法。該計算系統之該一或多個其他組件可包括一中央處理單元、一圖形處理單元、由該中央處理單元或該圖形處理單元、或其任何組合存取之一記憶體組件。
範例37包括範例31-36之任何組合的方法。該範例包括,藉由減少該媒體加速器存取該計算系統之該記憶體組件來減少頻寬消耗,否則當該資料不存在該媒體集線器構件之快取記憶體中時存取會發生。
範例38包括範例31-37之任何組合的方法。該範例包括基於一媒體特定應用來組配該快取記憶體之大小。
範例39包括範例31-38之任何組合的方法。該快取記憶體為一二階快取記憶體。該範例包括一一階快取記憶體,其中該一階快取記憶體之至少一部分整合於該媒體加速器中。
範例40包括範例31-39之任何組合的方法。此範例中,於執行期間將該資料從該快取記憶體提供至該媒體加速器可包括參照包含該目前圖框之一區域的二階快取記憶體、以及參照包含該區域之一子集合的一搜尋視窗之一階快取記憶體。
範例41為一系統。該無線充電裝置可包括一媒體集線器構件來於具有一圖框週期之一目前媒體圖框上執行一操作、以及該媒體集線器構件之一快取記憶體,其將與 該目前圖框之圖框週期相關聯的資料提供至該媒體構件之一媒體加速器、以及一記憶體組件,其用以針對在該目前圖框之後之圖框週期將資料提供至該快取記憶體。
範例42包括範例41之系統。該媒體加速器為該媒體集線器構件之多個媒體加速器的其中之一者,而其中該等多個媒體加速器的至少兩者經由該快取記憶體被通信地耦合。
範例43包括範例41-42之任何組合的系統。此範例中,該等多個媒體集線器加速器的至少兩者與該媒體集線器之輸入/輸出(I/O)通信相關聯,而其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信地耦合。
範例44包括範例41-43之任何組合的系統。該媒體加速器為該媒體集線器構件之多個媒體加速器的其中之一者,而其中該等多個媒體加速器之至少兩者經由除該快取記憶體以外之一通道被通信地耦合。
範例45包括範例41-44之任何組合的系統。該媒體集線器構件為計算系統之一組件,而其中在該媒體集線器之媒體加速器執行該目前圖框期間,藉由從該媒體集線器至該計算系統之一電力管理單元的一指示,該計算系統之一或多個其他組件被進入一閒置狀態。
範例46包括範例41-45之任何組合的系統。該媒體集線器係組配來減少與該媒體加速器存取該計算系統之記憶體組件相關聯的頻寬消耗,否則當該資料不存在該媒體集線器構件之快取記憶體中時存取會發生。
範例47包括範例41-46之任何組合的系統。該媒體加速器可包括與媒體處理相關聯之一組件,且未被整合在包含下列元件之組件中:一中央處理單元、一圖形處理單元、或其任何組合。
範例48包括範例41-47之任何組合的系統。此範例中,該快取記憶體之大小係基於一媒體特定應用。
範例49包括範例41-48之任何組合的系統。該快取記憶體為一二階快取記憶體。該範例包括一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中。
範例50包括範例41-49之任何組合的系統。該二階快取記憶體可包括該目前圖框之一區域,而其中該一階快取記憶體可包括一為該區域之一子集合的搜尋視窗。
範例可包括標的,諸如一方法、用以執行該方法之動作的構件、包括指令之至少一機器可讀媒體,該等指令由一機器執行時可使該機器來執行該方法之動作。應了解上述範例中之特性可用於一或多個實施例之任何地方。 例如,上述該計算裝置之所有選擇性特徵亦可相關本文所述之方法或一電腦可讀媒體來執行。此外,雖然本文之流程圖及/或狀態圖已用來說明實施例,但本技術並不局限於該等圖形或本文之對應說明。例如,流程不需經過每一繪示方塊或狀態或確切以本文繪示與說明的相同順序。
雖然某些實施例已參照特定實施態樣來說明,但根據某些實施例亦可有其他實施態樣。此外,該等圖式中 繪示或本文說明之電路元件或其他特徵的安排與順序,不需以該繪示與說明之特定方式來安排。根據某些實施例亦可有許多其他安排。
於一圖形中所示之每一系統中,某些實例之該等元件的每一個可具有一相同參考數字或一不同參考數字來建議該等代表元件可為不同或相同。然而,一元件可有彈性足以具有不同實施態樣並與本文所示或說明之某些或所有系統共同作業。該等圖形所示之各種不同元件可為相同或不同。其中一元件參照為一第一元件以及其稱為一第二元件是隨意的。
該等說明與請求項中,可使用該等術語“耦合”與“連接”,以及其衍生名詞。應了解該等術語彼此間並不意欲視為同義詞。而是,於特定實施例中,“連接”可用於表示兩個或多個元件直接以實體或電氣方式彼此接觸。 “耦合”可表示兩個或多個元件間接以實體或電氣方式彼 此接觸。然而,“耦合”亦可表示兩個或多個元件不直接彼此接觸,但仍彼此協力操作或互動。
一實施例為本發明之一實施態樣或範例。該規格說明中參照為“某一實施例”、“一實施例”、“某些實施例”、或“其他實施例”表示連結該等實施例說明之一特定特徵、結構、或特性係包括在本發明之至少某些實施例中,但不需包括在所有實施例中。出現各種不同的“某一實施例”、“一實施例”、“某些實施例”不需皆參照為該等相同的實施例。
並非本文說明與繪示之所有組件、特徵、結構、特性、等等皆需包括在一特定實例或多個實施例中。若該規格說明陳述一組件、特徵、結構、或特性,例如,“可以”、“可能”、“可”、或“能夠”包括在內,則該特定組件、特徵、結構、或特性並不需包括在內。若該規格說明或請求項參照為“一”或“一個”元件,則不表示僅有一個該元件。若該規格說明或請求項參照為“一額外”元件,則不需排除有超過一個該額外元件。
雖然本文之流程圖與狀態圖已用來說明實施例,但本發明並不局限於本文之該等圖形或相對應說明。例如,流程不需經過每一繪示方塊或狀態或確切以本文繪示與說明的相同順序。
本發明並不局限於本文所列之該等特定細節中。 實際上,具有本揭示內容之優點的業界熟於此技者將體認來自上述說明與圖式之許多其他變化型態可在本發明之範疇中加以完成。因此,下列請求項可包括定義本發明之範疇的任何修正。
100‧‧‧計算系統
101‧‧‧計算裝置
102‧‧‧處理器
106‧‧‧記憶體裝置
108‧‧‧圖形處理單元
110‧‧‧記憶體控制器
112‧‧‧仲裁器
114、118、124‧‧‧組構
116‧‧‧媒體集線器裝置
120‧‧‧聲響集線器
122‧‧‧感測器集線器
126‧‧‧安全數位輸入/輸出裝置
128‧‧‧長期演進技術(LTE)
130‧‧‧無線保真度(WiFi)
132‧‧‧影像信號處理器
134‧‧‧編解碼器
136‧‧‧視訊前與後處理器
138‧‧‧編碼器
140‧‧‧微控制器
142‧‧‧顯示器引擎
144‧‧‧快取記憶體
146‧‧‧媒體集線器組構
148、150‧‧‧箭頭

Claims (24)

  1. 一種媒體集線器裝置,其經由一主要組構耦合至一中央處理單元(CPU)及一主要記憶體,該媒體集線器裝置包含:複數個媒體加速器,其經組配以經由該主要組構處理自該主要記憶體所接收之媒體的一目前圖框;以及一快取記憶體,其用以儲存與藉由該等複數個媒體加速器對媒體之該目前圖框的該處理相關聯之資料;與該主要組構分開之一媒體集線器組構,其中該等複數個媒體加速器經由該媒體集線器組構及該快取記憶體而被通信式耦合。
  2. 如請求項1之媒體集線器裝置,其中該等複數個媒體加速器中之至少兩者經由該快取記憶體被通信式耦合。
  3. 如請求項2之媒體集線器裝置,其中該等至少兩個媒體加速器與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,而其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信式耦合。
  4. 如請求項1之媒體集線器裝置,其中該等複數個媒體加速器中之至少兩者經由除該快取記憶體以外之一通道被通信式耦合。
  5. 如請求項1之媒體集線器裝置,其中該媒體集線器裝置為計算系統之一組件,而其中於該媒體集線器之該媒體加速器執行該目前圖框之期間,藉由從該媒體集線器至 該計算系統之一電力管理單元的一指示,該計算系統之一或多個其他組件被進入一閒置狀態。
  6. 如請求項5之媒體集線器裝置,其中該媒體集線器裝置係經組配以減少與該媒體加速器對該計算系統之一記憶體組件之存取相關聯的頻寬消耗,當該資料不存在該媒體集線器裝置之該快取記憶體中時,該頻寬消耗將會發生。
  7. 如請求項1之媒體集線器裝置,其中該媒體加速器包含與媒體處理相關聯之一組件,且未被整合在包含下列各者之組件中:一中央處理單元;一圖形處理單元;或其任何組合。
  8. 如請求項1之媒體集線器裝置,其中該快取記憶體之大小係基於一媒體特定應用程式。
  9. 如請求項1之媒體集線器裝置,其中該快取記憶體為一二階快取記憶體,其更包含一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中。
  10. 如請求項9之媒體集線器裝置,其中該二階快取記憶體包含該目前圖框之一區域,而其中該一階快取記憶體包含一為該區域之一子集合的搜尋視窗。
  11. 一種用於處理媒體之方法,其包含有:在一媒體集線器裝置經由一第一組構接收來自一 記憶體組件之媒體的一圖框;藉由該媒體集線器裝置之一第一媒體加速器來處理媒體的該圖框;將與該處理相關聯之資料儲存於該媒體集線器裝置之一快取記憶體中;以及經由與該第一組構分開之一媒體集線器組構而不需存取該記憶體組件下將該資料提供至該媒體集線器裝置之一第二媒體加速器。
  12. 如請求項11之方法,其中該媒體集線器裝置包含包括該第一媒體加速器及該第二媒體加速器之複數個媒體加速器,其更包含經由該快取記憶體來通信式耦合該等複數個媒體加速器的至少兩者。
  13. 如請求項12之方法,其中該等至少兩個媒體集線器加速器係與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,且其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信式耦合。
  14. 如請求項11之方法,其中該媒體集線器裝置為計算系統之一組件,其更包含在由該媒體加速器執行目前的該圖框之期間,藉由從該媒體集線器裝置至該計算系統之一電力管理單元的一指示,使該計算系統之一或多個其他組件進入一閒置狀態。
  15. 如請求項14之方法,其中該計算系統之該一或多個其他組件包含:一中央處理單元; 一圖形處理單元;或其任何組合。
  16. 如請求項14之方法,其更包含藉由減少該第二媒體加速器對該計算系統之該記憶體組件的存取而減少頻寬消耗,當該資料不存在該媒體集線器裝置之該快取記憶體中時,該頻寬消耗將會發生。
  17. 如請求項11之方法,其更包含基於一媒體特定應用程式而組配該快取記憶體之大小。
  18. 如請求項11之方法,其中該快取記憶體為一二階快取記憶體,其更包含一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中。
  19. 如請求項18之方法,其中於執行期間將該資料從該快取記憶體提供至該第二媒體加速器包含有:參照包含目前的該圖框之一區域的該二階快取記憶體;以及參照包含為該區域之一子集合的一搜尋視窗之該一階快取記憶體。
  20. 一種運算系統,其包含有:一記憶體組件,其耦合至一中央處理單元(CPU);一第一組構;以及一媒體集線器裝置,其經由該第一組構耦合至該記憶體組件,且經組配以於自該記憶體組件所提取之媒體的一目前圖框上執行一操作,其中該媒體集線器裝置包含: 複數個加速器;與該第一組構分開之一媒體集線器組構;以及一快取記憶體,其用以儲存與藉由該等複數個加速器對該目前圖框之處理相關聯的資料;其中該等複數個加速器經由該媒體集線器組構及該快取記憶體而被通信式耦合。
  21. 如請求項20之系統,其中該等複數個加速器的至少兩者與該媒體集線器裝置之輸入/輸出(I/O)通信相關聯,且其中該等至少兩個媒體加速器經由該快取記憶體之一緩衝器被通信式耦合。
  22. 如請求項20之系統,其中該系統為一計算系統,其更包含一或多個其他組件,且其中於藉由該媒體集線器裝置之該媒體加速器執行該目前圖框之期間,該等組件之一或多者係進入一閒置狀態。
  23. 如請求項20之系統,其中該媒體集線器係經組配以減少該媒體加速器對該記憶體組件之存取,當該資料不存在該媒體集線器裝置之該快取記憶體中時,該存取將會發生。
  24. 如請求項20之系統,其中該快取記憶體為一二階快取記憶體,其更包含一一階快取記憶體,其中該一階快取記憶體之至少一部分被整合於該媒體加速器中,其中該二階快取記憶體包含該目前圖框之一區域,且其中該一階快取記憶體包含為該區域之一子集合的一搜尋視窗。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11449450B2 (en) 2020-11-18 2022-09-20 Raymx Microelectronics Corp. Processing and storage circuit
TWI786476B (zh) * 2020-11-25 2022-12-11 大陸商合肥沛睿微電子股份有限公司 處理暨儲存電路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030084244A1 (en) * 2001-10-30 2003-05-01 Dominic Paulraj Reconfigurable cache
US20060064546A1 (en) * 2004-07-28 2006-03-23 Hiroshi Arita Microprocessor
US20110261885A1 (en) * 2010-04-27 2011-10-27 De Rivaz Peter Francis Chevalley Method and system for bandwidth reduction through integration of motion estimation and macroblock encoding

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005059044A1 (de) * 2005-12-08 2007-06-14 Deutsche Thomson-Brandt Gmbh Verfahren zum Bearbeiten von Medieninhalten in einer Netzwerkumgebung sowie Gerät zur Vorratsspeicherung von Medien-Daten
US7814279B2 (en) 2006-03-23 2010-10-12 International Business Machines Corporation Low-cost cache coherency for accelerators
US7941791B2 (en) 2007-04-13 2011-05-10 Perry Wang Programming environment for heterogeneous processor resource integration
CN102169428A (zh) * 2010-06-22 2011-08-31 上海盈方微电子有限公司 一种动态可配置的指令访问加速器
US8775836B2 (en) 2010-12-23 2014-07-08 Intel Corporation Method, apparatus and system to save processor state for efficient transition between processor power states
CN104126159B (zh) 2011-12-30 2017-12-19 英特尔公司 对音频加速器的轻便电源管理
US9167296B2 (en) * 2012-02-28 2015-10-20 Qualcomm Incorporated Customized playback at sink device in wireless display system
US9361116B2 (en) 2012-12-28 2016-06-07 Intel Corporation Apparatus and method for low-latency invocation of accelerators
US9224186B2 (en) * 2013-09-27 2015-12-29 Apple Inc. Memory latency tolerance in block processing pipelines
US9330024B1 (en) * 2014-10-09 2016-05-03 Freescale Semiconductor, Inc. Processing device and method thereof
US9582068B2 (en) * 2015-02-24 2017-02-28 Qualcomm Incorporated Circuits and methods providing state information preservation during power saving operations

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030084244A1 (en) * 2001-10-30 2003-05-01 Dominic Paulraj Reconfigurable cache
US20060064546A1 (en) * 2004-07-28 2006-03-23 Hiroshi Arita Microprocessor
US20110261885A1 (en) * 2010-04-27 2011-10-27 De Rivaz Peter Francis Chevalley Method and system for bandwidth reduction through integration of motion estimation and macroblock encoding

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11449450B2 (en) 2020-11-18 2022-09-20 Raymx Microelectronics Corp. Processing and storage circuit
TWI786476B (zh) * 2020-11-25 2022-12-11 大陸商合肥沛睿微電子股份有限公司 處理暨儲存電路

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