TWI596486B - 記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法 - Google Patents

記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法 Download PDF

Info

Publication number
TWI596486B
TWI596486B TW100140417A TW100140417A TWI596486B TW I596486 B TWI596486 B TW I596486B TW 100140417 A TW100140417 A TW 100140417A TW 100140417 A TW100140417 A TW 100140417A TW I596486 B TWI596486 B TW I596486B
Authority
TW
Taiwan
Prior art keywords
data string
host system
data
memory
write
Prior art date
Application number
TW100140417A
Other languages
English (en)
Other versions
TW201319817A (zh
Inventor
江旭志
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW100140417A priority Critical patent/TWI596486B/zh
Priority to US13/352,287 priority patent/US9043549B2/en
Publication of TW201319817A publication Critical patent/TW201319817A/zh
Application granted granted Critical
Publication of TWI596486B publication Critical patent/TWI596486B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/21—Employing a record carrier using a specific recording technology
    • G06F2212/214—Solid state disk

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Storage Device Security (AREA)

Description

記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法
本發明是有關於一種資料串傳送與識別方法、記憶體儲存裝置及記憶體控制器，且特別是有關於一種適用於管理主機系統及記憶體儲存裝置之間的資料串傳遞的方法、記憶體儲存裝置及記憶體控制器。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
另一方面，隨著使用者逐漸接受使用電子錢包及預付儲值，使得智慧卡的使用日益普及。智慧卡(Smart Card)是具有例如微處理器、卡操作系統、安全模組及記憶體之組件的積體電路晶片(IC晶片)，以允許持有者執行預定操作。智慧卡提供計算、加密、雙向通信及安全功能，使得這張卡片除了儲存資料的功能外還能達到對其所儲存的資料加以保護的功能。使用全球行動通信系統(GSM)機制之蜂巢式電話中所使用的用戶識別模組(Subscriber Identification Module,SIM)卡為智慧卡的其中一個應用範例。然而，智慧卡本身受限於儲存容量，因此近年來開始與大容量儲存裝置的記憶卡作結合，以擴增智慧卡的儲存容量。
在習知技術中，結合快閃記憶體與智慧卡的應用是透過特殊命令來區別傳送給智慧卡或快閃記憶體的資料，此特殊命令可能會造成硬體裝置或驅動程式無法支援的問題。此外，在習知技術中是比對此特殊命令中關於所傳送資料串的型態資訊來判斷此資料串是否為智慧卡的命令格式。然而，此方法往往會造成一般檔案資料與屬於智慧卡的命令格式碰撞的問題(即將一般檔案資料誤判為智慧卡的資料串)。
另外，在一些具有快取記憶體(Cache)之電子產品的應用中，因這些電子產品本身的限制，智慧卡與電子產品之間資料串的傳遞並無法繞過快取記憶體，而使得智慧卡所產生的回應訊息並無法被無誤地回傳至所依附的電子產品，進而限制智慧卡在這類具有快取記憶體之電子產品上的應用。舉例來說，在一個Java系統的行動電話中，因Java系統並不支援諸如Non Cache等不須透過快取記憶體而直接地對非揮發性記憶體進行存取的指令，故很難將智慧卡和快閃記憶體以整合為記憶卡的形式應用在這類Java系統的行動電話中。請參考圖1，圖1為習知搭配記憶卡12之主機系統10的功能方塊圖。主機系統10為一種電子產品(如：Java系統的行動電話)，並具有快取記憶體14，而記憶卡12具有快閃記憶體16和智慧卡晶片18。主機系統10與記憶卡12之間的資料傳遞路徑都會經過快取記憶體14。然而，因為快取記憶體14會暫存最近主機系統10與記憶卡12之間所傳遞的資料之緣故，當主機系統10欲從智慧卡晶片18獲得資料時，若快取記憶體14內已經存有與讀取指令相符的資料時，則快取記憶體14就會將相符的資料傳送至主機系統10。然而，在這樣的架構下，智慧卡晶片18的回應訊息往往會被快取記憶體14已有的資料所取代，而使得智慧卡晶片18的加密及安全通信的功能大受影響。
基此，有需要發展一套能夠在結合快閃記憶體與智慧卡的應用中無誤地傳遞智慧卡之回應訊息的系統和方法。
本發明提供一種資料串傳送與識別方法、記憶體儲存裝置及記憶體控制器，適用於主機系統及記憶體儲存裝置之間的資料傳遞，並確保主機系統所接收到的回應資料串之正確性。
本發明提出一種資料串傳送與識別方法，其適用於主機系統及記憶體儲存裝置之間的資料傳遞。記憶體儲存裝置具有智慧卡晶片。資料串傳送與識別方法包括：(a)主機系統產生並儲存寫入符記，並將寫入符記結合於資料串中；(b)主機系統傳送寫入指令至記憶體儲存裝置，寫入指令被設定為寫入資料串至記憶體儲存裝置；(c)記憶體儲存裝置將資料串的至少一部份傳遞至智慧卡晶片，並記錄資料串中的寫入符記；(d)主機系統依序地傳送複數個讀取指令至記憶體儲存裝置，直到主機系統從記憶體儲存裝置接收到回應資料串為止，其中回應資料串具有回應訊息、寫入符記及第一驗證碼，回應訊息為智慧卡晶片因接收到資料串的至少一部份而產生，而記憶體儲存裝置依據回應訊息及寫入符記產生第一驗證碼；(e)主機系統從所接收到的回應資料串中擷取出寫入符記、回應訊息及第一驗證碼，並依據所擷取出的寫入符記及回應訊息產生第二驗證碼；以及(f)主機系統檢核所擷取出的第一驗證碼是否與第二驗證碼相同，並檢核所擷取的寫入符記是否與所儲存的寫入符記相同，其中倘若第一驗證碼與第二驗證碼相同且所擷取的寫入符記與所儲存的寫入符記相同，則主機系統將所接收到的回應資料串中的回應訊息視為智慧卡晶片所產生的回應訊息。
本發明提出一種資料串傳送與識別方法，其適用於主機系統及記憶體儲存裝置之間的資料傳遞。記憶體儲存裝置具有智慧卡晶片。資料串傳送與識別方法包括：(a)主機系統產生並儲存寫入符記，且將寫入符記結合於資料串中；(b)主機系統傳送寫入指令至記憶體儲存裝置，寫入指令被設定為寫入資料串至記憶體儲存裝置；(c)記憶體儲存裝置將資料串的至少一部份傳遞至智慧卡晶片，並記錄資料串中的寫入符記；(d)主機系統依序地傳送複數個讀取指令至記憶體儲存裝置，直到主機系統從記憶體儲存裝置接收到回應資料串為止，其中回應資料串具有回應訊息，而回應訊息為智慧卡晶片因接收到資料串的至少一部份而產生，回應資料串具有多個資料區段，且每一資料區段記錄有完整的寫入符記；(e)主機系統從所接收到的回應資料串的每一資料區段中擷取出寫入符記；以及(f)主機系統檢核每一所擷取出的寫入符記是否與所儲存的寫入符記相同，其中當每一所擷取出的寫入符記與所儲存的寫入符記相同時，則主機系統將所接收到的回應資料串中的回應訊息視為智慧卡晶片所產生的回應訊息。
本發明提出一種記憶體儲存裝置，包括連接器、可複寫式非揮發性記憶體模組、智慧卡晶片以及記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組用以儲存資料。智慧卡晶片用以基於所接收到的資料串的至少一部份而產生回應訊息。記憶體控制器耦接至連接器、可複寫式非揮發性記憶體模組及智慧卡晶片，用以控制可複寫式非揮發性記憶體及智慧卡晶片的操作。其中記憶體控制器藉由連接器從主機系統接收寫入指令，寫入指令被設定為將資料串寫入至邏輯位址，而資料串具有寫入符記。其中記憶體控制器將資料串的至少一部份傳遞至智慧卡晶片，並記錄資料串中的寫入符記。其中記憶體控制器從智慧卡晶片接收回應訊息。其中記憶體控制器依據回應訊息及寫入符記，產生第一驗證碼。其中記憶體控制器將回應訊息、寫入符記及第一驗證碼加入至回應資料串。其中記憶體控制器藉由連接器將回應資料串傳送至主機系統。
本發明提出一種記憶體控制器，用於控制可複寫式非揮發性記憶體模組及智慧卡晶片。記憶體控制器包括主機介面、記憶體介面、智慧卡晶片介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。智慧卡晶片介面用以耦接至智慧卡晶片。記憶體管理電路耦接至主機介面、記憶體介面及智慧卡晶片介面。其中記憶體管理電路藉由主機介面從主機系統接收寫入指令，寫入指令被設定為將資料串寫入至邏輯位址，而資料串具有寫入符記。其中記憶體管理電路藉由智慧卡晶片介面將資料串的至少一部份傳遞至智慧卡晶片，並記錄資料串中的寫入符記。其中記憶體管理電路藉由智慧卡晶片介面從智慧卡晶片接收回應訊息。其中記憶體管理電路將回應訊息及寫入符記加入至回應資料串，而回應資料串具有多個資料區段，記憶體管理電路將寫入符記加入至每一資料區段中。其中記憶體管理電路藉由主機介面將回應資料串傳送至主機系統。
在本發明之一範例實施例中，上述的記憶體儲存裝置使用回應訊息及寫入符記去執行雜湊函數(hash function)以產生第一驗證碼，主機系統使用所擷取出的寫入符記及回應訊息去執行雜湊函數以產生第二驗證碼。
在本發明之一範例實施例中，倘若在步驟(f)中檢核出所擷取出的第一驗證碼不同於第二驗證碼或檢核出所擷取的寫入符記不同於所儲存的寫入符記，則重複執行步驟(d)、(e)及(f)。
在本發明之一範例實施例中，上述的回應資料串具有多個資料區段且每一資料區段分別記錄了完整的寫入符記，而主機系統在步驟(e)中從每一資料區段中分別擷取出寫入符記，且主機系統在步驟(f)中檢核每一所擷取出寫入符記是否皆與所儲存的寫入符記相同。
在本發明之一範例實施例中，倘若主機系統在步驟(f)中檢核出有任一所擷取出的寫入符記與所儲存的寫入符記不相同，則重複執行步驟(d)、(e)及(f)。
在本發明之一範例實施例中，上述的每一資料區段的大小為一個扇區大小。
在本發明之一範例實施例中，上述的資料串傳送與識別方法更包括：記憶體儲存裝置判斷從主機系統所接收的任資料串中是否含有特定標記；以及倘若從主機系統所接收的任資料串中含有特定標記，則將含有特定標記的資料串的至少一部份傳送至智慧卡晶片。
在本發明之一範例實施例中，上述的回應資料串更包括特定標記，記憶體儲存裝置使用特定標記、回應訊息及寫入符記去執行雜湊函數以產生第一驗證碼，而主機系統從所接收到的回應資料串中另擷取出特定標記，並使用所擷取出的特定標記、寫入符記及回應訊息去執行雜湊函數以產生第二驗證碼。
基於上述，上述範例實施例的資料串傳送與識別方法、記憶體儲存裝置及記憶體控制器，適用於主機系統及記憶體儲存裝置之間的資料傳遞，並確保主機系統所接收到的回應資料串之正確性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本發明提供一種資料串傳送與識別方法、記憶體儲存裝置及記憶體控制器，以管理主機系統和具有智慧卡晶片的記憶體儲存裝置之間的資料傳遞。資料串得以藉由寫入指令而從主機系統被傳送至智慧卡晶片。一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與記憶體控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。其中，值得說明的是主機系統可為一手機，個人數位助理(Personal Digital Assistant,PDA)，個人電腦或其他具有快取記憶體之電子產品。
主機系統藉由執行複數個讀取指令無誤地接收智慧卡晶片所產生的回應訊息。其中，一寫入符記會被用來檢驗回傳資料的正確性，以使主機系統得以區別所接收到的回應訊息是暫存在快取記憶體中的舊有回應訊息，亦或是智慧卡晶片所產生的最新回應訊息。其中，此文所稱之快取記憶體，泛指當主機系統處理資料時，會較記憶體儲存裝置更先去搜尋資料的記憶體單元。再者，如果所欲搜尋之資料已暫存於此快取記憶體，則主機系統就不需再至記憶體儲存裝置中讀取資料。以下將以數個範例實施例並配合所附圖式來詳細說明本發明。但必須瞭解的是，此些範例實施例並非限制本發明。
圖2A是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖2A，主機系統1000一般包括電腦1100與輸入/輸出(input/output，I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory，RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。例如，輸入/輸出裝置1106可以是與電腦1100整合成一體的觸控螢幕、鍵盤、按鈕或開關。
在本發明範例實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive，SSD)1216等的可複寫式非揮發性記憶體儲存裝置。在本發明一範例實施例中，記憶體儲存裝置100可為智慧卡或整合了智慧卡和非揮發性記憶體之整合性安全數位(secure digital,SD)記憶卡。但必須瞭解的是，在本發明另一範例實施例中記憶體儲存裝置100亦可以是多媒體卡(Multi Media Card,MMC)記憶卡或其他的記憶裝置。
一般而言，主機系統1000可實質地為可與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖2C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
請參照圖3，圖3是根據本發明一範例實施例繪示的資料處理系統的功能方塊圖，此資料處理系統會採用本發明之資料串傳送與識別方法，以管理主機系統1000和具有智慧卡晶片140的記憶體儲存裝置100之間的資料傳遞。資料處理系統包括主機系統1000與記憶體儲存裝置100。其中，主機系統1000具有一資料處理模組206，主機系統1000藉由資料處理模組206來操作記憶體儲存裝置100，而資料處理模組206可以一軟體、韌體或硬體方式實施。此外，主機系統1000亦包含其他元件，例如：處理器、作業系統...等。在本範例實施例中，主機系統1000與記憶體儲存裝置100之間所有指令與資料的傳遞皆會通過快取記憶體212。此外，上述主機系統1000可為個人電腦、行動電話、筆記型電腦、個人數位助理機(PDA)....等。
在本範例實施例中，記憶體儲存裝置100包括連接器120、記憶體控制器110、可複寫式非揮發性記憶體模組130及智慧卡晶片140。記憶體控制器110，用以控制記憶體儲存裝置100的操作，以及控制記憶體儲存裝置100與主機系統1000之間的資料傳遞。通常記憶體儲存裝置100會與主機系統1000一起使用，以使主機系統1000可將指令和資料傳送到記憶體儲存裝置100。
記憶體控制器110以及主機系統1000會將訊息傳送至智慧卡晶片140，並無誤地回傳智慧卡晶片140的回應訊息至主機系統1000。主機系統1000的快取記憶體212會暫存主機系統1000最近曾使用過的資料，以提升主機系統1000整體的資料處理速度。
在本範例實施例中，連接器120電性連接記憶體控制器110，並且與主機系統1000耦接，用以從主機系統1000接收指令和資料，並將記憶體儲存裝置100的訊息傳送至主機系統1000。在本範例實施例中，連接器120是相容於安全數位(Secure Digital，SD)介面標準。然而，必須瞭解的是，本發明不限於此，連接器120亦可以是符合電氣和電子工程師協會(Institute of Electrical and Electronic Engineers，IEEE)1394標準、平行先進附件(Parallel Advanced Technology Attachment，PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express，PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、序列先進附件(Serial Advanced Technology Attachment，SATA)標準、記憶棒(Memory Stick，MS)介面標準、多媒體儲存卡(Multi Media Card，MMC)介面標準、小型快閃(Compact Flash，CF)介面標準、整合式驅動電子介面(Integrated Device Electronics，IDE)標準或其他適合的標準。
記憶體控制器110用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令將指令或資料傳送至智慧卡晶片140、將資訊處理後傳送至主機系統1000或在可複寫式非揮發性記憶體模組130中進行資料的寫入、讀取、抹除與合併等運作。
可複寫式非揮發性記憶體模組130是耦接至記憶體控制器110，並且具有多個實體區塊以儲存主機系統1000所寫入之資料。然而，可複寫式非揮發性記憶體模組130對本發明來說是選擇性的元件，而非必要的元件。在本範例實施例中，每一實體區塊分別具有複數個實體頁面，其中屬於同一個實體區塊之實體頁面可被獨立地寫入且被同時地抹除。例如，每一實體區塊是由128個實體頁面所組成，並且每一實體頁面的容量為4千位元組(Kilobyte,KB)。然而，本發明不限於此。
更詳細來說，實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，實體頁面為更新資料的最小單元。然而，必須瞭解的是，在本發明另一範例實施例中，更新資料的最小單位亦可以是實體扇區或其他大小。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤檢查與校正碼)。
在本範例實施例中，可複寫式非揮發性記憶體模組130為多階記憶胞(Multi Level Cell,MLC)NAND快閃記憶體模組。然而，本發明不限於此，可複寫式非揮發性記憶體模組130亦可是單階層記憶胞(Single Level Cell,SLC)NAND快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
智慧卡晶片140電性連接記憶體控制器110，並且用以執行計算、加密、雙向通信及安全認證等功能。在本發明一範例實施例中，智慧卡晶片140為相容於ISO 7816標準的接觸式智慧卡晶片。然而，必須瞭解的是，本發明不限於此。例如，智慧卡晶片140亦可是相容於ISO 14443、ISO 15408或其他安全智慧卡晶片標準的接觸或非接觸式智慧卡晶片。又例如，智慧卡晶片140可為射頻識別(Radio Frequency Identification,RFID)晶片、無線傳輸晶片(如：藍芽晶片)或多媒體控制晶片(如：數位錄音晶片)…等。此外，值得說明的是，記憶體控制器110與智慧卡晶片140可各為一獨立晶片，亦可合併封裝為一單一晶片。
圖4是根據第一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖4所繪示之記憶體控制器僅為一個範例，本發明不限於此。
請參照圖4，記憶體控制器110包括記憶體管理電路402、主機介面404、智慧卡晶片介面406、記憶體介面408、緩衝記憶體410、錯誤檢查與校正電路412、電源管理電路414。
記憶體管理電路402用以控制記憶體控制器110的整體運作。具體來說，記憶體管理電路402具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的加密、配送、寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路402的控制指令是以韌體型式來實作。例如，記憶體管理電路402具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的加密、配送、寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路402的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組130的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路402具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器110被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組130中之控制指令載入至記憶體管理電路402的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的加密、配送、寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路402的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路402包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中，記憶體管理單元用以管理可複寫式非揮發性記憶體模組130的實體區塊；記憶體寫入單元用以對可複寫式非揮發性記憶體模組130下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組130中；記憶體讀取單元用以對可複寫式非揮發性記憶體模組130下達讀取指令以從可複寫式非揮發性記憶體模組130中讀取資料；記憶體抹除單元用以對可複寫式非揮發性記憶體模組130下達抹除指令以將資料從可複寫式非揮發性記憶體模組130中抹除；而資料處理單元用以處理欲寫入至可複寫式非揮發性記憶體模組130的資料以及從可複寫式非揮發性記憶體模組130中讀取的資料。
主機介面404是耦接至記憶體管理電路402及主機系統1000，並且用以接收與識別主機系統1000所傳送的指令與資料，並將回應資料串傳送至主機系統1000。在本範例實施例中，主機介面404是相容於SD標準。然而，必須瞭解的是本發明不限於此，主機介面404亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SATA標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
智慧卡晶片介面406是耦接至記憶體管理電路402及智慧卡晶片140，且用以將記憶體管理電路402所輸出的資料或指令傳送至智慧卡晶片140，並用以將智慧卡晶片140所產生的回應訊息傳送給記憶體管理電路402。
記憶體介面408是耦接至記憶體管理電路402並且用以存取可複寫式非揮發性記憶體模組130。也就是說，欲寫入至可複寫式非揮發性記憶體模組130的資料會經由記憶體介面408轉換為可複寫式非揮發性記憶體模組130所能接受的格式。
緩衝記憶體410是耦接至記憶體管理電路402並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組130的資料。緩衝記憶體410可為靜態隨機存取記憶體(static random access memory,SRAM)、動態隨機存取記憶體(Dynamic Random Access memory,DRAM)、磁阻式記憶體(Magnetoresistive Random Access Memory,MRAM)、相變化記憶體(Phase Change Random Access Memory,PRAM)、同步動態隨機存取記憶體(Synchronous DRAM，SDRAM)或其他適合的記憶體。
錯誤檢查與校正電路412是耦接至記憶體管理電路402並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當主機介面404從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路402會將此更新資料與對應的錯誤校正碼寫入至可複寫式非揮發性記憶體模組130中。之後，當記憶體管理電路402從可複寫式非揮發性記憶體模組130中讀取資料時會同時讀取此資料對應的錯誤校正碼，並且錯誤檢查與校正電路412會依據此錯誤校正碼對所讀取的資料執行錯誤校正程序。
電源管理電路414是耦接至記憶體管理電路402並且用以控制記憶體儲存裝置100的電源。
在本發明一範例實施例中，當主機系統1000在對上述含有智慧卡晶片140的記憶體儲存裝置100進行操作時，記憶體控制器110配合主機系統1000的資料處理模組206能夠正確地將資料或指令傳送至智慧卡晶片140，並無誤地將智慧卡晶片140的回應訊息傳遞至主機系統1000。以下將配合圖5和圖6詳細說明記憶體控制器110與主機系統1000之間所執行資料傳送程序的流程。其中，圖5是根據本發明第一範例實施例繪示主機系統1000運作時的流程圖，而圖6是根據本發明第一範例實施例繪示記憶體儲存裝置100運作時的流程圖。
請先參照圖5，每當主機系統1000要傳送資料至智慧卡晶片140之前，主機系統1000會先獲得或產生一寫入符記(write token)WT，並儲存該寫入符記WT(步驟S502)。其中，寫入符記WT可依一設定之原則產生，如依序、亂數或是依據一系統時間產生，故一般來說，在每次主機系統1000欲傳送資料至智慧卡晶片140時，主機系統1000所獲得的寫入符記WT大多會彼此不同。此外，當主機系統1000傳送寫入指令至智慧卡晶片140時，寫入符記WT會隨著寫入指令被傳送到記憶體控制器110，且寫入符記WT亦會被包含在回傳至主機系統1000的資料串中。主機系統1000藉由資料處理模組206檢核所儲存的寫入符記是否與記憶體控制器110所回傳的寫入符記相同，以作為在檢核回應資料串是否正確的依據。在另一範例實施例中，當主機系統1000產生寫入符記WT後，寫入符記WT會再經編輯並隨著寫入指令被傳送到記憶體控制器110，故當主機系統1000傳送寫入指令至記憶體控制器110時，此編輯過之寫入符記會隨著寫入指令被傳送到記憶體控制器110，且此編輯過之寫入符記亦會被包含在記憶體控制器110回傳至主機系統1000的回應資料串中。
之後，在主機系統1000傳送資料或指令至記憶體儲存裝置100的智慧卡晶片140之前，主機系統1000會將所欲傳送資料或指令與一特定標記及寫入符記WT合併，以形成資料串(步驟504)。上述的特定標記用以供記憶體控制器110據以判斷主機系統1000所傳送的資料或指令的至少一部份是否應傳送給智慧卡晶片140。倘若記憶體控制器110從主機系統1000所接收的任一資料串中含有特定標記，則記憶體控制器110將含有特定標記的資料串的至少一部份傳送至智慧卡晶片140。請參考圖7，在本範例實施例中，主機系統1000傳送至記憶體控制器110的資料或指令704為一指令-應用程式協定資料單元(Command-Application Protocol Data Unit,C-APDU)，而C-APDU 704與特定標記702以及寫入符記706合併後，即可形成資料串700，以作為主機系統1000與智慧卡晶片140之間的聯繫之用。然而須注意的，在本發明記憶體儲存裝置100不具有可複寫式非揮發性記憶體模組130的其他範例實施例中，資料串700可不具有特定標記702。亦即，對這些不具有可複寫式非揮發性記憶體模組130的範例實施例而言，特定標記702不必包含在資料串700當中。換言之，在上述不具有可複寫式非揮發性記憶體模組130的範例實施例，當進行步驟S504時，只須合併C-APDU 704與寫入符記706，以形成資料串700。在本範例實施例中，特定標記702是位於資料串700的數個最高有效字元(Most Significant Bit,MSB)而形成在C-APDU 704之前，寫入符記706則是位於資料串700的數個最低有效字元(Least Significant Bit,LSB)而形成在C-APDU 704之後。然而，須注意的，特定標記702和寫入符記706在資料串700中的位置並不以此為限，例如：在本發明的另一個範例實施例中，可藉由一編碼器，將特定標記702和寫入符記706的各個位元分散在資料串700之中，之後在藉由相同的編碼器從資料串700中擷取出特定標記702和寫入符記706。另外，在本發明的一範例實施例中，特定標記702和寫入符記706位於資料串700的同一端；在本發明的另一範例實施例中，特定標記702位於資料串700的右端，而寫入符記706位於資料串700的左端。此外，在另一範例實施例中，特定標記702是由記憶體控制器110依據欲傳送資料或指令之位址產生。在另一範例實施例中，主機系統1000是將所欲傳送之資料或指令與寫入符記WT合併以形成資料串700後傳送至記憶體控制器110，而在所傳送的指令(如讀取指令或寫入指令)中具有資料讀取位址或資料寫入位址，記憶體控制器110則於接收到主機系統1000所傳送的指令後，依據指令中的位址來對相對應之位址執行相關的操作(讀取或寫入)。此外，由於智慧卡晶片140及可複寫式非揮發性記憶體模組130具有不同之位址區段，故在本發明一範例實施例中，無需產生該特定標記，而記憶體控制器110可依據指令中的對應位址，來判斷該指令是用以控制可複寫式非揮發性記憶體模組130的操作，或是用以指示記憶體控制器110將主機系統1000所傳送的資料串的至少一部份傳送至智慧卡晶片140。
必須瞭解的，在本範例實施例中，倘若主機系統1000存取的對象為可複寫式非揮發性記憶體模組130而不是智慧卡晶片140的話，則上述的特定標記702及寫入符記706並不會被包含至主機系統1000傳送給記憶體控制器110的資料串中。在後面的說明中，將會進一步地說明記憶體控制器110如何依據所接收到的資料串中是否含有上述的特定標記，來判斷資料串所要傳送的目的地是可複寫式非揮發性記憶體模組130亦或是智慧卡晶片140。
當資料串700形成之後，主機系統1000會藉由寫入指令，將資料串700傳送至記憶體儲存裝置100的記憶體控制器110(步驟S506)。亦即，主機系統1000會傳送寫入指令至記憶體儲存裝置100，而此一寫入指令係被設定為將資料串700寫入至記憶體儲存裝置100。
當資料串700被傳送到記憶體控制器110之後，主機系統1000會依序地傳送複數個讀取指令至記憶體儲存裝置100的記憶體控制器110，直到主機系統1000從記憶體儲存裝置100接收到智慧卡晶片140所產生的回應訊息為止。其中，上述每一個讀取指令被設定為讀取記憶體儲存裝置100的複數個邏輯區塊B1至BN當中的一邏輯區塊的資料。其中，圖8為上述複數個邏輯區塊B1至BN之示意圖。在本發明中，上述複數個邏輯區塊B1至BN可以屬於單一特定檔案，或屬於多個特定檔案。此外，在本發明一範例實施例中，上述複數個邏輯區塊B1至BN中的每一個邏輯區塊具有相同的容量。
請參考圖5，在將複數個讀取指令傳送到記憶體儲存裝置100之前，主機系統1000的資料處理模組206會設定指標BP，以將指標BP對應到上述複數個邏輯區塊B1至BN當中的一邏輯區塊BS(步驟S508)。其中，邏輯區塊BS在本文中係被定義為「啟始邏輯區塊」，用以表示第一個被執行的讀取指令所對應的邏輯區塊。須說明的，啟始邏輯區塊BS可以是複數個邏輯區塊B1至BN當中的任何一個邏輯區塊。當將指標BP設定為啟始邏輯區塊BS之後，主機系統1000會傳送一讀取指令(步驟S510)，而此一讀取指令被設定讀取指標BP所對應的邏輯區塊中讀取資料。另須說明的，在主機系統1000傳送該讀取指令之前，資料管理模組206會先確認該快取記憶體212是否已經儲存有指標BP所對應的邏輯區塊的資料，若有，則資料管理模組206會直接從快取記憶體212中讀取，而不會再從記憶體儲存裝置100讀取。另一方面，倘若快取記憶體212尚未儲存有指標BP所對應的邏輯區塊的資料，則步驟S510中的讀取指令則會傳送到記憶體儲存裝置100的記憶體控制器110，並由記憶體控制器110執行。在本範例實施例中，當記憶體控制器110接收到主機系統1000所輸出的讀取指令之後，記憶體控制器110會先判斷此讀取指令是否被設定為讀取上述複數個邏輯區塊B1至BN的資料，而倘若該讀取指令被設定為讀取上述複數個邏輯區塊B1至BN的資料，記憶體控制器110是由一暫存器中直接產生一預設樣式(pattern)的資料(例如所有位元全為零的資料)，以減少因讀取資料而耗費的時間。上述的預設樣式的資料可以是任何樣式的資料，而使主機系統1000得以藉由檢查記憶體控制器100所回傳的回應資料串中是否為上述預設樣式的資料，判斷所接收到的回應資料串是否為記憶體控制器100因智慧卡晶片140尚未產生回應訊息而產生的回應資料串。換言之，倘若主機系統1000所接收到的回應資料串中為上述預設樣式的資料，則主機系統1000即判斷所接收到的回應資料串為記憶體控制器100因智慧卡晶片140尚未產生回應訊息而產生的回應資料串。
請再參考圖5，主機系統1000藉由資料處理模組206自記憶體儲存裝置100或快取記憶體212得到所需讀取位址所對應的回應資料串(步驟S512)，其中，上述回應資料串中包含有上述的寫入符記WT以及第一驗證碼。其中，上述的第一驗證碼為記憶體控制器110將相關的資訊進行編碼後所產生。上述的相關資訊例如是智慧卡晶片140的回應訊息、寫入符記WT或是從可複寫式非揮發性記憶體模組130所讀取的資料。舉例來說，在本發明一範例實施例中，記憶體控制器110藉由記憶體管理電路402使用智慧卡晶片140的回應訊息以及寫入符記WT去執行一雜湊函數(hash function)，以產生上述的第一驗證碼。又例如，在本發明一範例實施例中，記憶體控制器110藉由記憶體管理電路402使用智慧卡晶片140的回應訊息、特定標記702以及寫入符記WT去執行雜湊函數，以產生上述的第一驗證碼。此外，當記憶體控制器110接收到包含有寫入符記WT的資料串700時，會儲存其中的寫入符記WT，之後當記憶體控制器110回應主機系統1000所傳送的讀取指令時，會將所儲存的寫入符記WT加到要回傳的回應資料串內。
請參考圖9，圖9為記憶體控制器110回傳至資料處理模組206的回應資料串900之資料結構圖。回應資料串900包含有一寫入符記區902、一資料區904以及一驗證資料區906，其中寫入符記區902用來記載上述的寫入符記WT，資料區904用來記載智慧卡晶片140所產生的訊息或記載上述預設樣式的資料，而驗證資料區906用來記載上述的第一驗證碼。須注意的，寫入符記區902、資料區904及驗證資料區906在回應資料串900中的位置並不以圖9所繪示的為限，且可依據不同需要進行調整。
請在參考圖5。當主機系統1000的資料處理模組206在步驟S512中接收到回應資料串900後，會從回應資料串900中擷取出寫入符記WT及第一驗證碼，並依據所接收到的回應資料串900產生第二驗證碼(步驟S514)。其中，從回應資料串900中所擷取出寫入符記WT和第一驗證碼可以是編輯過或是未編輯過的。此外，主機系統1000產生第二驗證碼的方式可以與記憶體控制器110產生第一驗證碼的方式相同。舉例來說，主機系統1000及記憶體控制器110可執行相同的雜湊函數分別產生第二驗證碼及第一驗證碼。在本發明一範例實施例中，主機系統1000使用所擷取的回應訊息以及寫入符記WT去執行雜湊函數，以產生上述的第二驗證碼。又例如，在本發明一範例實施例中，主機系統1000使用所擷取的回應訊息、特定標記702以及寫入符記WT去執行雜湊函數，以產生上述的第二驗證碼。之後，在步驟S514中，主機系統1000藉由資料處理模組206檢核回應資料串900中的寫入符記WT是否與主機系統1000所儲存的寫入符記WT一致(步驟S516)。倘若上述兩寫入符記WT彼此一致，則進行步驟S520；而倘若上述兩寫入符記WT並不一致，則進行步驟S518。
在步驟S518中，主機系統1000藉由資料處理模組206重新設定指標BP，以重複執行步驟S510～S516。
在步驟S520中，主機系統1000藉由資料處理模組206檢核第一驗證碼是否與主機系統1000所產生的第二驗證碼一致。倘若第一驗證碼與第二驗證碼彼此一致，則進行步驟S522；而倘若第一驗證碼與第二驗證碼並不一致，則進行步驟S518。
一般說來，步驟S516中所檢核的結果大多會是回應資料串900中的寫入符記WT是否與主機系統1000所儲存的寫入符記WT一致，且步驟S520中所檢核的結果大多會是第一驗證碼與第二驗證碼彼此一致。然而，因為主機系統1000具有快取記憶體212的緣故，快取記憶體212中會存有先前記憶體控制器110所回傳的回應資料串，而當資料處理模組206被重新啟動，主機系統1000所儲存的寫入符記WT與回應資料串900中的寫入符記WT即可能會一致，進而使主機系統1000所接收到的回應資料串900中的資料可能是快取記憶體212所儲存的舊有資料，而並非完全是記憶體儲存裝置100所新產生的資料。此外，因快取記憶體212處理快取資料方式的不同，當主機系統1000讀取邏輯區塊B1至BN上的資料時，快取記憶體212可能將舊有的資料回傳給資料處理模組206，這也會使主機系統1000所接收到的回應資料串900中的資料可能是快取記憶體212所儲存的舊有資料，而並非完全是記憶體儲存裝置100所新產生的資料。因此，倘若回應資料串900中的寫入符記WT與主機系統1000所儲存的寫入符記WT並不一致，或是第一驗證碼不同於第二驗證碼，則此回應資料串900即可被判定為是快取記憶體212所暫存的舊有資料，而非由記憶體控制器110因回應當次讀取指令所產生的新回應資料串。
在步驟S522中，主機系統1000藉由資料處理模組206檢核回應資料串900的資料區904內的資料是否與上述的預設樣式一致。倘若回應資料串900的資料區904內的資料全部與上述的預設樣式一致，則表示記憶體控制器110尚未接收到智慧卡晶片140的回應訊息，而會進行步驟S518；而相對的，倘若回應資料串900的資料區904內的資料與上述的預設樣式並不一致，則表示記憶體控制器110已經接收到智慧卡晶片140的回應訊息，而會進行步驟S524，以將所回應資料串900的資料區904內的資料視為智慧卡晶片140所產生的回應訊息。
相對於圖5所繪示的主機系統1000與智慧卡晶片140運作時的流程，記憶體儲存裝置100與主機系統1000的運作流程則可參考圖6。首先，當記憶體儲存裝置100開始運作時，記憶體控制器110會取得關於上述複數個邏輯區塊B1至BN的位址資訊(步驟S602)，以作為後續比對主機系統1000所傳送的讀取指令之用。之後，記憶體控制器110即可開始接收主機系統1000所輸出的寫入指令(步驟S604)，其中該寫入指令係被設定為寫入第一資料串至記憶體儲存裝置100，而該第一資料串可以是如圖7中所示的資料串700或是其他的資料串。當記憶體控制器110接收到寫入指令之後，即會檢核該第一資料串是否含有如圖7所示的特定標記702(步驟S606)。倘若第一資料串不含有特定標記702，則記憶體控制器110會依據寫入指令所指派的位址，將第一資料串寫入至可複寫式非揮發性記憶體模組130(步驟S608)；相對的，倘若第一資料串含有特定標記702，則記憶體控制器110會將第一資料串中的寫入符記WT(如圖7中的寫入符記706)記錄在緩衝記憶體410，並將特定標記702與寫入符記WT從第一資料串中去除，以產生第二資料串(如圖7中所示的C-APDU 704)，再將第二資料串傳送至智慧卡晶片140(步驟S610)。如此一來，藉由偵測第一資料串中是否含有特定標記702，記憶體控制器110即可判斷資料串應該送往可複寫式非揮發性記憶體模組130或送往智慧卡晶片140。須說明的，在本發明不具有可複寫式非揮發性記憶體模組130的其他範例實施例中，因資料串700不具有特定標記702，故圖4的流程中的步驟S606和S610會予以省略，且在步驟S610中即不須將特定標記702從資料串700除去，而直接將資料串700的至少一部份傳送到智慧卡晶片140。另須說明的，在本發明的另一個範例實施例中，上述的第二資料串即為上述的第一資料串。換言之，記憶體控制器110不會將特定標記702或寫入符記WT從第一資料串中去除，而是將第一資料串直接轉送到智慧卡晶片140。之後，智慧卡晶片140再從所接收到的第一資料串辨識出特定標記702、C-APDU 704和寫入符記WT。此外，本範例實施例中，第一資料串中的寫入符記WT除如上所述會記錄在緩衝記憶體410之外。在本發明的另一範例實施例中，記憶體控制器110會將第一資料串中的寫入符記WT記錄在可複寫式非揮發性記憶體模組130。
當第二資料串被送往智慧卡晶片140之後，記憶體控制器110即會等待接收主機系統1000所傳送過來的讀取指令(步驟S612)，其中上述的讀取指令包含但不限於主機系統1000於圖5之步驟S510所傳送的讀取指令。之後，記憶體控制器110會檢核所接收的讀取指令所指派的位址是否屬於上述的邏輯區塊B1至BN(步驟S614)，亦即記憶體控制器110會檢核所接收的讀取指令是否被設定為讀取上述複數個邏輯區塊B1至BN的資料。若上述讀取指令所指派的位址並非屬於邏輯區塊B1至BN，則記憶體控制器110會依據讀取指令所指派的位址讀取對應的資料(步驟S616)，並將資料傳送至主機系統1000；相對的，若上述讀取指令所指派的位址屬於上述的邏輯區塊B1至BN的邏輯位址，則記憶體控制器110會再檢核是否已經接收到智慧卡晶片140的回應訊息(步驟S618)，而在本範例實施例中，此回應訊息為智慧卡晶片140因接收到上述的第二資料串而產生，並且為一回應-應用程式協定資料單元(Response-Application Protocol Data Unit,R-APDU)。在步驟S618中，倘若記憶體控制器110已經接收到智慧卡晶片140的回應訊息，則記憶體控制器110依據回應訊息及寫入符記WT，產生第一驗證碼(步驟S622)。之後，記憶體控制器110將回應訊息、寫入符記WT及第一驗證碼加入至回應資料串900(步驟S624)，再將此回應資料串900傳送至主機系統1000(步驟S626)。
倘若在步驟S618中，記憶體控制器110尚未接收到智慧卡晶片140的回應訊息，則記憶體控制器110會回傳第二回應資料串至主機系統1000，以回應所接收到的讀取指令(步驟S620)。在本範例實施例中，第二回應資料串的資料結構亦與圖9所示回應資料串900的資料結構一致，其中寫入符記區902則用來記載寫入符記WT，而資料區904內的資料為上述的預設樣式。在本發明一範例實施例中，記憶體控制器110會依據寫入符記WT及上述的預設樣式，產生另一個第一驗證碼，並將此一第一驗證碼加入至第二回應資料串的驗證資料區906中。如此，主機系統1000可依據第二回應資料串中的第一驗證碼，檢核第二回應資料串的正確性。此外，在本發明一範例實施例中，倘若記憶體控制器110在步驟S618中尚未接收到智慧卡晶片140的回應訊息，則不產生另一個第一驗證碼，而將上述的寫入符記WT及預設樣式分別加入至回應資料串900的寫入符記區902及資料區904，以產生第二回應資料串。
當進行完步驟S620之後，記憶體控制器110會再繼續等待主機系統1000的下一個讀取指令，直到接收到智慧卡晶片140所產生的回應訊息，並回傳上述的具有智慧卡晶片140回應訊息的回應資料串900至主機系統1000為止。
在上述部分的範例實施例中，回應資料串900包含有寫入符記區902、資料區904以及驗證資料區906，其中寫入符記區902用來記載寫入符記WT。然而，在本發明一範例實施例中，回應資料串900可具有多個資料區段，而記憶體控制器110將寫入符記WT加入至每一資料區段中。如圖10所示，在此範例實施例中，回應資料串900具有多個資料區段908，而每一個資料區段908皆記錄有完整的寫入符記WT。更進一步地說，在此一範例實施例中，記憶體控制器110再將回應資料串900回傳至主機系統1000時，會將寫入符記WT加入至每一資料區段908中，以使每一資料區段908皆記錄有完整的寫入符記WT。之後，主機系統1000再從回應資料串900的每一資料區段908中分別擷取出寫入符記WT，並檢核每一所擷取出的寫入符記WT是否與所儲存的寫入符記WT相同。倘若每一所擷取出的寫入符記WT皆與所儲存的寫入符記WT相同，則判斷回應資料串900是記憶體儲存裝置100所新產生的資料，而非快取記憶體212所儲存的舊有資料。
在本發明一範例實施例中，每一資料區段908的大小為一扇區大小(512Bytes)。其中，扇區為主機系統1000更新資料時的最小單位。然而，本發明並不以此為限，每一資料區段908的大小亦可為其他大小，例如，1KB、2KB等。
請參考圖11及圖12。圖11和圖12是根據本發明第一範例實施例分別繪示主機系統1000及記憶體儲存裝置100運作時的流程圖。圖11流程的步驟大致與圖5流程的步驟相同，而兩流程之間的不同點在於圖11流程中的步驟S1114取代了圖5流程中的步驟S514，且圖11流程中的步驟S1116取代了圖5流程中的步驟S516及S520。主機系統1000在步驟S1114中擷取每一資料區段908中的寫入符記WT，並在在步驟S1116中檢核每一所擷取出的寫入符記WT是否與所儲存的寫入符記WT相同。若有任一所擷取出的寫入符記WT不同於主機系統1000所儲存的寫入符記WT，則進行步驟S518。此外，圖12流程的步驟大致與圖6流程的步驟相同，而兩流程之間的不同點在於圖11流程中的步驟S1224取代了圖6流程中的步驟S622及S624。在步驟S1224中，記憶體控制器110將智慧卡晶片140所產生的回應訊息加入至回應資料串900中，並將寫入符記WT加入至資料串900的每一資料區段908中。
在本發明一範例實施例中，記憶體控制器110除了會將寫入符記WT加入至資料串900的每一資料區段908中之外，還會產生上述的第一驗證碼，而主機系統1000除了會檢核每一所擷取出的寫入符記WT是否與所儲存的寫入符記WT相同之外，還會依據所接收到的回應資料串900產生第二驗證碼，並檢核第二驗證碼是否與第一驗證碼相同。
請參考圖13及圖14。圖13和圖14是根據本發明第一範例實施例分別繪示主機系統1000及記憶體儲存裝置100運作時的流程圖。圖13流程的步驟大致與圖5流程的步驟相同，而兩流程之間的不同點在於圖13流程中的步驟S1314取代了圖5流程中的步驟S514，且圖13流程中的步驟S1316取代了圖5流程中的步驟S516及S520。主機系統1000在步驟S1314中從回應資料串900中擷取第一驗證碼，且從每一資料區段908中分別擷取出寫入符記WT，並依據所接收到的回應資料串產生第二驗證碼。主機系統1000在步驟S1316中檢核每一所擷取出的寫入符記WT是否與所儲存的寫入符記WT相同。若有任一所擷取出的寫入符記WT不同於主機系統1000所儲存的寫入符記WT，則進行步驟S518。此外，圖14流程的步驟大致與圖6流程的步驟相同，而兩流程之間的不同點在於圖14流程中的步驟S1424取代了圖6流程中的步驟S624。在步驟S1424中，記憶體控制器110將第一驗證碼及智慧卡晶片140所產生的回應訊息加入至回應資料串900中，並將寫入符記WT加入至資料串900的每一資料區段908中。
綜上所述，本發明一範例實施例的資料串傳送與識別方法、記憶體儲存裝置及記憶體控制器，適用於主機系統及記憶體儲存裝置之間的資料傳遞。記憶體控制器將主機系統所傳送的資料串的至少一部份轉送至記憶體儲存裝置的智慧卡晶片。之後，主機系統可藉由執行複數個讀取指令，無誤地接收智慧卡晶片所產生的回應訊息。其中，記憶體控制器可將第一驗證碼加入至回傳至主機系統的回應資料串中，亦可將寫入符記分別記錄至回應資料串的每一資料區段中。主機系統可依據所接收的回應資料串，產生第二驗證碼。主機系統藉由檢核第一驗證碼是否與第二驗證碼相同，確認回應資料串的正確性。此外，主機系統亦可檢核每一資料區段的寫入符記，確認回應資料串的正確性。如此一來，主機系統可無誤地接收智慧卡晶片所產生的回應訊息。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．主機系統
12．．．記憶卡
14．．．快取記憶體
16．．．快閃記憶體
18．．．智慧卡晶片
100．．．記憶體儲存裝置
110．．．記憶體控制器
120．．．連接器
130．．．可複寫式非揮發性記憶體模組
140．．．智慧卡晶片
206．．．資料處理模組
212．．．快取記憶體
402．．．記憶體管理電路
404．．．主機介面
406．．．智慧卡晶片介面
408．．．記憶體介面
410．．．緩衝記憶體
412．．．錯誤檢查與校正電路
414．．．電源管理電路
700．．．資料串
702．．．特定標記
704．．．指令-應用程式協定資料單元
706．．．寫入符記
900．．．回應資料串
902．．．寫入符記區
904．．．資料區
906．．．驗證資料區
908．．．資料區段
1000．．．主機系統
1100．．．電腦
1102．．．微處理器
1104．．．隨機存取記憶體
1106．．．輸入/輸出裝置
1108．．．系統匯流排
1110．．．資料傳輸介面
1202．．．滑鼠
1204．．．鍵盤
1206．．．顯示器
1208．．．印表機
1212．．．隨身碟
1214．．．記憶卡
1216．．．固態硬碟
1310．．．數位相機
1312．．．SD卡
1314．．．MMC卡
1316．．．記憶棒
1318．．．CF卡
1320．．．嵌入式儲存裝置
B1～BN
S502~S524、S602~S626、S1114、S1116、S1224、S1314、S1316、S1424‧‧‧資料傳送程序的步驟
C-APDU‧‧‧指令-應用程式協定資料單元
WT‧‧‧寫入符記
圖1為習知搭配記憶卡之主機系統的功能方塊圖。
圖2A是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2B是根據本發明第一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖2C是根據本發明另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖3是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖4是根據第一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖5和圖6是根據本發明第一範例實施例分別繪示主機系統及記憶體儲存裝置運作時的流程圖。
圖7繪示本發明一實施例中主機系統通過記憶體控制器傳送指令或資料至智慧卡晶片時所採用的資料串之架構。
圖8為複數個邏輯區塊之示意圖。
圖9繪示本發明一實施例中記憶體控制器回傳至主機系統的回應資料串之結構。
圖10繪示本發明另一實施例中記憶體控制器回傳至主機系統的回應資料串之結構。
圖11和圖12是根據本發明第一範例實施例分別繪示主機系統1000及記憶體儲存裝置運作時的流程圖。
圖13和圖14是根據本發明第一範例實施例分別繪示主機系統及記憶體儲存裝置運作時的流程圖。
S602～S626、S1424．．．資料傳送程序的步驟

Claims (18)

  1. 一種資料串傳送與識別方法，其適用於一主機系統及一記憶體儲存裝置之間的資料傳遞，該記憶體儲存裝置具有一智慧卡晶片，該資料串傳送與識別方法包括：(a)該主機系統產生並儲存一寫入符記，並將該寫入符記結合於一資料串中；(b)該主機系統傳送一寫入指令至該記憶體儲存裝置，該寫入指令被設定為寫入該資料串至該記憶體儲存裝置；(c)該記憶體儲存裝置將該資料串的至少一部份傳遞至該智慧卡晶片，並記錄該資料串中的該寫入符記；(d)該主機系統依序地傳送複數個讀取指令至該記憶體儲存裝置，直到該主機系統從該記憶體儲存裝置接收到一回應資料串為止，其中該回應資料串被分為多個資料區段且該回應資料串是回應一個來自該自主機系統的讀取指令而被傳送至該主機系統，其中完整的該寫入符記被記錄於每一該些資料區段且一回應訊息及一第一驗證碼被記錄於該些資料區段，該回應訊息為該智慧卡晶片因接收到該資料串的至少一部份而產生，而該記憶體儲存裝置依據該回應訊息及該寫入符記產生該第一驗證碼；(e)該主機系統從所接收到的該回應資料串的該些資料區段中擷取出該寫入符記、該回應訊息及該第一驗證碼，並依據所擷取出的該寫入符記及該回應訊息產生一第二驗證碼；以及 (f)該主機系統檢核所擷取出的該第一驗證碼是否與該第二驗證碼相同，並檢核每一所擷取的該寫入符記是否與所儲存的該寫入符記相同，其中倘若該第一驗證碼與該第二驗證碼相同且每一所擷取的該寫入符記與所儲存的該寫入符記相同，則該主機系統將所接收到的該回應資料串中的該回應訊息視為該智慧卡晶片所產生的回應訊息。
  2. 如申請專利範圍第1項所述之資料串傳送與識別方法，其中該記憶體儲存裝置使用該回應訊息及該寫入符記去執行一雜湊函數(hash function)以產生該第一驗證碼，該主機系統使用所擷取出的該寫入符記及該回應訊息去執行該雜湊函數以產生該第二驗證碼。
  3. 如申請專利範圍第1項所述之資料串傳送與識別方法，其中倘若在步驟(f)中檢核出所擷取出的該第一驗證碼不同於第二驗證碼或檢核出所擷取的該寫入符記不同於所儲存的該寫入符記，則重複執行步驟(d)、(e)及(f)。
  4. 如申請專利範圍第1項所述之資料串傳送與識別方法，其中倘若該主機系統在步驟(f)中檢核出有任一所擷取出的該寫入符記與所儲存的該寫入符記不相同，則重複執行步驟(d)、(e)及(f)。
  5. 如申請專利範圍第1項所述之資料串傳送與識別方法，其中每一該些資料區段的大小為一扇區大小。
  6. 如申請專利範圍第1項所述之資料串傳送與識別方法，更包括：該記憶體儲存裝置判斷從該主機系統所接收的任一 資料串中是否含有一特定標記；以及倘若從該主機系統所接收的任一資料串中含有該特定標記，則將含有該特定標記的資料串的至少一部份傳送至該智慧卡晶片。
  7. 如申請專利範圍第6項所述之資料串傳送與識別方法，其中該回應資料串更包括該特定標記，該記憶體儲存裝置使用該特定標記、該回應訊息及該寫入符記去執行一雜湊函數以產生該第一驗證碼，而該主機系統從所接收到的該回應資料串中另擷取出該特定標記，並使用所擷取出的該特定標記、該寫入符記及該回應訊息去執行該雜湊函數以產生該第二驗證碼。
  8. 一種資料串傳送與識別方法，其適用於一主機系統及一記憶體儲存裝置之間的資料傳遞，該記憶體儲存裝置具有一智慧卡晶片，該資料串傳送與識別方法包括：(a)該主機系統產生並儲存一寫入符記，且將該寫入符記結合於一資料串中；(b)該主機系統傳送一寫入指令至該記憶體儲存裝置，該寫入指令被設定為寫入該資料串至該記憶體儲存裝置；(c)該記憶體儲存裝置將該資料串的至少一部份傳遞至該智慧卡晶片，並記錄該資料串中的該寫入符記；(d)該主機系統依序地傳送複數個讀取指令至該記憶體儲存裝置，直到該主機系統從該記憶體儲存裝置接收到一回應資料串為止，其中該回應資料串被分為多個資料區 段且該回應資料串是回應一個來自該自主機系統的讀取指令而被傳送至該主機系統，其中完整的該寫入符記被記錄於每一該些資料區段且一回應訊息被記錄於該些資料區段，而該回應訊息為該智慧卡晶片因接收到該資料串的至少一部份而產生；(e)該主機系統從所接收到的該回應資料串的每一該些資料區段中擷取出該寫入符記；以及(f)該主機系統檢核每一所擷取出的該寫入符記是否與所儲存的該寫入符記相同，其中當每一所擷取出的該寫入符記與所儲存的該寫入符記相同時，則該主機系統將所接收到的該回應資料串中的該回應訊息視為該智慧卡晶片所產生的回應訊息。
  9. 如申請專利範圍第8項所述之資料串傳送與識別方法，其中倘若該主機系統在步驟(f)中檢核出有任一所擷取出的該寫入符記與所儲存的該寫入符記不相同，則重複執行步驟(d)、(e)及(f)。
  10. 如申請專利範圍第8項所述之資料串傳送與識別方法，其中每一該些資料區段的大小為一扇區大小。
  11. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，用以儲存資料；一智慧卡晶片，用以基於所接收到的一資料串的至少一部份而產生一回應訊息；以及一記憶體控制器，耦接至該連接器、該可複寫式非揮 發性記憶體模組及該智慧卡晶片，用以控制該可複寫式非揮發性記憶體及該智慧卡晶片的操作；其中該記憶體控制器藉由該連接器從該主機系統接收一寫入指令，該寫入指令被設定為將該資料串寫入至一邏輯位址；其中該記憶體控制器將該資料串的至少一部份傳遞至該智慧卡晶片，並記錄該資料串中的該寫入符記；其中該記憶體控制器從該智慧卡晶片接收該回應訊息；其中該記憶體控制器依據該回應訊息及該寫入符記，產生一第一驗證碼；其中該記憶體控制器根據該回應訊息及該第一驗證碼產生具有多個資料區段的一回應資料串，並且分別地將該寫入符記加入至每一該些資料區段，其中該回應資料串與該第一驗證碼被記錄於該些資料區段；其中該記憶體控制器藉由該連接器將該回應資料串傳送至該主機系統；其中該主機系統依序地傳送複數個讀取指令至該記憶體儲存裝置，直到該主機系統從該記憶體儲存裝置接收到該回應資料串為止，其中該回應資料串是回應一個來自該自主機系統的讀取指令而被傳送至該主機系統。
  12. 如申請專利範圍第11項所述之記憶體儲存裝置，其中該記憶體控制器使用該回應訊息及該寫入符記去執行一雜湊函數以產生該第一驗證碼。
  13. 如申請專利範圍第12項所述之記憶體儲存裝置，其中每一該些資料區段的大小為一扇區大小。
  14. 如申請專利範圍第11項所述之記憶體儲存裝置，其中該記憶體控制器判斷從該主機系統所接收的任一資料串中是否含有一特定標記，且倘若從該主機系統所接收的任一資料串中含有該特定標記，則該記憶體控制器將含有該特定標記的資料串的至少一部份傳送至該智慧卡晶片。
  15. 如申請專利範圍第14項所述之記憶體儲存裝置，其中該記憶體控制器使用該特定標記、該回應訊息及該寫入符記去執行一雜湊函數以產生該第一驗證碼。
  16. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組及一智慧卡晶片，該記憶體控制器包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一智慧卡晶片介面，用以耦接至該智慧卡晶片；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該智慧卡晶片介面；其中該記憶體管理電路藉由該主機介面從該主機系統接收一寫入指令，該寫入指令被設定為將一資料串寫入至一邏輯位址，而該資料串具有一寫入符記；其中該記憶體管理電路藉由該智慧卡晶片介面將該資料串的至少一部份傳遞至該智慧卡晶片，並記錄該資料 串中的該寫入符記；其中該記憶體管理電路藉由該智慧卡晶片介面從該智慧卡晶片接收一回應訊息；其中該記憶體管理電路根據該回應訊息產生具有多個資料區段的一回應資料串，並且分別地將該寫入符記及加入至每一該些資料區段，其中該回應資料串被記錄於該些資料區段；其中該記憶體管理電路藉由該主機介面將該回應資料串傳送至該主機系統；其中該主機系統依序地傳送複數個讀取指令至該記憶體儲存裝置，直到該主機系統從該記憶體儲存裝置接收到該回應資料串為止，其中該回應資料串是回應一個來自該自主機系統的讀取指令而被傳送至該主機系統。
  17. 如申請專利範圍第16項所述之記憶體控制器，其中該記憶體管理電路判斷從該主機系統所接收的任一資料串中是否含有一特定標記，且倘若從該主機系統所接收的任一資料串中含有該特定標記，則該記憶體管理電路將含有該特定標記的資料串的至少一部份傳送至該智慧卡晶片。
  18. 如申請專利範圍第16項所述之記憶體控制器，其中每一該些資料區段的大小為一扇區大小。
TW100140417A 2011-11-04 2011-11-04 記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法 TWI596486B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100140417A TWI596486B (zh) 2011-11-04 2011-11-04 記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法
US13/352,287 US9043549B2 (en) 2011-11-04 2012-01-17 Memory storage apparatus, memory controller, and method for transmitting and identifying data stream

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100140417A TWI596486B (zh) 2011-11-04 2011-11-04 記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法

Publications (2)

Publication Number Publication Date
TW201319817A TW201319817A (zh) 2013-05-16
TWI596486B true TWI596486B (zh) 2017-08-21

Family

ID=48224535

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100140417A TWI596486B (zh) 2011-11-04 2011-11-04 記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法

Country Status (2)

Country Link
US (1) US9043549B2 (zh)
TW (1) TWI596486B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010016300A1 (ja) * 2008-08-05 2010-02-11 日本電気株式会社 半導体検証装置、方法およびプログラム
US10212158B2 (en) 2012-06-29 2019-02-19 Apple Inc. Automatic association of authentication credentials with biometrics
US9832189B2 (en) 2012-06-29 2017-11-28 Apple Inc. Automatic association of authentication credentials with biometrics
US9959539B2 (en) 2012-06-29 2018-05-01 Apple Inc. Continual authorization for secured functions
US9819676B2 (en) 2012-06-29 2017-11-14 Apple Inc. Biometric capture for unauthorized user identification
US9430324B2 (en) * 2013-05-24 2016-08-30 Rambus Inc. Memory repair method and apparatus based on error code tracking
US10331866B2 (en) 2013-09-06 2019-06-25 Apple Inc. User verification for changing a setting of an electronic device
US20150073998A1 (en) 2013-09-09 2015-03-12 Apple Inc. Use of a Biometric Image in Online Commerce
KR102146037B1 (ko) * 2013-11-14 2020-08-19 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
US20150220931A1 (en) 2014-01-31 2015-08-06 Apple Inc. Use of a Biometric Image for Authorization
TWI550615B (zh) * 2014-08-28 2016-09-21 群聯電子股份有限公司 資料存取方法、記憶體儲存裝置及記憶體控制電路單元
US11533177B2 (en) * 2015-03-13 2022-12-20 United States Postal Service Methods and systems for data authentication services
US10645068B2 (en) 2015-12-28 2020-05-05 United States Postal Service Methods and systems for secure digital credentials
US10298649B2 (en) * 2017-02-15 2019-05-21 Microsoft Technology Licensing, Llc Guaranteeing stream exclusivity in a multi-tenant environment
CN108964918B (zh) * 2017-05-19 2021-11-30 北京京东尚科信息技术有限公司 一种验证码的验证方法和装置
US11010233B1 (en) 2018-01-18 2021-05-18 Pure Storage, Inc Hardware-based system monitoring
US11514174B2 (en) * 2019-01-23 2022-11-29 Micron Technology, Inc. Memory devices with cryptographic components
US11645162B2 (en) 2019-11-22 2023-05-09 Pure Storage, Inc. Recovery point determination for data restoration in a storage system
US12067118B2 (en) 2019-11-22 2024-08-20 Pure Storage, Inc. Detection of writing to a non-header portion of a file as an indicator of a possible ransomware attack against a storage system
US12050683B2 (en) 2019-11-22 2024-07-30 Pure Storage, Inc. Selective control of a data synchronization setting of a storage system based on a possible ransomware attack against the storage system
US12079502B2 (en) 2019-11-22 2024-09-03 Pure Storage, Inc. Storage element attribute-based determination of a data protection policy for use within a storage system
US11520907B1 (en) 2019-11-22 2022-12-06 Pure Storage, Inc. Storage system snapshot retention based on encrypted data
US12079356B2 (en) 2019-11-22 2024-09-03 Pure Storage, Inc. Measurement interval anomaly detection-based generation of snapshots
US11687418B2 (en) 2019-11-22 2023-06-27 Pure Storage, Inc. Automatic generation of recovery plans specific to individual storage elements
US11675898B2 (en) 2019-11-22 2023-06-13 Pure Storage, Inc. Recovery dataset management for security threat monitoring
US11720692B2 (en) 2019-11-22 2023-08-08 Pure Storage, Inc. Hardware token based management of recovery datasets for a storage system
US11657155B2 (en) 2019-11-22 2023-05-23 Pure Storage, Inc Snapshot delta metric based determination of a possible ransomware attack against data maintained by a storage system
US11500788B2 (en) * 2019-11-22 2022-11-15 Pure Storage, Inc. Logical address based authorization of operations with respect to a storage system
US11720714B2 (en) * 2019-11-22 2023-08-08 Pure Storage, Inc. Inter-I/O relationship based detection of a security threat to a storage system
US12079333B2 (en) 2019-11-22 2024-09-03 Pure Storage, Inc. Independent security threat detection and remediation by storage systems in a synchronous replication arrangement
US11615185B2 (en) 2019-11-22 2023-03-28 Pure Storage, Inc. Multi-layer security threat detection for a storage system
US11651075B2 (en) 2019-11-22 2023-05-16 Pure Storage, Inc. Extensible attack monitoring by a storage system
US11341236B2 (en) 2019-11-22 2022-05-24 Pure Storage, Inc. Traffic-based detection of a security threat to a storage system
US11625481B2 (en) * 2019-11-22 2023-04-11 Pure Storage, Inc. Selective throttling of operations potentially related to a security threat to a storage system
US11941116B2 (en) 2019-11-22 2024-03-26 Pure Storage, Inc. Ransomware-based data protection parameter modification
US11755751B2 (en) 2019-11-22 2023-09-12 Pure Storage, Inc. Modify access restrictions in response to a possible attack against data stored by a storage system
US12050689B2 (en) 2019-11-22 2024-07-30 Pure Storage, Inc. Host anomaly-based generation of snapshots
US11593021B2 (en) * 2020-11-06 2023-02-28 Hewlett Packard Enterprise Development Lp Writing a container index to persistent storage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040049726A1 (en) * 2002-09-05 2004-03-11 Goyins Gregg S. Error detection system for a FIFO memory
TW200821837A (en) * 2006-07-07 2008-05-16 Sandisk Corp System and method for controlling information supplied from memory device
US20100186077A1 (en) * 2009-01-19 2010-07-22 Phison Electronics Corp. System, controller, and method thereof for transmitting data stream
TW201033807A (en) * 2009-03-10 2010-09-16 Phison Electronics Corp Data processing system, controller, and method thereof for searching specific memory area

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040049726A1 (en) * 2002-09-05 2004-03-11 Goyins Gregg S. Error detection system for a FIFO memory
TW200821837A (en) * 2006-07-07 2008-05-16 Sandisk Corp System and method for controlling information supplied from memory device
US20100186077A1 (en) * 2009-01-19 2010-07-22 Phison Electronics Corp. System, controller, and method thereof for transmitting data stream
TW201033807A (en) * 2009-03-10 2010-09-16 Phison Electronics Corp Data processing system, controller, and method thereof for searching specific memory area

Also Published As

Publication number Publication date
US9043549B2 (en) 2015-05-26
TW201319817A (zh) 2013-05-16
US20130117507A1 (en) 2013-05-09

Similar Documents

Publication Publication Date Title
TWI596486B (zh) 記憶體儲存裝置、記憶體控制器及資料串傳送與識別方法
TWI479359B (zh) 指令執行方法、記憶體控制器與記憶體儲存裝置
TWI406130B (zh) 資料處理系統、控制器及其搜尋特定記憶體區的方法
TWI397821B (zh) 資料串傳送方法、系統及其控制器
TWI423026B (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
US8831229B2 (en) Key transport method, memory controller and memory storage apparatus
TWI472927B (zh) 資料串分派與傳送方法、記憶體控制器與記憶體儲存裝置
TWI454912B (zh) 資料處理方法、記憶體控制器與記憶體儲存裝置
TWI459202B (zh) 資料處理方法、記憶體控制器與記憶體儲存裝置
CN113885808B (zh) 映射信息记录方法以及存储器控制电路单元与存储装置
US8812756B2 (en) Method of dispatching and transmitting data streams, memory controller and storage apparatus
TWI430104B (zh) 資料串分派與傳送方法、記憶體控制器與記憶體儲存裝置
US9483195B2 (en) Response reading method and data transmission system
TWI546667B (zh) 智慧卡管理方法、記憶體儲存裝置及記憶體控制電路單元
CN103116470B (zh) 存储器储存装置、存储器控制器及数据串传送与识别方法
KR20230034646A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US8544424B2 (en) System, controller and method thereof for transmitting and distributing data stream
TWI840734B (zh) 指令管理方法、記憶體儲存裝置及記憶體控制電路單元
CN114527941B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI795119B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US20240031165A1 (en) Signature verification method, memory storage device and memory control circuit unit
US10324894B2 (en) Storage device management method and system, and memory storage device thereof
CN115238321A (zh) 签名验证方法、存储器存储装置及存储器控制电路单元
TW202433265A (zh) 有效節點管理方法、記憶體儲存裝置及記憶體控制電路單元