TWI590246B - 採用錯誤偵測編碼處理之用於記憶體裝置的時序優化 - Google Patents

採用錯誤偵測編碼處理之用於記憶體裝置的時序優化 Download PDF

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Description

採用錯誤偵測編碼處理之用於記憶體裝置的時序優化
本揭示發明的實施例大致上有關於積體電路的領域，且更具體而言，有關於在轉移具有共享錯誤位元碼之共同框架中的資料時，用於將錯誤位元核對和時序優化的系統、方法、及設備。
隨電子及計算裝置演進成提供更多功能並處理更多內容，資訊轉移至相關記憶體系統中的速率持續增加。除了更快的轉移速率外，也需要藉由錯誤偵測而達到的資料完整性及良好的資料安全性。
然而，提供資料完整性及錯誤覆蓋率的習知方式也可能影響記憶體處理效率並損及整體系統效能。
100‧‧‧系統
101‧‧‧互連
102‧‧‧命令/位址通道
104‧‧‧資料(DQ)通道
106A、106B、106C‧‧‧資料框架
110‧‧‧主機
112、122‧‧‧錯誤核對和(CRC)邏輯
114、124‧‧‧成框邏輯
116、126‧‧‧啟用/停用邏輯
120‧‧‧記憶體裝置
200‧‧‧寫入資料框架
300‧‧‧處理週期方案
400‧‧‧時序圖
500‧‧‧處理
Cl‧‧‧時鐘週期
T8、T17、T21、T22‧‧‧時刻
tWL‧‧‧共同最初寫入延遲週期
tWR‧‧‧寫入恢復時序
tWTR_L、tWTR_S‧‧‧往返時間
本揭示技術的實施例在附圖的圖中係以範例而非限制 的方式說明，其中相似的參考數字表示相似元件。
圖1描畫根據本揭示發明的實施例描繪計算系統之經選擇實施樣態的高階方塊圖。
圖2描畫根據本揭示發明之實施例的寫入框架格式。
圖3描畫根據本揭示發明的實施例之將用於連續處理之往返時序優化的高階處理週期方案。
圖4描畫根據本揭示發明之實施例描繪用於連續處理之優化往返時序的時序圖。
圖5描畫根據本揭示發明的實施例之將用於連續處理的往返時序優化之處理的功能流程圖。
【發明內容及實施方式】
本揭示的實施例大致上有關於用於將主機及記憶體裝置之間的連續處理的往返時序優化的系統、方法、及設備。該主機包括用於產生包括複數個資料位元及附加在該等資料位元之終端的錯誤位元核對和之寫入框架的成框邏輯。該主機更包括幫助該寫入框架至該記憶體裝置之轉移的匯流排基礎架構，及包括將往返時間界定成開始於緊接在該寫入框架之該等資料位元的轉移之後的時刻的邏輯。該往返時間量測待將後續寫入框架轉移的時間延遲。以此方式，往返時間被優化以促使連續資料操作的較早開始，因此降低連續接連處理的總體延遲。
論及圖式，圖1係根據本揭示之實施例描繪已實作計算系統之經選擇實施樣態的高階方塊圖。系統 100可代表任何數量的可包括具有自動刷新模式之記憶體裝置的電子及/或計算裝置。此種電子及/或計算裝置可包括伺服器、桌上型電腦、膝上型電腦、行動裝置、智慧型手機、遊戲裝置、平板電腦、網路裝置等。在本說明實施例中，系統100包括主機110(例如，記憶體控制器)及記憶體裝置120(例如，DRAM)。在其他實施例中，系統100可包括更多元件、更少元件、及/或不同元件。
互連101連接主機110與記憶體裝置120。在部分實施例中，互連101(至少部分)係點對點互連。在其他實施例中，互連101(至少部分)係多分支匯流排。在部分實施例中，互連101至少部分遵守界定雙倍資料速率匯流排的一或多個標準及/或規格(例如，DDR1、DDR2、DDR3、及DDR4等)。在說明實施例中，互連101包括命令/位址通道102及資料(或DQ)通道104。在其他實施例中，互連101可包括更多元件、更少元件、及/或不同元件。
命令/位址(C/A)通道102提供用於傳送命令及位址至記憶體裝置120的複數條通道。DQ通道104提供雙向讀/寫資料匯流排。在其他實施例中，DQ通道104可能係單向的。為便於描述，參考x8資料寬度的記憶體裝置描述本揭示發明的實施例。然而，將理解本揭示發明的實施例可包括其他裝置資料寬度如x4、x16、x32等。
主機110控制至記憶體裝置120及來自其的 資料轉移。在部分實施例中，將主機110積集在與一或多個處理器相同的晶粒上。在其他實施例中，主機110係計算系統之晶片組的一部分。主機110可能使用各種命令以控制資料轉移。例如，可能將針對完全寫入編碼的命令界定為「W」。在部分實施例中，主機110供應用於部分寫入的命令(例如，Wm)，其中使用一或多個資料遮罩位元遮住至少部分寫入資料。
除此之外，主機110包括錯誤偵測能力如錯誤核對和(CRC)112、成框邏輯114、及啟用/停用邏輯116。CRC邏輯112使主機110可支援頻內CRC機制。例如，CRC邏輯112使主機110可產生在一或多個資料框架中轉移的CRC核對和(例如，透過DQ通道104)。在部分實施例中，CRC核對和可能針對部分寫入框架產生。CRC核對和可能涵蓋寫入框架中的(至少部分)資料位元及(至少部分)資料遮罩位元。在部分實施例中，資料位元、資料遮罩位元、及對應核對和係在共同框架中轉移(例如，透過DQ通道104)。
在部分實施例中，可選擇性地啟用或停用涵蓋資料框架之CRC的使用。例如，在說明實施例中，主機110包括啟用/停用邏輯116以選擇性地啟用或停用CRC的使用。在部分實施例中，啟用/停用邏輯116可能包括一或多個暫存器位元(例如，模式暫存器組或MRS位元)。
主機110也可能包括成框邏輯114。成框邏輯 114包括組合被轉移至記憶體裝置120之框架的邏輯。相似地，邏輯114也可能包括分解接收自記憶體裝置120之框架的邏輯。在部分實施例中，成框邏輯114能組合多於一種的資料框架(例如，資料框架106A、106B、及106C)。
記憶體裝置120(至少部分地)提供用於系統100的主系統記憶體。在部分實施例中，記憶體裝置120包含DRAM裝置(例如，DDR1、DDR2、DDR3、DDR4等)。記憶體裝置120包括錯誤核對和(CRC)邏輯122、成框邏輯124、及啟用停用邏輯126。在部分實施例中，CRC邏輯122使記憶體裝置120可支援頻內CRC機制(例如，在DQ通道104上)。術語「頻內CRC機制」係指支援CRC(或其他錯誤位元方案)而無需加入額外插腳。CRC邏輯122可能包括基於已接收資料框架產生區域核對和的CRC產生邏輯。區域核對和可能與在框架中運送的核對和比較，以決定是否有任何傳輸錯誤。當傳輸錯誤發生時，記憶體裝置120可能通知主機110。
成框邏輯124包括組合從主機110轉移之框架的邏輯。邏輯124也可能包括分解從主機110接收之框架的邏輯。在部分實施例中，成框邏輯124能組合多於一種的資料框架(例如，資料框架106)。
如上文提及的，在部分實施例中，可選擇性地啟用或停用涵蓋資料框架之CRC的使用。例如，在說明實施例中，記憶體裝置120包括啟用/停用邏輯126以 選擇性地啟用或停用CRC的使用。在部分實施例中，啟用/停用邏輯126可能包括一或多個暫存器位元(例如，模式暫存器組或MRS位元)。
在許多實施例中，啟用CRC，而使得頻內CRC位元組被提供以確保對傳輸錯誤的覆蓋率。因此，圖2描繪根據本揭示發明的實施例之具有CRC位元組的x8寫入資料框架200的選定實施樣態。尤其，寫入資料框架200代表正寫至記憶體之資料的框架。寫入資料框架200包含十單位區間(UI)格式，其中將頻內CRC核對和位元組附接在框架的終端。在說明實施例中，前八個UI傳送寫入資料位元組(例如，UI 0至UI 7)，同時UI 8傳送CRC位元組且UI 9係未使用的，從而全部包含「1」。在部分實施例中，前八個UI(例如，UI 0至UI 7)傳送寫入資料位元組、UI 8傳送CRC位元組、且UI 9傳送資料遮罩位元組。在任何情形中，待轉移的寫入資料框架200包含10個UI。
在部分實作中，僅處理包含寫入資料框架200的10個UI之代表寫入資料的前八個UI(例如，UI 0-UI 7)，以存取、複製、及/或儲存至/自DRAM記憶體裝置核心的資料。換言之，代表CRC核對和位元組之寫入資料框架200的最後2個UI(例如，UI 8及UI 9)未被轉移至DRAM核心。此係因為將寫入資料框架200的2個CRC UI與區域CRC核對和比較以決定任何傳輸錯誤的核對和處理係平行執行的且不需要存取或轉移至DRAM核 心。
然而，即使最後2個CRC UI不為DRAM記憶體裝置所使用，處理時序週期(亦即處理寫入操作並計入往返延遲及設定時間延遲所消耗的時間)可能基於全部10個UI寫入資料框架200。例如，雖然包含CRC核心和位元組的最後二UI不為DRAM裝置所使用，在針對CRC-啟用情況處理多個接連寫-至-讀及/或寫-至-寫處理時，用於啟始接連連續處理的時序可能基於10個UI寫入資料框架。
應理解基於不為DRAM記憶體裝置所使用之UI的處理時序可能降低處理效率並影響整體系統效能。為此，圖3描繪根據本揭示發明之各種實施例的處理週期方案300。藉由將用於連續處理的往返時序界定成緊接在處理寫入資料之後開始而不將處理CRC位元組所消耗的時間列入考慮，處理方案300代表與CRC是否啟用無關之更均勻及有效率的處理時序週期。
特別係根據本揭示發明的各種實施例，處理方案300識別指示執行各種處理所消耗之時間的時鐘週期(例如，Cl 0-Cl 5)。例如，圖3描畫用於下列各者的處理時序：(a)在不同的DRAM庫群組之間的寫-至-讀處理(tWTR_S)；(b)用於相同DRAM庫群組的寫-至-讀處理(tWTR_L)；及(c)寫入恢復(tWR)。為了理解，處理方案300與上文討論之非限制性實施例一致地使用具有CRC位元組的x8寫入資料框架200，包含10 UI 格式，其之8個UI傳送寫入資料且最後2個UI傳送CRC位元組或一個係CRC位元組且一個係虛構位元組(亦即，全部係「1」)。再者，處理週期方案300反映雙倍資料速率(DDR)匯流排介面，其中操作針對各時鐘週期Cl的上昇及下降邊緣二者執行(亦即，雙倍激昇匯流排)，使得在各時鐘週期Cl期間處理二個UI。
如圖3所示，任何提及之處理的執行包括可跨越一或多個時鐘週期(例如，Cl i-j)之共同最初寫入延遲週期(tWL)。tWL通常反映在主機110(例如，記憶體控制器)提供寫入資料之前的時間流逝。
在最初的tWL週期之後，針對包含不同DRAM庫群組之間的寫-至-讀操作的處理(WTR_S)，8個UI寫入資料在四個時鐘週期(例如，Cl 0-Cl 3)期間處理，同時2個UI CRC(其包括虛構位元組)係在時鐘週期Cl 4中處理。然而，並非將用於後續寫-至-讀操作(在不同DRAM庫群組之間)的往返時間tWTR_S指定為在時鐘週期Cl 5開始時開始(亦即，在該等2個UI CRC在Cl 4中處理之後)，而是將往返時間界定成在Cl 4開始時開始(亦即，在該等8個UI寫入資料已受處理之後)。
按照類似的思路，針對相同DRAM庫群組的寫-至-讀操作(WTR_L)，將8個UI寫入資料顯示成在四個時鐘週期期間(例如，Cl 0-Cl 3)處理，同時將2個UI CRC顯示成在時鐘週期Cl 4中處理。再次，與在Cl 5 的開始相反，用於後續寫-至-讀操作(針對相同的DRAM庫群組)的往返時間tWTR_L係在Cl 4開始時開始。如圖3所描畫的，寫入恢復時序(tWR)也是如此。
在這樣作時，處理週期方案300藉由將往返時序推前一時鐘週期而在2個UI CRC的處理期間利用DRAM核心的不參與。此使主機110(例如，記憶體控制器)可提前一時鐘週期啟始次一連續處理。因此，處理週期方案300提供往返時間週期優化及連續資料操作的更早啟始，從而降低如循序寫入、讀取、及寫入恢復操作之接連處理的整體延遲。
圖4描繪根據本揭示發明之各種實施例的時序圖400。時序圖400與上述處理週期方案300一致地提供x8寫入資料框架200之操作的更詳細表示，該資料框架具有傳送資料的8個UI及傳送CRC位元組的最後2個UI(或一個係CRC位元組且一個係虛構位元組)。將理解時序圖400可能應用至其他格式如x4寫入資料框架。
尤其，時序圖400指示寫入命令係在時刻T8發佈。在九個時鐘區間的寫入延遲tWL之後，主機110(例如，記憶體控制器)在時刻T17供應寫入資料。如圖4中所描畫的，針對該等10個UI框架的處理跨越5個時鐘週期(亦即，從T17至T22)。然而，用於寫-至-讀tWTR及寫入恢復tWR的往返時間在4個時鐘週期的結束時在時刻T21開始。此描繪將用於tWTR及tWR的往返時間界定成在處理8個UI的資料之後開始，與等到處理 全部10個UI資料框架200之後相反。因此，主機110(例如，記憶體控制器)能提前一時鐘週期觸發或啟始後續接連處理。
為此，圖5描繪處理500，其係根據本揭示發明之各種實施例描繪用於優化往返時序的方法之選定實施樣態的流程圖。在區塊502，處理500提供寫入框架的產生。如上文提及的，主機110(例如，記憶體控制器)包括提供命令及對應位址資訊及資料至記憶體裝置120的邏輯。主機110也包括錯誤核對和(CRC)邏輯112，以產生錯誤位元核對和(例如，CRC核對和)及成框邏輯114，以將資料位元及錯誤位元核對和組合至待轉移至記憶體裝置120的框架中。
在區塊504，經由資料匯流排將資料框架轉移至記憶體裝置120。在轉移後，在區塊506，將往返時間的開始界定為緊接在資料位元已轉移之後的時刻開始。亦即，以與轉移CRC核對和所消耗的時間對應的時間區間(例如，一或二個時鐘週期)將往返時間提前。
在區塊508，主機110使用先前界定的往返時間觸發連續接連寫入框架的轉移。因此，處理500提供往返時間週期優化及連續資料操作的更早啟始，從而降低如循序寫入、讀取、及寫入恢復操作之接連處理的整體延遲。
將理解也可能將本揭示發明之實施例的成分提供為用於儲存機器可執行指令的機器可讀媒體。機器可 讀媒體可能包括但未受限於：快閃記憶體、光碟、光碟-唯讀記憶體(CD-ROM)、數位多樣化/視頻光碟(DVD)ROM，隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電性可抹除可程式化唯讀記憶體(EEPROM)、磁或光學卡、傳播媒體、或適合儲存電子指令的其他種類的機器可讀媒體。例如，本揭示發明的實施例可能作為電腦程式下載，其可能藉由將資料訊號嵌入在載波或其他傳播媒體中經由通訊鏈路(例如，數據機、或網路連接)從遠端電腦(例如，伺服器)轉移至請求電腦(例如，客戶端)。
在以上描述中，使用特定術語描述本揭示發明的實施例。例如，術語「邏輯」代表實施一或多個功能的硬體、韌體、軟體(或彼等的任何組合)。例如，「硬體」的範例包括但未受限於：積體電路、有限狀態機器、或甚至係組合邏輯。積體電路可能採用處理器的形式如微處理器、特定應用積體電路、數位訊號處理器、或微控制器等。
應理解於此說明書各處提及之「一實施例」或「實施例」意指有關於該實施例描述的特定特性、結構、或特徵係包括在本揭示發明之至少一實施例中。因此，強調且應理解在此說明書中的各部分對「實施例」、或「一實施例」、或「替代實施例」的二或多個參考可能不必全部表示相同實施例。此外，特定特性、結構、或特徵可能在本揭示發明的一或多個實施例中適當地組合。
相似地，應理解在本揭示發明之實施例的以上描述中，為了說明協助理解一或多個各種發明實施樣態的本揭示發明，有時將各種特性共同組合在單一實施例、圖式、或其描述中。然而，並未將所揭示的方法解釋成反映所主張之申請標的需要比明確地敘述在申請專利範圍各項中的特性更多之特性的企圖。更確切地說，如以下申請專利範圍所反映的，發明實施樣態落在比單一前述揭示實施例之所有特性更少的範圍。因此，將在詳細描述之後的申請專利範圍明確地納入此詳細描述中。
100‧‧‧系統
101‧‧‧互連
102‧‧‧命令/位址通道
104‧‧‧資料(DQ)通道
106A、106B、106C‧‧‧資料框架
110‧‧‧主機
112、122‧‧‧錯誤核對和(CRC)邏輯
114、124‧‧‧成框邏輯
116、126‧‧‧啟用/停用邏輯
120‧‧‧記憶體裝置

Claims (10)

  1. 一種用以降低資料處理延遲的系統，包含：記憶體控制器，包括循環冗餘碼(CRC)邏輯，用以產生CRC核對和，啟用/停用邏輯，用以選擇地啟用或停用該CRC核對和的使用，成框邏輯，用以回應於來自該啟用/停用邏輯的選擇，產生寫入框架，處理邏輯，用以將包括多個資料位元的該寫入框架傳送至記憶體裝置；及該記憶體裝置，包括記憶體核心，具有多個記憶體位址，處理邏輯，用以在傳送該等資料位元之後且在完成該寫入框架之前，隨即開始往返時間。
  2. 如申請專利範圍第1項之系統，其中該寫入框架係由十個單位區間(UI)資料形成，以在前八個單位區間中具有64位元資料以及在第九個單位區間中具有8位元CRC核對和。
  3. 如申請專利範圍第1項之系統，其中該記憶體裝置包含x8動態隨機存取記憶體(DRAM)裝置。
  4. 如申請專利範圍第1項之系統，其中該記憶體裝置包含x4動態隨機存取記憶體(DRAM)裝置。
  5. 如申請專利範圍第1項之系統，其中該往返時間係由指示寫-至-讀處理之處理時序的tWTR參數所定義。
  6. 一種動態隨機存取記憶體(DRAM)裝置，包含：DRAM核心，具有多個記憶體位址；成框邏輯，用以從記憶體控制器接收包括多個資料位元的寫入框架；以及處理邏輯，用以在接收該等資料位元之後，隨即開始往返時間。
  7. 如申請專利範圍第6項的DRAM裝置，其中該寫入框架係由十個單位區間(UI)資料形成，以在前八個單位區間中具有64位元資料以及在第九個單位區間中具有8位元CRC核對和。
  8. 如申請專利範圍第6項的DRAM裝置，其中該DRAM裝置包含x8 DRAM裝置。
  9. 如申請專利範圍第6項的DRAM裝置，其中該DRAM裝置包含x4 DRAM裝置。
  10. 如申請專利範圍第6項的DRAM裝置，其中該往返時間係由指示寫-至-讀處理之處理時序的tWTR參數所定義。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101700492B1 (ko) 2012-03-26 2017-01-26 인텔 코포레이션 에러 검출 코딩된 트랜잭션들을 이용한 메모리 디바이스들에 대한 타이밍 최적화
US10236045B2 (en) 2012-09-21 2019-03-19 Samsung Electronics Co., Ltd. Semiconductor memory device having detection clock patterns phase-inverted from each other and detection clock generating method thereof
US11797186B2 (en) 2019-12-20 2023-10-24 Micron Technology, Inc. Latency offset for frame-based communications

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785793B2 (en) * 2001-09-27 2004-08-31 Intel Corporation Method and apparatus for memory access scheduling to reduce memory access latency
TWI225260B (en) 2002-10-07 2004-12-11 Samsung Electronics Co Ltd Circuits and methods for providing page mode operation in semiconductor memory device having partial activation architecture
US20060164909A1 (en) 2005-01-24 2006-07-27 International Business Machines Corporation System, method and storage medium for providing programmable delay chains for a memory system
KR100732194B1 (ko) 2005-10-17 2007-06-27 삼성전자주식회사 메모리 모듈과 메모리 시스템 및 그 제어방법
US7810013B2 (en) * 2006-06-30 2010-10-05 Intel Corporation Memory device that reflects back error detection signals
KR100808053B1 (ko) 2006-09-29 2008-02-28 주식회사 하이닉스반도체 메모리장치의 딜레이 선택회로.
US7644344B2 (en) 2007-05-15 2010-01-05 Intel Corporation Latency by offsetting cyclic redundancy code lanes from data lanes
US8386676B2 (en) * 2007-06-05 2013-02-26 Intel Corporation Systems, methods, and apparatuses for transmitting data mask bits to a memory device
US8132074B2 (en) 2007-11-19 2012-03-06 Intel Corporation Reliability, availability, and serviceability solutions for memory technology
US20100293343A1 (en) * 2007-11-19 2010-11-18 Perego Richard E Scheduling based on turnaround event
KR20090074969A (ko) 2008-01-03 2009-07-08 삼성전자주식회사 레이턴시를 제어하는 반도체 메모리 장치
US8321778B2 (en) * 2008-06-16 2012-11-27 Intel Corporation Efficient in-band reliability with separate cyclic redundancy code frames
US8196009B2 (en) 2008-06-18 2012-06-05 Intel Corporation Systems, methods, and apparatuses to transfer data and data mask bits in a common frame with a shared error bit code
US8281101B2 (en) * 2008-12-27 2012-10-02 Intel Corporation Dynamic random access memory with shadow writes
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
KR101700492B1 (ko) 2012-03-26 2017-01-26 인텔 코포레이션 에러 검출 코딩된 트랜잭션들을 이용한 메모리 디바이스들에 대한 타이밍 최적화

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