KR20150006418A - 에러 검출 코딩된 트랜잭션들을 이용한 메모리 디바이스들에 대한 타이밍 최적화 - Google Patents

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Abstract

호스트와 메모리 디바이스 사이의 연속 트랜잭션들의 턴어라운드 타이밍을 최적화하는 것에 관한 시스템들, 방법들, 및 장치들이 개시된다. 호스트는 복수의 데이터 비트 및 데이터 비트들의 말단에 부가된 에러 비트 체크섬을 포함하는 기입 프레임을 생성하는 프레이밍 로직을 포함한다. 호스트는 메모리 디바이스에의 기입 프레임의 전송을 수용하도록 구성된 버스 기반구조 및 기입 프레임의 데이터 비트들의 전송을 즉시 뒤따르는 시간 인스턴트에 시작하도록 턴어라운드 시간을 정의하는 로직을 더 포함한다. 턴어라운드 시간은 연속하는 기입 프레임이 전송되는 시간 딜레이를 나타낸다. 이러한 방식으로, 턴어라운드 시간은 연속 데이터 동작들의 더 이른 개시를 가능하게 하도록 최적화되고, 따라서 연속 백 투 백 트랜잭션들의 전체 지연을 감소시킨다.

Description

에러 검출 코딩된 트랜잭션들을 이용한 메모리 디바이스들에 대한 타이밍 최적화{TIMING OPTIMIZATION FOR MEMORY DEVICES EMPLOYING ERROR DETECTION CODED TRANSACTIONS}
본 발명의 실시예들은 일반적으로 집적 회로 분야 및, 더 구체적으로, 공유된 에러 비트 코드를 갖는 공통 프레임 내의 데이터의 전송에서 에러 비트 체크섬(error bit checksum) 타이밍을 최적화하기 위한 시스템들, 방법들 및 장치들에 관한 것이다.
전자 및 컴퓨팅 디바이스들이 더 많은 기능성을 제공하고 더 많은 콘텐츠를 처리하도록 진화함에 따라, 연관된 메모리 시스템들 내로 정보가 전송되는 속도는 계속하여 증가한다. 이러한 더 빠른 전송 속도들에 더하여, 에러 검출을 통한 데이터 완전성(data integrity)뿐만 아니라 데이터 보안이 또한 요구된다.
그러나, 데이터 완전성 및 에러 커버리지를 제공하기 위한 종래의 접근 방법들은 또한 메모리 처리 효율에 영향을 주고 전체 시스템 성능을 떨어뜨릴 수 있다.
유사한 참조 번호들이 유사한 엘리먼트들을 지칭하는 첨부된 도면들에서, 본 발명의 실시예들은 한정이 아닌, 예로서 예시된다.
도 1은 본 발명의 실시예에 따른, 컴퓨팅 시스템의 선택된 양태들을 예시하는 하이 레벨 블록도를 도시하는 도면.
도 2는 본 발명의 실시예에 따른, 기입 데이터 프레임 포맷을 도시하는 도면.
도 3은 본 발명의 실시예에 따른, 연속 트랜잭션들에 대한 턴어라운드 타이밍을 최적화하기 위한 하이 레벨 트랜잭셔널 사이클 스킴을 도시하는 도면.
도 4는 본 발명의 실시예에 따른, 연속 트랜잭션들에 대한 최적화된 턴어라운드 타이밍을 예시하는 타이밍도를 도시하는 도면.
도 5는 본 발명의 실시예에 따른, 연속 트랜잭션들에 대한 턴어라운드 타이밍을 최적화하기 위한 프로세스의 기능적 흐름도를 도시하는 도면.
본 발명의 실시예들은 일반적으로 호스트와 메모리 디바이스 사이의 연속 트랜잭션들의 턴어라운드 타이밍을 최적화하기 위한 시스템들, 방법들 및 장치들에 관한 것이다. 호스트는 복수의 데이터 비트 및 데이터 비트들의 말단에 부가된 에러 비트 체크섬을 포함하는 기입 프레임을 생성하기 위한 프레이밍 로직을 포함한다. 호스트는 메모리 디바이스에의 기입 프레임의 전송을 수용하는 버스 기반구조 및 기입 프레임의 데이터 비트들의 전송을 즉시 뒤따르는 시간 인스턴트(time instant)에서 시작하도록 턴어라운드 시간을 정의하는 로직을 더 포함한다. 턴어라운드 시간은 연속하는 기입 프레임이 전송되는 시간 딜레이를 나타낸다. 이러한 방식으로, 턴어라운드 시간은 연속 데이터 동작들의 더 이른 개시를 가능하게 하도록 최적화되고, 따라서 연속 백 투 백(back-to-back) 트랜잭션들의 전체 지연을 감소시킨다.
도면들로 되돌아가면, 도 1은 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양태들을 예시하는 하이 레벨 블록도이다. 시스템(100)은 셀프 리프레시 모드를 갖는 메모리 디바이스를 포함할 수 있는 다수의 전자 및/또는 컴퓨팅 디바이스 중 임의의 것을 나타낼 수 있다. 그러한 전자 및/또는 컴퓨팅 디바이스들은 서버들, 데스크톱들, 랩톱들, 모바일 디바이스들, 스마트폰들, 게이밍 디바이스들, 태블릿 컴퓨터들, 네트워킹 디바이스들 등을 포함할 수 있다. 예시된 실시예에서, 시스템(100)은 호스트(110)(예를 들어, 메모리 제어기) 및 메모리 디바이스(120)(예를 들어, DRAM)를 포함한다. 대안의 실시예들에서, 시스템(100)은 더 많은 엘리먼트들, 더 적은 엘리먼트들, 및/또는 상이한 엘리먼트들을 포함할 수 있다. 또한, 시스템(100)은 별개의 엘리먼트들을 포함하는 것으로서 도시될 수 있지만, 그러한 엘리먼트들이 하나의 플랫폼 상에 통합될 수 있다는 것이 이해될 것이다.
인터커넥트(101)는 호스트(110)를 메모리 디바이스(120)에 링크한다. 일부 실시예들에서, 인터커넥트(101)는 (적어도 부분적으로) 점 대 점 인터커넥트이다. 그외의 실시예들에서, 인터커넥트(101)는 (적어도 부분적으로) 멀티 드롭 버스(multi-drop bus)이다. 일부 실시예들에서, 인터커넥트(101)는, 더블 데이터 레이트 버스(예를 들어, DDR1, DDR2, DDR3, DDR4 등)를 정의하는 표준들 및/또는 사양들 중 하나 이상을, 적어도 부분적으로 따른다. 예시된 실시예에서, 인터커넥트(101)는 커맨드/어드레스 레인들(102) 및 데이터(또는 DQ) 레인들(104)을 포함한다. 그외의 실시예들에서, 인터커넥트(101)는 더 많은 엘리먼트들, 더 적은 엘리먼트들, 및/또는 상이한 엘리먼트들을 포함할 수 있다.
커맨드/어드레스(C/A) 레인들(102)은 커맨드들 및 어드레스들을 메모리 디바이스(120)에 보내기 위한 복수의 레인을 제공한다. DQ 레인들(104)은 양방향 판독/기입 데이터 버스를 제공한다. 대안의 실시예들에서, DQ 레인들(104)은 단방향일 수 있다. 설명의 용이함을 위하여, 본 발명의 실시예들은 x8 데이터 폭 메모리 디바이스를 참조하여 설명된다. 그러나, 본 발명의 실시예들은 x4, x16, x32 등과 같은 그외의 디바이스 데이터 폭들을 포함할 수 있는 것으로 이해된다.
호스트(110)는 메모리 디바이스(120)에의, 및 그로부터의 데이터의 전송을 제어한다. 일부 실시예들에서, 호스트(110)는 하나 이상의 프로세서와 동일한 다이 상에 통합된다. 그외의 실시예들에서, 호스트(110)는 컴퓨팅 시스템의 칩셋의 일부분이다. 호스트(110)는 데이터의 전송을 제어하는 다양한 커맨드들을 이용할 수 있다. 예를 들어, 전체 기입(full write)에 대한 커맨드 인코딩은 "W"로서 정의될 수 있다. 일부 실시예들에서, 호스트(110)는 부분 기입들에 대한 커맨드(예를 들어, Wm)를 지원하고, 여기서 기입 데이터 중 적어도 일부는 하나 이상의 데이터 마스크 비트를 이용하여 마스킹된다.
호스트(110)는, 그 중에서도, 예를 들어, 에러 체크섬(CRC) 로직(112), 프레이밍 로직(114), 및 인에이블/디스에이블 로직(116)과 같은, 에러 검출 능력들을 포함한다. CRC 로직(112)은, 호스트(110)가 인-밴드(in-band) CRC 메커니즘을 지원하는 것을 가능하게 한다. 예를 들어, CRC 로직(112)은, 호스트(110)가 (예를 들어, DQ 레인들(104)을 통해) 하나 이상의 데이터 프레임에서 전송되는 CRC 체크섬을 생성하는 것을 가능하게 한다. 일부 실시예들에서, CRC 체크섬은 부분 기입 프레임들에 대해 생성될 수 있다. CRC 체크섬은 기입 프레임 내의 데이터 비트들(중 적어도 일부) 및 데이터 마스크 비트들(중 적어도 일부)을 커버할 수 있다. 일부 실시예들에서, 데이터 비트들, 데이터 마스크 비트들, 및 대응하는 체크섬은 (예를 들어, DQ 레인들(104)을 통해) 공통 프레임에서 전송된다.
일부 실시예들에서, 데이터 프레임들을 커버하기 위한 CRC의 이용은 선택적으로 인에이블 또는 디스에이블될 수 있다. 예를 들어, 예시된 실시예에서, 호스트(110)는 CRC의 이용을 선택적으로 인에이블 또는 디스에이블하는 인에이블/디스에이블 로직(116)을 포함한다. 일부 실시예들에서, 인에이블/디스에이블 로직(116)은 하나 이상의 레지스터 비트(예를 들어, 모드 레지스터 세트 또는 MRS 비트들)를 포함할 수 있다.
호스트(110)는 또한 프레이밍 로직(114)을 포함할 수 있다. 프레이밍 로직(114)은 메모리 디바이스(120)에 전송된 프레임들을 어셈블(assemble)하는 로직을 포함한다. 마찬가지로, 로직(114)은 또한 메모리 디바이스(120)로부터 수신된 프레임들을 디스어셈블(disassemble)하는 로직을 포함할 수 있다. 일부 실시예들에서, 프레이밍 로직(114)은 두 개 이상의 타입의 데이터 프레임(예를 들어, 데이터 프레임들(106A, 106B, 및 106C))을 어셈블할 수 있다.
메모리 디바이스(120)는 시스템(100)에 대한 메인 시스템 메모리를 (적어도 부분적으로) 제공한다. 일부 실시예들에서, 메모리 디바이스(120)는 DRAM 디바이스(예를 들어, DDR1, DDR2, DDR3, DDR4 등)를 포함한다. 메모리 디바이스(120)는 에러 체크섬(CRC) 로직(122), 프레이밍 로직(124), 및 인에이블 디스에이블 로직(126)을 포함한다. 일부 실시예들에서, CRC 로직(122)은, 메모리 디바이스(120)가 (예를 들어, DQ 레인들(104)상에서) 인-밴드 CRC 메커니즘을 지원하는 것을 가능하게 한다. 용어 "인-밴드 CRC 메커니즘"은 부가적인 핀들을 부가하지 않고 CRC(또는 그외의 에러 비트 스킴)를 지원하는 것을 지칭한다. CRC 로직(122)은 수신된 데이터 프레임에 기초하여 로컬 체크섬을 생성하는 CRC 생성 로직을 포함할 수 있다. 로컬 체크섬은 임의의 송신 에러들이 있는지를 판정하도록 프레임에서 전달된 체크섬과 비교될 수 있다. 메모리 디바이스(120)는 송신 에러들이 발생하는 경우 호스트(110)에 신호를 보낼 수 있다.
프레이밍 로직(124)은 호스트(110)로부터 전송된 프레임들을 어셈블하는 로직을 포함한다. 로직(124)은 또한 호스트(110)로부터 수신된 프레임들을 디스어셈블하는 로직을 포함할 수 있다. 일부 실시예들에서, 프레이밍 로직(124)은 두 개 이상의 타입의 데이터 프레임(예를 들어, 데이터 프레임들(106))을 어셈블할 수 있다.
전술한 바와 같이, 일부 실시예들에서, 데이터 프레임들을 커버하기 위한 CRC의 이용은 선택적으로 인에이블 또는 디스에이블될 수 있다. 예를 들어, 예시된 실시예에서, 메모리 디바이스(120)는 CRC의 이용을 선택적으로 인에이블 또는 디스에이블하는 인에이블/디스에이블 로직(126)을 포함한다. 일부 실시예들에서, 인에이블/디스에이블 로직(126)은 하나 이상의 레지스터 비트(예를 들어, 모드 레지스터 세트 또는 MRS 비트들)를 포함할 수 있다.
다수의 실시예들에서, 송신 에러들에 대한 커버리지를 보장하기 위해 인-밴드 CRC 바이트들이 제공되도록 CRC가 인에이블된다. 그와 같이, 도 2는 본 발명의 실시예에 따른, CRC 바이트들을 갖는 x8 기입 데이터 프레임(200)의 선택된 양태들을 예시한다. 특히, 기입 데이터 프레임(200)은 메모리에 기입되는 데이터의 프레임을 나타낸다. 기입 데이터 프레임(200)은, 인-밴드 CRC 체크섬 바이트들이 프레임의 말단에 부가되는 10 유닛 인터벌(UI) 포맷을 포함한다. 예시된 실시예에서, 처음의 8 UI는 기입 데이터 바이트들을 전달하고(예를 들어, UI 0 내지 UI 7), UI 8은 CRC 바이트를 전달하고, UI 9는 이용되지 않기 때문에 모두 '1'들을 포함한다. 일부 실시예들에서, 처음의 8 UI(예를 들어, UI 0 내지 UI 7)는 기입 데이터 바이트들을 전달하고, UI 8은 CRC 바이트를 전달하고, UI 9는 데이터 마스크 바이트를 전달한다. 어떤 경우에도, 전송될 기입 데이터 프레임(200)은 10 UI를 포함한다.
기입 데이터 프레임(200)을 포함하는 10 UI의, 일부 구현들에서, 기입 데이터를 나타내는, 처음의 8 UI(예를 들어, UI 0 - UI 7)만이 DRAM 메모리 디바이스 코어에/로부터 데이터를 액세스, 복사, 및/또는 저장하도록 처리된다. 다시 말해서, CRC 체크섬 바이트들을 나타내는, 기입 데이터 프레임(200)의 마지막 2 UI(예를 들어, UI 8 및 UI 9)는 DRAM 코어에 전송되지 않는다. 이는, 임의의 전송 에러들을 판정하도록 기입 데이터 프레임(200)의 2 CRC UI가 로컬 CRC 체크섬 데이터와 비교되는, 체크섬 프로세스가 병렬로 실행되고, DRAM 코어에의 액세스 또는 전송들을 요구하지 않기 때문이다.
그러나, 마지막 2 CRC UI가 DRAM 메모리 디바이스에 의해 이용되지는 않지만, 트랜잭셔널 타이밍 사이클들, 즉, 기입 동작들을 처리하는 데 걸리는 시간뿐만 아니라 턴어라운드 딜레이들 및 정착(settling) 시간 지연들을 고려한 시간은, 전체 10 UI 기입 데이터 프레임(200)에 기초할 수 있다. 예를 들어, 다수의, CRC 인에이블 상황들에 대한 백 투 백 기입-판독(write-to-read) 및/또는 기입-기입(write-to-write) 트랜잭션들을 처리하는 데 있어서, CRC 체크섬 바이트들을 포함하는 마지막 2 UI가 DRAM 디바이스에 의해 이용되지 않지만, 백 투 백 연속 트랜잭션들을 개시하는 데 이용되는 타이밍은 10 UI 기입 데이터 프레임에 기초할 수 있다.
DRAM 메모리 디바이스에 의해 이용되지 않는 UI들에 기초한 트랜잭션 타이밍은 처리 효율을 감소시킬 뿐만 아니라 전체 시스템 성능에 영향을 줄 수 있다는 것을 이해해야 한다. 이를 위하여, 도 3은 본 발명의 다양한 실시예들에 따른, 트랜잭셔널 사이클 스킴(transactional cycle scheme)(300)을 도시한다. 트랜잭셔널 스킴(300)은 CRC 바이트들을 처리하는 데 걸리는 시간을 고려하지 않고 기입 데이터가 처리되는 직후 개시하도록 연속 트랜잭션들에 대한 턴어라운드 타이밍을 정의함으로써, CRC가 인에이블되는지에 관계없이 더 균일하고 효과적인 트랜잭셔널 타이밍 사이클을 나타낸다.
특히, 트랜잭셔널 스킴(300)은 본 발명의 다양한 실시예들에 따른, 다양한 트랜잭션들을 실행하는 데 걸리는 시간을 표시하는 클록 사이클들(예를 들어, Cl 0 - Cl 5)을 식별한다. 예를 들어, 도 3은 (a) 상이한 DRAM 뱅크 그룹들 사이의 기입-판독 트랜잭션(tWTR_S); (b) 동일한 DRAM 뱅크 그룹들에 대한 기입-판독 트랜잭션(tWTR_L); 및 (c) 기입 복구(tWR)에 대한 트랜잭션 타이밍을 도시한다. 이해의 목적을 위한, 전술한 제한하지 않는 실시예들과 일관되는, 트랜잭셔널 스킴(300)은, 8 UI가 기입 데이터를 전달하고 마지막 2 UI는 CRC 바이트들 또는 하나의 CRC 바이트 및 하나의 더미 바이트(즉, 모두 "1"들)를 전달하는, 10 UI 포맷을 포함하는, CRC 바이트들을 갖는 x8 기입 데이터 프레임(200)을 이용한다. 또한, 트랜잭셔널 사이클 스킴(300)은 더블 데이터 레이트(DDR) 버스 인터페이스를 반영하고, 여기서 동작들은 각 클록 사이클 Cl의 상승 및 하강 에지들 양쪽 모두에 대해 실행되어(즉, 더블 펌핑형(pumped) 버스), 2 UI가 각 클록 사이클 Cl 동안 처리된다.
도 3에 도시된 바와 같이, 언급된 트랜잭션들 중 임의의 것의 실행은 하나 이상의 클록 사이클(예를 들어, Cl i-j)에 걸칠(span) 수 있는 공통 초기 기입 지연 주기(tWL)를 포함한다. tWL은 일반적으로 호스트(110)(예를 들어, 메모리 제어기)가 기입 데이터를 제공하기 전의 시간 경과를 반영한다.
상이한 DRAM 뱅크 그룹들 사이의 기입-판독 동작들을 포함하는 트랜잭션(WTR_S)에 대한, 초기 tWL 주기 이후, 8 UI 기입 데이터는 4 클록 사이클(예를 들어, Cl 0 - Cl 3) 동안 처리되고, (더미 바이트들을 포함하는) 2 UI CRC는 클록 사이클(Cl 4)에서 처리된다. 그러나, 클록 사이클(Cl 5)의 시작(즉, 2 UI CRC가 Cl 4에서 처리되는 이후)에서 개시(commence)하도록 (상이한 DRAM 뱅크 그룹들 사이의) 후속 기입-판독 동작에 대한 턴어라운드 타임(tWTR_S)을 특정하는 대신, 턴어라운드 타임은 Cl 4의 시작(즉, 8 UI 기입 데이터가 처리된 이후)에서 개시하도록 정의된다.
마찬가지로, 동일한 DRAM 뱅크 그룹(WTR_L)의 기입-판독 동작들에 대해, 8 UI 기입 데이터는 4 클록 사이클(예를 들어, Cl 0 - Cl 3) 동안 처리되는 것으로 도시되고, 2 UI CRC는 클록 사이클(Cl 4)에서 처리되는 것으로 도시된다. 다시, (동일한 DRAM 뱅크 그룹에 대한) 후속 기입-판독 동작에 대한 턴어라운드 타임(tWTR_L)은 Cl 5의 시작이 아니라 Cl 4의 시작에서 개시한다. 도 3에 도시된 바와 같이, 기입 복구 타이밍(tWR)에 대해서도 마찬가지다.
그렇게 해서, 트랜잭셔널 사이클 스킴(300)은 한 클록 사이클 앞으로 턴어라운드 타이밍을 전진(advance)시킴으로써 2 UI CRC의 처리 동안의 DRAM 코어 관여(involvement)의 부족을 활용한다. 이는, 호스트(110)(예를 들어, 메모리 제어기)가 다음의 연속 트랜잭션을 한 클록 사이클 앞서 개시할 수 있게 한다. 그와 같이, 트랜잭셔널 사이클 스킴(300)은 최적화된 턴어라운드 시간 주기들 및 연속 데이터 동작들의 더 이른 개시를 제공하고, 따라서 순차적 기입, 판독, 및 기입 복구 동작들과 같은 백 투 백 트랜잭션들의 전체 지연을 감소시킨다.
도 4는 본 발명의 다양한 실시예들에 따른, 타이밍도(400)를 예시한다. 전술한 트랜잭셔널 사이클 스킴(300)과 일관되는, 타이밍도(400)는 데이터를 전달하는 8 UI 및 CRC 바이트들(또는 하나의 CRC 바이트 및 하나의 더미 바이트)을 전달하는 마지막 2 UI를 갖는 x8 기입 데이터 프레임(200)에 대한 동작들의 더 상세한 표현을 제공한다. 타이밍도(400)는, 예를 들어, x4 기입 데이터 프레임과 같은, 그외의 포맷들에 적용될 수 있다는 것이 이해될 것이다.
특히, 타이밍도(400)는, 기입 커맨드가 시간 인스턴트(T8)에 발행되는 것을 표시한다. 9 클록 인터벌의 기입 지연(tWL) 이후, 기입 데이터는 인스턴트(T17)에 호스트(110)(예를 들어, 메모리 제어기)에 의해 공급된다. 도 4에 도시된 바와 같이, 10 UI 프레임에 대한 처리는 5 클록 사이클, 즉, T17부터 T22까지 걸친다. 그러나, 기입-판독(tWTR) 및 기입 복구(tWR)에 대한 턴어라운드 시간은 인스턴트(T21)에서의 4 클록 사이클의 말단에서 시작한다. 이는 tWTR 및 tWR에 대한 턴어라운드 시간들이 전체 10 UI 데이터 프레임(200)이 처리되는 이후까지 대기하는 것이 아니라 8 UI의 데이터가 처리되는 이후 개시하도록 정의된다는 것을 예시한다. 그와 같이, 호스트(110)(예를 들어, 메모리 제어기)는 한 클록 사이클 앞서 후속 백 투 백 트랜잭션을 트리거하거나 또는 개시할 수 있다.
이를 위하여, 도 5는 프로세스(500)를 예시하고, 이는 본 발명의 다양한 실시예들에 따른, 턴어라운드 타이밍을 최적화하기 위한 방법의 선택된 양태들을 예시하는 흐름도이다. 블록(502)에서, 프로세스(500)는 기입 프레임의 생성을 제공한다. 전술한 바와 같이, 호스트(110)(예를 들어, 메모리 제어기)는 커맨드들 및 대응하는 어드레스 정보뿐만 아니라 데이터를 메모리 디바이스(120)에 제공하는 로직을 포함한다. 호스트(110)는 또한 에러 비트 체크섬(예를 들어, CRC 체크섬)을 생성하는 에러 체크섬(CRC) 로직(112) 및 데이터 비트들 및 에러 비트 체크섬을 메모리 디바이스(120)에 전송되는 프레임 내로 어셈블하는 프레이밍 로직(114)을 포함한다.
블록(504)에서, 데이터 버스를 통해 데이터 프레임을 메모리 디바이스(120)에 전송한다. 전송 이후, 블록(506)에서, 데이터 비트들이 전송된 직후의 시간 인스턴트에 시작하도록 턴어라운드 시간의 시작을 정의한다. 즉, 턴어라운드 시간은 CRC 체크섬을 전송하는 데 걸리는 시간에 대응하는 시간의 인터벌만큼 더 일찍 전진된다(예를 들어, 1 또는 2 클록 사이클).
블록(508)에서, 호스트(110)는 정의된 더 이른 턴어라운드 시간을 이용하여 연속적인, 백 투 백 기입 프레임들의 전송을 트리거한다. 그와 같이, 프로세스(500)는 최적화된 턴어라운드 시간 주기들 및 연속 데이터 동작들의 더 이른 개시를 제공하고, 따라서 순차적 기입, 판독, 및 기입 복구 동작들과 같은 백 투 백 트랜잭션들의 전체 지연을 감소시킨다.
본 발명의 실시예들의 엘리먼트들은 또한 머신 실행가능한 명령어들을 저장하기 위한 머신 판독가능 매체로서 제공될 수 있다는 것이 이해될 것이다. 머신 판독가능 매체는 플래시 메모리, 광 디스크들, CD-ROM(compact disks-read only memory), DVD(digital versatile/video disks) ROM, RAM(random access memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read only memory), 자기 또는 광 카드들, 전파(propagation) 매체 또는 전자 명령어들을 저장하는 데 적합한 그외의 타입의 머신 판독 가능 매체를 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, 본 발명의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 반송파 또는 그외의 전파 매체에서 구현된 데이터 신호들로써 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에 전송될 수 있는 컴퓨터 프로그램으로서 다운로드될 수 있다.
전술한 설명에서, 특정 전문 용어가 본 발명의 실시예들을 설명하는 데 이용된다. 예를 들어, 용어 "로직"은 하나 이상의 기능을 수행하는 하드웨어, 펌웨어, 소프트웨어(또는 그의 임의의 조합)의 표현이다. 예를 들어, "하드웨어"의 예시들은 집적 회로, 유한 상태 머신, 또는 조합 로직도 포함하나, 이에 한정되지 않는다. 집적 회로는 마이크로프로세서, ASIC(application specific integrated circuit), 디지털 신호 프로세서, 마이크로컨트롤러 등과 같은 프로세서의 형태를 취할 수 있다.
"일 실시예" 또는 "실시예"에 대한 본 명세서 전체에 걸친 참조는, 실시예와 연관되어 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다는 것이 이해되어야 한다. 따라서, 본 명세서의 다양한 부분들에서의 "실시예" 또는 "일 실시예" 또는 "대안의 실시예"에 대한 둘 이상의 참조는 반드시 모두 동일한 실시예를 지칭하는 것이 아니라는 것이 강조되고 이해되어야 한다. 또한, 특정 특징들, 구조들 또는 특성들은 본 발명의 하나 이상의 실시예에서 적합하게 조합될 수 있다.
마찬가지로, 본 발명의 실시예들의 전술한 설명에서, 다양한 발명의 양태들 중 하나 이상의 이해를 돕는 본 명세서를 간소화하는 목적을 위해 다양한 특징들은 종종 단일 실시예, 도면, 또는 그의 설명에서 함께 그룹화될 수 있다는 것이 이해되어야 한다. 그러나, 개시의 이러한 방법은, 청구 대상이 각 특허청구범위에 명확히 개시된 것보다 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 이하의 특허청구범위는 단일의 앞서 개시한 실시예의 모든 특징들보다 적게 존재하는 발명의 양태들을 반영한다. 따라서, 상세한 설명에 뒤따르는 특허청구범위는 이로써 본 상세한 설명 내에 명확히 포함된다.

Claims (20)

  1. 기입 프레임을 생성하도록 구성된 프레이밍 로직 - 상기 기입 프레임은 복수의 데이터 비트 및 상기 데이터 비트들의 말단에 부가된 에러 비트 체크섬(checksum)을 포함함 -,
    메모리 디바이스에의 상기 기입 프레임의 전송을 수용하도록 구성된 버스 기반구조, 및
    상기 기입 프레임의 데이터 비트들의 전송을 즉시 뒤따르는 시간 인스턴트에 시작하도록 턴어라운드 시간을 정의하도록 구성된 로직 - 상기 턴어라운드 시간은 연속하는 기입 프레임이 전송되는 시간 딜레이를 나타냄 -,
    을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 메모리 디바이스는 x8 DRAM(dynamic random access memory) 디바이스를 포함하는 집적 회로.
  3. 제1항에 있어서,
    상기 메모리 디바이스는 x4 DRAM(dynamic random access memory) 디바이스를 포함하는 집적 회로.
  4. 제1항에 있어서,
    상기 에러 비트 체크섬은 CRC(cyclical redundancy code) 체크섬을 포함하는 집적 회로.
  5. 제1항에 있어서,
    상기 기입 프레임은, 상기 데이터 비트들이 8 유닛 인터벌을 차지하고 상기 에러 비트 체크섬이 2 유닛 인터벌을 포함하는 10 유닛 인터벌 포맷을 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 2 유닛 인터벌 에러 비트 체크섬은 상기 에러 비트 체크섬을 포함하는 1 유닛 인터벌 및 더미 정보를 포함하는 1 유닛 인터벌을 포함하는 집적 회로.
  7. 제1항에 있어서,
    상기 턴어라운드 시간의 시작은 기입 복구 동작에 적용되는 집적 회로.
  8. 기입 프레임을 생성하는 단계 - 상기 기입 프레임은 복수의 데이터 비트 및 상기 데이터 비트들의 말단에 부가된 에러 비트 체크섬을 포함함 -,
    메모리 디바이스에 상기 기입 프레임을 전송하는 단계, 및
    상기 데이터 비트들의 전송을 즉시 뒤따르는 시간 인스턴트에 시작하도록 턴어라운드 시간을 정의하는 단계 - 상기 턴어라운드 시간은 연속하는 기입 프레임이 전송되는 시간 딜레이를 나타냄 -
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 메모리 디바이스는 x8 DRAM(dynamic random access memory) 디바이스를 포함하는 방법.
  10. 제8항에 있어서,
    상기 메모리 디바이스는 x4 DRAM(dynamic random access memory) 디바이스를 포함하는 방법.
  11. 제8항에 있어서,
    상기 에러 비트 체크섬은 CRC(cyclical redundancy code) 체크섬을 포함하는 방법.
  12. 제8항에 있어서,
    상기 기입 프레임은, 상기 데이터 비트들이 8 유닛 인터벌을 차지하고 상기 에러 비트 체크섬이 2 유닛 인터벌을 포함하는 10 유닛 인터벌 포맷을 포함하는 방법.
  13. 제12항에 있어서,
    상기 2 유닛 인터벌 에러 비트 체크섬은 상기 에러 비트 체크섬을 포함하는 1 유닛 인터벌 및 더미 정보를 포함하는 1 유닛 인터벌을 포함하는 방법.
  14. 제8항에 있어서,
    상기 턴어라운드 시간의 시작은 기입 복구 동작에 적용되는 방법.
  15. 호스트 - 상기 호스트는,
    기입 프레임을 생성하도록 구성된 프레이밍 로직 - 상기 기입 프레임은 복수의 데이터 비트 및 상기 데이터 비트들의 말단에 부가된 에러 비트 체크섬을 포함함 -,
    메모리 디바이스에의 상기 기입 프레임의 전송을 수용하도록 구성된 버스 기반 구조, 및
    상기 기입 프레임의 데이터 비트들의 전송을 즉시 뒤따르는 시간 인스턴트에 시작하도록 턴어라운드 시간을 정의하도록 구성된 로직 - 상기 턴어라운드 시간은 연속하는 기입 프레임이 전송되는 시간 딜레이를 나타냄 -,
    을 포함함 -, 및
    상기 버스 인프라구조를 통해 상기 호스트에 결합된 상기 메모리 디바이스
    를 포함하는 시스템.
  16. 제15항에 있어서,
    상기 메모리 디바이스는 x8 DRAM(dynamic random access memory) 디바이스를 포함하는 시스템.
  17. 제15항에 있어서,
    상기 메모리 디바이스는 x4 DRAM(dynamic random access memory) 디바이스를 포함하는 시스템.
  18. 제15항에 있어서,
    상기 에러 비트 체크섬은 CRC(cyclical redundancy code) 체크섬을 포함하는 시스템.
  19. 제15항에 있어서, 상기 기입 프레임은, 상기 데이터 비트들이 8 유닛 인터벌을 차지하고 상기 에러 비트 체크섬이 2 유닛 인터벌을 포함하는 10 유닛 인터벌 포맷을 포함하는 시스템.
  20. 제15항에 있어서,
    상기 턴어라운드 시간의 시작은 기입 복구 동작에 적용되는 시스템.
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