TWI582996B - 金屬閘極及其製造方法 - Google Patents

金屬閘極及其製造方法 Download PDF

Info

Publication number
TWI582996B
TWI582996B TW104115512A TW104115512A TWI582996B TW I582996 B TWI582996 B TW I582996B TW 104115512 A TW104115512 A TW 104115512A TW 104115512 A TW104115512 A TW 104115512A TW I582996 B TWI582996 B TW I582996B
Authority
TW
Taiwan
Prior art keywords
metal layer
active region
semiconductor substrate
gate
forming
Prior art date
Application number
TW104115512A
Other languages
English (en)
Other versions
TW201628196A (zh
Inventor
洪奇成
王喻生
蘇丁香
蘇慶煌
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201628196A publication Critical patent/TW201628196A/zh
Application granted granted Critical
Publication of TWI582996B publication Critical patent/TWI582996B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/02—Pretreatment of the material to be coated
    • C23C14/024—Deposition of sublayers, e.g. to promote adhesion of the coating
    • C23C14/025—Metallic sublayers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

金屬閘極及其製造方法
本揭露涉及金屬閘極及其製造方法。
半導體積體電路(IC)產業經歷了快速增長。在IC的發展過程中，功能密度(即每一晶片區域互聯器件的數目)普遍增加而幾何尺寸(即能夠使用製作工藝創建的最小元件(或線))卻在減少。尺寸縮小的過程通常由於提高生產效率和降低相關成本而提供好處。這種尺寸縮小也增加了處理和製造IC的複雜度，並且為了實現這些進步，在IC處理和製造中需要類似的發展。隨著電晶體尺寸的減小，閘極長度減小，必須減小閘極氧化物的厚度以保持性能。然而，為了減少閘漏，使用高介電常數(高k)的閘極絕緣層，其允許更大的物理厚度，同時保持與較大技術節點中使用的典型閘極氧化物提供的有效電容相同的有效電容。
此外，隨著技術節點縮小，在一些IC設計中，希望以金屬閘極(MG)電極代替典型的多晶矽柵電極，從而以降低的特徵尺寸改進器件性能。一種形成MG電極的工藝被稱為“後閘極”工藝，其與被稱為“先閘極”的另一種MG電極形成工藝相反。“後閘極”工藝使得後續處理的數目減少，該後續處理包括高溫處理，其必須在形成閘極之後執行。
於是，需要的是一種方法和半導體裝置，為在基板上形成的每一個NMOS和PMOS電晶體者提供不同配置的金屬閘極結構。
本揭露的一些實施例提供一種半導體結構，其包括：具有第一表面的有源區；具有第二表面的隔離區，其包圍該有源區，該第一表面高於該第二表面；以及金屬閘極，其具有放置在該第一表面和該第二表面上的多個金屬層。該多個金屬層的至少一者的最薄部分和最厚部分的比大於約40%。
在本揭露的一些實施例中，該多個金屬層的該至少一者是功函數金屬層。
在本揭露的一些實施例中，該最厚部分在該第一表面上。
在本揭露的一些實施例中，該最薄部分在連接該第一表面和該第二表面的連接角處。
在本揭露的一些實施例中，該金屬閘極包括鋁(Al)金屬層。
在本揭露的一些實施例中，該半導體結構還包括在該金屬閘極與該有源區之間的高k介電層。
在本揭露的一些實施例中，該第一表面與該第二表面之間的高度差範圍在約9nm至約11nm之間。
本揭露的一些實施例提供一種場效電晶體(FET)。該FET包括：有源區，其由隔離區包圍，該有源區的側壁和第一表面從該隔離區的第二表面突出；以及金屬閘極，其至少覆蓋該有源區的該側壁和該第一表面。該金屬閘極的含Al層包括：(1)接近該有源區的該第一表面的第一厚度；以及(2)接近連接該有源區的該第一表面以及該側壁的角的第二厚度，以及該第二厚度與該第一厚度的厚度比大於約40%。
在本揭露的一些實施例中，該FET是N型FET。
在本揭露的一些實施例中，該含Al層包括TiAl。
在本揭露的一些實施例中，該FET還包括該含Al層和該有源區 之間的TiN層。
在本揭露的一些實施例中，該第二厚度的範圍為從約1.5nm至約2nm。
在本揭露的一些實施例中，該金屬閘極的長度大體上為該第一表面的長度，而該金屬閘極的寬度為約20nm。
本揭露的一些實施例提供一種製造半導體結構的方法。該方法包括：(1)通過形成包圍有源區的隔離區而在半導體基板上形成該有源區；(2)通過RF濺射操作在該有源區以及該隔離區的一部分上形成功函數金屬層；以及(3)在該功函數金屬層上形成Al金屬層。形成該功函數金屬層包括將與該半導體基板相關的阻抗調整至大於濺射腔的接地壁的阻抗。
在本揭露的一些實施例中，調整與該半導體基板相關的該阻抗包括調整電容元件、電感元件、電阻元件、該濺射腔的幾何結構或其組合。
在本揭露的一些實施例中，調整該與該半導體基板相關的阻抗包括形成正的偏壓。
在本揭露的一些實施例中，調整該與該半導體基板相關的阻抗包括形成DC偏壓，該DC偏壓為從約35V至約60V。
在本揭露的一些實施例中，該方法還包括：(1)在該有源區和該隔離區上形成偽閘極；(2)通過各種植入操作在該有源區形成導電區；以及(3)通過蝕刻操作移除該偽閘極。
在本揭露的一些實施例中，在半導體基板上定義該有源區包括平坦化操作以回蝕原來沉積的介電材料。
在本揭露的一些實施例中，該功函數金屬層的最薄部分和最厚部分的比被控制在大於約40%。
100‧‧‧半導體結構
100’‧‧‧基板
101‧‧‧隔離區
101’‧‧‧溝槽
103‧‧‧有源區
103A‧‧‧p-阱
103B‧‧‧n-摻雜源極
103C‧‧‧n-摻雜汲極
103D‧‧‧輕摻雜的汲極
105‧‧‧閘極條
105’‧‧‧鋁電極
105”‧‧‧偽閘極
105A‧‧‧間隔物
105B‧‧‧閘極溝槽
1051‧‧‧氧化物層
1052‧‧‧金屬層
1053‧‧‧TiN/TaN粘附層
1054‧‧‧阻擋層
107‧‧‧介電材料
109‧‧‧圓角
110‧‧‧第一表面
120‧‧‧第二表面
131‧‧‧襯墊氧化物層
133‧‧‧氮化物層
1031‧‧‧側壁
703‧‧‧接地壁
704‧‧‧RF電漿電源產生器
705‧‧‧抽氣口
706‧‧‧工件支撐基座
706A‧‧‧阻抗
706B‧‧‧阻抗
AA’‧‧‧線
BB’‧‧‧線
W‧‧‧寬度
LG‧‧‧長度
H‧‧‧高度
H’‧‧‧高度差
R‧‧‧半徑
S1‧‧‧第一側
S2‧‧‧另一側
T1‧‧‧厚度
T2‧‧‧厚度
Vp‧‧‧鞘電勢
Vf‧‧‧鞘電勢
LSA‧‧‧長度
LSB‧‧‧長度
Vdc‧‧‧偏壓
Vs‧‧‧負偏壓
Vp‧‧‧正偏壓
AT‧‧‧表面面積
150‧‧‧凹槽
200‧‧‧瑕疵點
700A‧‧‧濺射裝置
700B‧‧‧濺射裝置
701‧‧‧靶
701’‧‧‧頂部
702‧‧‧半導體基板
702A‧‧‧半導體基板
702B‧‧‧半導體基板
AS‧‧‧表面面積
L1‧‧‧電感器
C1‧‧‧電容器
R1‧‧‧變阻器
θ‧‧‧角
當閱讀隨附的附圖時，從以下詳細的描述可以最清楚地理解本發明的各個方面。需要強調的是，根據本行業的標準做法，不是按比例繪製各個特徵。事實上，各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
圖1是根據本揭露一些實施例的半導體結構佈置的俯視圖。
圖2是沿圖1的線AA’切開的半導體結構的剖面圖。
圖3是沿圖1的線BB’切開的半導體結構的剖面圖。
圖4是根據本揭露一些實施例的半導體結構的臺階覆蓋的放大剖面圖。
圖5是根據本揭露一些實施例的半導體結構的臺階覆蓋的放大剖面圖。
圖6是根據本揭露一些實施例的半導體結構的經量化的臺階覆蓋的剖面圖。
圖7A濺射裝置的剖面圖，其中接地壁的阻抗大於半導體基板的阻抗。
圖7B濺射裝置的剖面圖，其中半導體基板的阻抗大於接地壁的阻抗。
圖8A是示出根據圖7A的濺射裝置中鞘電勢的示意圖。
圖8B是示出根據圖7B的濺射裝置中鞘電勢的示意圖。
圖9A是示出根據圖7A的濺射裝置中電漿電勢和RF電勢的示意圖。
圖9B是示出根據圖7B的濺射裝置中電漿電勢和RF電勢的示意圖。
圖10是濺射腔的剖面圖，其中靶和半導體基板具有大體相同的表面面積。
圖11A是等效的阻抗電路。
圖11B示出影響圖11的阻抗的元件。
圖12是根據本揭露一些實施例的製造半導體結構的操作流程。
圖13至圖20示出根據本揭露一些實施例的對應製造半導體結構的操作片段的剖面圖。
如下公開提供了很多不同的實施例或示例，用於實施所提供的主題的不同特徵。如下描述了元件和佈置的具體示例，以簡化本發明。當然，它們僅僅是示例，並不是旨在限制本發明。例如，以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例，還可以包括在第一特徵和第二特徵之間可以形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複使用符號和/或字母。這種重複使用用於簡化和清楚的目的，其本身並不表明所述的各個實施例和/或配置之間的關係。
而且，空間關係術語，例如“之下”、“下方”、“下面”、“之上”、“上方”等，在此用於簡化描述附圖所示的一個單元或特徵對另一個單元或特徵的關係。除了附圖中描寫的方向，空間關係術語旨在包含使用或操作的裝置的不同方向。設備可以以其他方式定向(旋轉90度或者在其他方向)，並可以據此同樣地解釋本文所使用的空間關係描述語。
原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition，CVD)和物理氣相沉積(physical vapor deposition,PVD)是用於形成金屬閘極結構的慣用技術。在上述技術中，可以更為細微的調整和控制PVD操作的參數(即，豎直和水準沉積率)。此外，相較於CVD操作，通過PVD形成的金屬膜通常具有更好的品質、更低的雜質濃度以及更低的電阻率。在半導體製作 中，濺射是占主導地位的PVD操作，這是因為其能夠沉積高純度、更低電阻率的金屬膜，同時具有極好的一致性和可靠性。
儘管PVD技術具有很多優點，但是使用PVD技術形成金屬層過程中不盡如人意的一點是PVD技術相較於對應的CVD或ALD不能顯示令人滿意的側壁覆蓋，從而增加出現鋁尖峰(aluminum spiking)的機率。例如，在傳統的金屬閘極濺射方案中，金屬(最常用的鋁-III型(P型)的摻雜劑)在熱退火步驟中傾向與下面的多晶矽形成合金。該強烈的形成合金趨勢能夠使位在鋁下的場效電晶體(field effect transistor,FET)的源極或汲極區域及下面的基板之間，穿透冶金界面而形成短路，從而導致不可回復的電路故障。這些缺點是由矽鋁合金的金字塔形尖峰造成的，該金字塔形尖峰豎直“向下”指向半導體基板的有源區，於是被稱為“鋁尖峰”。在一些實施例中，本文描述的術語“有源區”包括採用各種導電摻雜劑功能摻雜的基板區(例如源極或汲極)或大體未摻雜的區(例如通道)。
一種防止在金屬閘極中出現鋁尖峰的方案是下面的基板和鋁金屬之間的各種中斷層應當有足夠的品質以有效阻止鋁向下擴散。在20nm節點的FET以及以下處沉積金屬閘極面對覆蓋下面的有源區中“瑕疵點(weak spot)”的挑戰。在一些實施例中，該“瑕疵點”在本文指的是具有基板部分和包圍所述基板部分的隔離區之間高度差的臺階。在一些實施例中，被包圍的基板部分是有源區。如上所述，相對於CVD和ALD，在一般操作條件下，通過PVD不能獲得均勻的臺階覆蓋。當在所述臺階沉積中斷層時，臺階覆蓋可能不足以有效阻止鋁向下擴散。也就是說，臺階頂部的層厚度可以通過適當的濺射條件而很好地控制，而臺階角落和/或側壁處的層厚度不能很好地控制。在前述“瑕疵點”看到鋁尖峰的頻率最高，從而降低器件產量。此外，從整個晶圓的角度來看，看到鋁尖峰的頻率最高的區域在晶圓的邊 緣。
本揭露的一些實施例示出了一種半導體結構，其在“瑕疵點”具有改進的金屬閘極覆蓋。例如，中斷層的一者的最薄部分與最厚部分的比大於約40%。或者說，在整個臺階的頂表面、角落和側壁改進中斷層的厚度一致性，從而防止鋁向下擴散。而且，本揭露還公開一種形成半導體結構的方法，該半導體結構在“瑕疵點”具有改進金屬閘極覆蓋。
參照圖1，圖1是根據本揭露一些實施例的半導體結構100佈置的俯視圖。半導體結構100包括，例如，兩個有源區103，每一者被隔離區101包圍。兩個有源區103被隔離區101隔開並且每一者被閘極條105覆蓋。在一些實施例中，左有源區103是PFET，而右有源區103是NFET。在一些實施例中，每一有源區103包括源極區、汲極區和通道區。所示的半導體結構100的佈置作為用於定義半導體基板上有源區103的示例，而不應當被認為是對任何實施例的限制。
圖2是沿圖1的線AA’切開的半導體結構的剖面圖。圖1的線AA’(從左至右)穿過隔離區101、有源區103、閘極條105、有源區103並再次穿過隔離區101。如圖2所示，有源區103包括，例如，半導體基板100’中的p-阱103A、n-摻雜源極103B、n-摻雜汲極103C以及輕摻雜的汲極103D。在一些實施例中，基板100’包括晶體結構的矽基板(例如，晶圓)。根據本領域已知的設計需要(例如，p-型基板或n-型基板)，基板100’可以包括各種摻雜結構。基板100’的其他示例還可以包括其他元素的半導體，例如，鍺和金剛石。或者，基板100’可以包括化合物半導體，例如，碳化矽，砷化鎵，砷化銦，或磷化銦。而且，基板100’可以可選地包括磊晶層(epi層)，可以被拉伸以增強性能，和/或可以包括絕緣矽(silicon-on-insulator,SOI)結構。閘極105的剖面位於有源區103之上並被側壁間隔物105A包圍。
圖3是沿圖1的線BB’切開的半導體結構的剖面圖。圖1的線BB’(從上至下)穿過隔離區101、閘極條105並再次穿過隔離區101。在圖3中，閘極條105覆蓋隔離區103的一部分。此後，有源區103的頂表面被稱為“第一表面”110，隔離區101的頂表面被稱為“第二表面”120。在一些實施例中，由於在隔離區101中介電材料的回蝕操作過程中對於介電材料的更高選擇性，第一表面110高於第二表面120。凹陷表面(即第二表面120)的形成進一步描述在本揭露的圖13至圖15中。在一些實施例中，半導體結構100的閘極105是包括多個金屬層(未在圖3中示出)的金屬閘極。形成閘極105以填充由凹陷表面(即第二表面120)形成的凹槽，並接觸第一表面110。諸如層間介電質(interlayer dielectric,ILD)的介電材料107鄰接閘極105並大致限定沿圖1的線BB’的閘極長度。
參照圖4，圖4是根據本揭露一些實施例的半導體結構的臺階覆蓋的放大剖面圖。與描述在本揭露其他處的數字標記相同的數字標記表示相同或等同元件，為了簡便起見這裏不再重複。在圖4中，圓角109連接第一表面110和第二表面120。在一些實施例中，圓角109可以近似為曲率半徑為R的曲線的一段。示出的曲率半徑為R的虛線圓是為了清楚說明。角θ可以相對虛線圓的中心而定義。向上指的角θ的第一側S1被認為指向零度，而指向角109的角θ的另一側S2被認為指向θ角度。在一些實施例中，θ可以為45。
仍然參照圖4，在一些實施例中，第一表面110和第二表面120之間的臺階高度H的範圍可以從約9nm至約11nm。另一方面，第二表面120與介電材料107和隔離區101的交界面之間的高度差H’可以不同於臺階高度H。在一些實施例中，高度差H’大於臺階高度H。
參照圖5，圖5是根據本揭露一些實施例的半導體結構的臺階覆蓋的放大剖面圖。閘極溝槽105B中示出兩個層。在圖5中，在第一表 面110、角109和第二表面120上形成氧化物層1051。在一些實施例中，氧化物層1051還包括介面氧化層和高K介電層。此外，金屬層1052按照下表面的輪廓放置在氧化物層1051上。在一些實施例中，金屬層1052是功函數金屬層(work function metal layer)。例如，如果半導體結構100是NFET，金屬層1052是諸如含Al層的N功函數金屬層。其他金屬層可以包括一個或複數個材料層，例如，襯墊(liner)，TiN和/或TaN的粘合層，TiN阻擋層，Co潤濕層，和/或其他合適的材料。閘極電極可以包括鈦(Ti)、氮化鉭(TaN)、氮化鎢(WN)、釕(Ru)以及鋁(Al)。
參照圖6，圖6是根據本揭露一些實施例的如何量化半導體結構100的臺階覆蓋的剖面圖。使用圖6中引入的參數來測量臺階覆蓋。在一些實施例中，金屬層1052可以是含Al層或者是功函數金屬層。在一些實施例中，當被用於量化臺階覆蓋時，金屬層1052被配置為盡量防止鋁電極105’中的鋁向下擴散。在一些實施例中，由TiN組成的阻擋層(未示出)放置在鋁電極105’和功函數金屬層1052之間。然而，阻擋層可以具有柱狀晶粒結構，從而允許有限量的鋁通過晶界擴散而擴散至下面的層。這樣，具有更能防止擴散的微結構的功函數金屬層1052在本揭露中被用於量化臺階覆蓋。
如圖6所示，功函數金屬層1052的厚度在兩個不同的區單獨測量：(1)第一表面110之上以及(2)接近圓角109。例如，功函數金屬層1052的厚度T1在第一表面110上測量，而功函數金屬層1052的厚度T2在圓角109周圍的角θ(即沿側面S2)處測量。在一些實施例中，角θ預定為45。在濺射操作過程中，以定向的方式(多在豎直方向，少在橫向方向)引導吸附原子，從而使得厚度T1一般公認為大於厚度T2。通常，功函數金屬層1052最厚的部分在第一表面110上，而功函數金屬層1052最薄的部分可以在連接第一表面110和第二表面120 的角109處測量。在一些實施例中，T2/T1的比值大於約40%。相較於T2/T1的比值通常低於30%的傳統金屬閘極結構，本文公開的半導體結構100關於臺階覆蓋至少增加30%。
仍然參照圖6，在一些實施例中，含鋁層或功函數金屬層的厚度T1的範圍從約15nm至約20nm。如圖6所示，閘極長度LG可以定義為近似等於第一表面110的長度。如圖2所示，閘極寬度WG可以定義在與圖6正交的剖面中，在一些實施例中，閘極寬度WG可以約為或小於20nm。
下面介紹一種用於製造在本揭露中之前討論的半導體結構100的方法。該方法包括將電漿離子的能量分佈從定向狀態(即在豎直方向比在水準方向有大體上更高的離子通量)變為少定向狀態(即在水準方向在比在豎直方向上有更高離子通量)。在一些實施例中，該方法包括當形成金屬閘極的功函數金屬層時，調整與半導體基板相關的阻抗。在一些實施例中，將與半導體基板相關的阻抗調整為大於濺射腔接地壁的阻抗。
參照圖7A和圖7B，圖7A是濺射裝置700A的剖面圖，其中接地壁703的阻抗大於半導體基板702A的阻抗706A。在傳統的濺射方案中，廣泛採用濺射裝置700A及其阻抗控制狀態。圖7B是濺射裝置700B的剖面圖，其中半導體基板702B的阻抗706B大於接地壁703的阻抗。在本揭露中，至少在形成功函數金屬層的濺射操作中，採用濺射裝置700B及其阻抗控制狀態。
如圖7A所示，濺射裝置700A包括由圓柱形側壁703和頂部701’包圍的真空腔。該腔中的工件支撐基座706具有支撐表面，用於支撐諸如半導體晶圓702A的工件。支撐基座706可以由絕緣(例如，陶瓷)頂層和支撐該絕緣層頂部的導電底部組成。通過合適的氣體分散裝置將工藝氣體引入腔。例如，該氣體分散裝置由側壁703中的氣體注入 器組成。腔內氣壓由耦合至腔的真空泵(未示出)通過接近地板的抽氣口705控制。PVD濺射靶701被支撐在頂部701’的內表面。濺射靶701通常為諸如金屬的待在晶圓702A的表面上沉積的材料。可以通過阻抗匹配(未示出)從頻率為fs的RF電漿電源產生器704將RF電漿電源施加至靶701。靶701作為電極，其將RF電源電容耦合至腔內電漿。在濺射裝置700B中應用相同的濺射裝置設置。
在圖7A中，側壁703接地，從而側壁703取地電勢。通常，與半導體基板702A相關的阻抗706A低於側壁703的阻抗，從而使得大部分RF電流707A被引導至半導體基板702A，在半導體基板702A上產生定向濺射膜。然而，所述定向沉積在“瑕疵點”(該術語在本揭露中討論過)產生品質較差的膜，尤其是當待沉積的半導體基板具有臺階形態時。這是由於大體上更多的電漿離子被引導成為臺階頂表面上的吸附原子，更少的電漿離子被引導成為臺階豎直側壁上的吸附原子。連接頂表面和側壁的角區於是形成“瑕疵點”，其中所測量的膜厚度可以比臺階頂表面處的厚度薄超過70%。
為了解決前述問題，如圖7A所示的定向沉積可以被少定向沉積代替，少定向沉積的設置如圖7B所示。將與半導體基板702B相關的阻抗706B變為大於側壁703的阻抗，從而大多數RF電流707B被引導至側壁703，在半導體基板702B上產生更少的定向濺射膜。用於增加與半導體基板相關的阻抗的各種調整基數隨後將在本揭露中討論。
參照8A和圖8B，圖8A是示出根據圖7A的濺射裝置700A中鞘電勢VPA的示意圖，而圖8B是示出根據圖7B的濺射裝置700B中鞘電勢VPB的示意圖。如圖8A所示，當與半導體基板相關的阻抗大體上低於與側壁相關的阻抗時，可以獲得更長長度LSA的鞘區(暗區)，而鞘電勢VPA足夠高以增強沉積速率或增強沉積膜的沉積品質。如圖8B所示，在將與半導體基板相關的阻抗調整至大於與側壁相關的阻抗時，可以 獲得更短長度的LSB鞘區(暗區)，而鞘電勢VPB降低至接近空載電壓。
類似地，參照圖9A和圖9B，圖9A是示出根據圖7A的濺射裝置700A中在熱電極(即靶701)處測量的電漿電勢(實線)和RF電勢(虛線)的示意圖，而圖9B是示出根據圖7B的濺射裝置700B中在熱電極(即靶701)處測量的電漿電勢(實線)和RF電勢(虛線)的示意圖。如圖9A所示，當與半導體基板相關的阻抗大體上低於與側壁相關的阻抗時，獲得負偏壓Vs，並且定向沉積按照傳統濺射方案。另一方面，如圖9B所示，當與半導體基板相關的阻抗大於與側壁相關的阻抗時，獲得正偏壓Vp，相應地，產生少定向沉積以形成具有更好臺階覆蓋的沉積膜。在一些實施例中，DC偏壓Vdc的範圍可以為從約35V至約60V。
參照圖10，圖10是圖濺射裝置的剖面圖，其中靶701和半導體基板702具有大體相同的表面面積。通常，為了在鄰近半導體基板702建立負電漿電勢，採用不對稱電極系統，通常靶701和基板702之間的表面面積比(AT/AS)大於一。在一些實施例中，改變表面面積比(AT/AS)使其接近或甚至少於一可以改變與半導體基板702相關的阻抗。然而，諸如調節RF功率、改變腔壓或改變工藝氣體種類的其他方法也可以用於實現將與半導體基板相關的阻抗調整至大於與側壁相關的阻抗的目的，從而在本揭露的預期範圍內。
圖11A示出與半導體基板相關的阻抗的等效電路，而圖11B舉例說明可以被調整以調節與半導體基板相關的整體阻抗的電器元件。例如，支撐半導體基板的基座耦合至可變電感器L1、可變電容器C1或變阻器R1。在一些實施例中，可以實現步進電機和電流感測器以通過控制和監視前述電器元件而調節阻抗。圖11B並不限於前述電器元件的連接類型。例如，L1、C1和R1可以不串接。選自L1、C1和R1的 電器元件的其他連接類型在本揭露的預期範圍內。通過調整L1的電感、C1的電容和/或R1的電阻，可將與半導體基板相關的阻抗調整至大於與側壁相關的阻抗。在一些實施例中，可以調整與半導體基板相關的阻抗以形成開路。
圖12是根據本揭露一些實施例的製造半導體結構的操作流程，而圖13至圖20示出根據圖12的操作流程製造半導體結構的操作片段的剖面圖。參照圖13至圖15以及操作1201，通過形成包圍有源區103的隔離區101而在半導體基板中限定有源區103。在圖13中，襯墊氧化物層131和氮化物層133可以在半導體基板的頂表面上形成並用作圖案化溝槽101’的硬掩膜。介電材料隨後被沉積以填充溝槽101’並進一步沉積在半導體基板的頂表面上。在圖14中，執行平坦化操作以移除介電材料溢出部分，而該平坦化操作可以在蝕刻停止部(即氮化物層133)停止。
隨後，如圖15所示，進行濕蝕刻以至少移除該蝕刻停止部(即氮化物層133)，從而進一步蝕刻掉介電材料的頂表面以與有源區103的第一表面110齊平。在濕蝕刻操作期間，用於去除氮化物層133的蝕刻劑容易通過異質結面蝕刻鄰接氮化物層133的介電材料，從而形成暴露有源區103側壁1031的凹槽150。平坦化操作後形成大體低於第一表面110的第二表面120。在一些實施例中，在平坦化操作後也移除襯墊氧化物層131。
圖16和圖17示出了形成用於隨後植入操作的偽閘極105”。在一些實施例中，採用“後閘極”或“閘極取代”操作。在後閘極操作中，形成偽閘極105”並繼續處理以形成電晶體的各種特徵直到沉積層間介電質(interlayer dielectric,ILD)。然後，移除偽閘極105”從而形成閘極溝槽用於隨後的金屬閘極形成。例如，儘管方法實現“後閘極”方案，但是本文公開的方法可以用在混合操作中，其中以傳統 “先閘極”操作形成一種類型的金屬閘極，並以“後閘極”操作形成其他類型的金屬閘極。在圖16中，形成掩膜層107以限定穿過有源區103表面的閘極長度LG，而偽閘極105”例如通過在第一表面110上沉積多晶矽而形成。在一些實施例中，採用多晶矽填充鄰接有源區103側壁1031的凹槽150。
參照圖18、圖19以及操作1203，在有源區103形成各種導電區後，移除偽閘極105”並用金屬閘極代替。圖18示出了在移除偽閘極105”後在閘極溝槽105B形成多個金屬層。隨後在閘極溝槽105B中形成氧化物層1051、TiN/TaN粘附層1053以及功函數金屬層1052，其與有源區103的第一表面110、第二表面120以及側壁1031的輪廓共形。功函數金屬層1052採用陰影線表示，這是由於至少該層是在之前討論的阻抗調整操作的情況下形成的。在一些實施例中，當形成功函數金屬層時，與半導體基板相關的阻抗被調整為大於與濺射腔的側壁相關的阻抗。該阻抗可被調整為形成開路。在其他實施例中，當形成金屬閘極的每一層時，可以採用前述阻抗調整操作。如圖19所示，在功函數金屬層1052上形成由TiN組成的阻擋層1054。在一些實施例中，阻擋層被配置為阻止鋁向下擴散，但是柱狀晶粒結構固有的限制預期目的。回顧圖18，功函數金屬層1052的最薄部分(例如，T2)與最厚部分(例如，T1)之間的比被控制在大於約40%。
參照圖20和操作1205，在閘極溝槽105B中形成諸如鋁(Al)的閘極電極105’。可以沉積鈷(Co)層以作為隨後Al填充的浸潤層。可以通過PVD或其他合適的操作形成Co層。可以在浸潤層上形成Al層。CMP可以移除沉積在溝槽105B外的閘極電極材料。CMP可以具有高選擇性以為閘極結構提供大體平坦的表面。因此，nFET的金屬閘極可以執行適當的n型功函數，並且pFET的金屬閘極可以執行適當的p型功函數。於是，可以分別實現所需的nFET和pFET閾值電壓而不 增加複雜度。能夠理解的是，半導體結構可經歷進一步的處理以形成各種特徵，例如，觸點/通路，互連金屬層，金屬間介電質，鈍化層等。
如上所述，如圖20所示本揭露的半導體結構具有大於約40%的臺階覆蓋(即T2/T1)。因此，有源區103角109處的功函數金屬層的足夠厚度T2可有效防止鋁向下擴散，從而在有源區103的“瑕疵點”200中看不到鋁尖峰現象。
前面所述概括了幾個實施例的特徵，使得本領域技術人員可更好地理解本揭露的各個方面。本領域技術人員應該明白他們可以將本揭露當作基礎，用來設計或修改用於執行相同目的和/或獲得在此介紹的實施例的相同好處的其他過程和結構。本領域技術人員也可意識到這樣等同的構造並不脫離本揭露的精神和保護範圍，並且在不脫離本揭露的精神和保護範圍的情況下，他們可以在此做各種改變、替換和修改。
100‧‧‧半導體結構
101‧‧‧隔離區
103‧‧‧有源區
105‧‧‧閘極條
AA’‧‧‧線
BB’‧‧‧線

Claims (10)

  1. 一種半導體結構，其包括：具有第一表面的有源區；具有第二表面的隔離區，其包圍該有源區，該第一表面高於該第二表面；以及金屬閘極，其具有放置在該第一表面和該第二表面上的氧化物層，以及同時在該第一表面和該第二表面上與該氧化物層保形的一金屬層；其中，該金屬層在該第一表面和該第二表面之間具有一最薄部分，在該第一表面之上具有一最厚部分，且該最薄部分和該最厚部分的比大於約40%。
  2. 如請求項1所述的半導體結構，其中，該金屬層包括功函數金屬層。
  3. 如請求項1所述的半導體結構，其中，該金屬閘極進一步包括鋁金屬層。
  4. 一種製造半導體結構的方法，其包括：通過形成包圍有源區的隔離區而在半導體基板上形成該有源區；通過RF濺射操作在該有源區以及該隔離區的一部分上形成功函數金屬層；以及在該功函數金屬層上形成鋁金屬層，其中，形成該功函數金屬層包括將與該半導體基板相關的阻 抗調整至大於濺射腔的接地壁的阻抗。
  5. 如請求項4所述的方法，其中，調整與該半導體基板相關的該阻抗包括調整電容元件、電感元件、電阻元件、該濺射腔的幾何結構或它們的組合。
  6. 如請求項4所述的方法，其中，調整該與該半導體基板相關的阻抗包括形成正偏壓。
  7. 如請求項4所述的方法，其中，調整該與該半導體基板相關的阻抗包括形成DC偏壓，該DC偏壓為從約35V至約60V。
  8. 如請求項4所述的方法，還包括：在該有源區和該隔離區上形成偽閘極；通過各種植入操作在該有源區形成導電區；以及通過蝕刻操作移除該偽閘極。
  9. 如請求項4所述的方法，其中，在半導體基板上定義該有源區包括平坦化操作以回蝕原來沉積的介電材料。
  10. 如請求項4所述的方法，其中，該功函數金屬層的最薄部分和最厚部分的比被控制在大於約40%。
TW104115512A 2015-01-20 2015-05-15 金屬閘極及其製造方法 TWI582996B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562105554P 2015-01-20 2015-01-20
US14/671,053 US9991124B2 (en) 2015-01-20 2015-03-27 Metal gate and manufacturing method thereof

Publications (2)

Publication Number Publication Date
TW201628196A TW201628196A (zh) 2016-08-01
TWI582996B true TWI582996B (zh) 2017-05-11

Family

ID=56408440

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104115512A TWI582996B (zh) 2015-01-20 2015-05-15 金屬閘極及其製造方法

Country Status (4)

Country Link
US (2) US9991124B2 (zh)
KR (2) KR20160089848A (zh)
CN (1) CN105810735B (zh)
TW (1) TWI582996B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10367078B2 (en) * 2017-11-09 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and FinFET devices having shielding layers
US11587791B2 (en) * 2018-10-23 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon intermixing layer for blocking diffusion

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034468A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置及びその製造方法
US20100052094A1 (en) * 2008-08-27 2010-03-04 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
US20110209995A1 (en) * 2010-03-01 2011-09-01 Applied Materials, Inc. Physical Vapor Deposition With A Variable Capacitive Tuner and Feedback Circuit
US20120074498A1 (en) * 2010-09-27 2012-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
US20140213048A1 (en) * 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Making a FinFET Device
US8853796B2 (en) * 2011-05-19 2014-10-07 GLOBALFOUNDIERS Singapore Pte. Ltd. High-K metal gate device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144956B1 (ko) 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US7105908B2 (en) * 2003-09-05 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell having stepped boundary regions and methods of fabrication
JP4279176B2 (ja) 2004-03-02 2009-06-17 株式会社アルバック シリコン窒化膜の形成方法
KR100549578B1 (ko) * 2004-05-25 2006-02-08 주식회사 하이닉스반도체 Ｍｏｓ 트랜지스터 제조 방법
US7517437B2 (en) * 2006-03-29 2009-04-14 Applied Materials, Inc. RF powered target for increasing deposition uniformity in sputtering systems
US8058119B2 (en) * 2008-08-27 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device scheme of HKMG gate-last process
TWI517390B (zh) * 2010-06-10 2016-01-11 應用材料股份有限公司 具增強的遊離及ｒｆ功率耦合的低電阻率鎢ｐｖｄ
US8304842B2 (en) * 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure for N/P metal gates
DE102010063780A1 (de) * 2010-12-21 2012-06-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
KR101900042B1 (ko) * 2012-05-10 2018-09-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034468A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置及びその製造方法
US20100052094A1 (en) * 2008-08-27 2010-03-04 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
US20110209995A1 (en) * 2010-03-01 2011-09-01 Applied Materials, Inc. Physical Vapor Deposition With A Variable Capacitive Tuner and Feedback Circuit
US20120074498A1 (en) * 2010-09-27 2012-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
US8853796B2 (en) * 2011-05-19 2014-10-07 GLOBALFOUNDIERS Singapore Pte. Ltd. High-K metal gate device
US20140213048A1 (en) * 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Making a FinFET Device

Also Published As

Publication number Publication date
KR20180027484A (ko) 2018-03-14
KR101943792B1 (ko) 2019-01-29
TW201628196A (zh) 2016-08-01
US10755938B2 (en) 2020-08-25
US20160211339A1 (en) 2016-07-21
KR20160089848A (ko) 2016-07-28
CN105810735B (zh) 2020-05-01
US9991124B2 (en) 2018-06-05
US20180286686A1 (en) 2018-10-04
CN105810735A (zh) 2016-07-27

Similar Documents

Publication Publication Date Title
US9640535B2 (en) Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques and the resulting semiconductor devices
KR102090257B1 (ko) 개구들 내에 금속 층들을 형성하기 위한 방법들 및 그것을 형성하기 위한 장치
US10158000B2 (en) Low-K dielectric sidewall spacer treatment
US8946828B2 (en) Semiconductor device having elevated structure and method of manufacturing the same
TWI402987B (zh) 具有提升性能之半導體裝置及方法
US20200312849A1 (en) Gate recess uniformity in vertical field effect transistor
CN101656205A (zh) 集成电路金属栅极结构及其制造方法
US11145749B2 (en) Method of fabricating a semiconductor device
US10522631B2 (en) Contact silicide having a non-angular profile
US9048185B2 (en) Profile pre-shaping for replacement poly gate interlayer dielectric
US9224675B1 (en) Automatic capacitance tuning for robust middle of the line contact and silicide applications
US10755938B2 (en) Metal gate and manufacturing method thereof
US20240072128A1 (en) Sacrificial Layer for Semiconductor Process
US20230230876A1 (en) Method of forming a cap layer for sealing an air gap, and semiconductor device
US20090218692A1 (en) Barrier for Copper Integration in the FEOL
TW201711091A (zh) 半導體裝置及其製作方法
EP3671860A1 (en) Semiconductor transistor device and method of manufacturing the same
KR100790451B1 (ko) 반도체 소자의 제조방법