TWI582772B - 用於記憶體裝置之匯流排電路 - Google Patents

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Description

用於記憶體裝置之匯流排電路 發明領域
本揭示案總體上涉及匯流排電路領域，並且更具體而言，涉及記憶體裝置之匯流排電路。
發明背景
習知記憶體裝置支援電路包括高功率電壓調節器以保持電路中之各個點處之電壓以使得讀取或寫入操作可一致地並成功地執行。此等電壓調節器在操作期間耗費相當大的能量，通常具有較大覆蓋區，並且需要低電阻佈線，該佈線本身佔據積體電路晶片表面上之高代價晶片面積。
依據本發明之一實施例，係特地提出一種匯流排電路，其包括：在供應電壓與記憶體胞元之存取線之間耦合的源極隨耦器配置，其包括第一電晶體及第二電晶體，其中該第一電晶體及該第二電晶體各自具有閘極端子並且其中該存取線為位元線或字線；電容器，其具有耦合至該第一電晶體之該閘極端子的第一終端並且具有耦合至參考電壓之第二終端；及在該電容器之該第一終端與電壓調節 器之間耦合之開關。
100、1100、1112、1114、1116、1118‧‧‧匯流排電路
102‧‧‧源極隨耦器配置
104‧‧‧第一電晶體
106‧‧‧第二電晶體
108‧‧‧供應電壓
110‧‧‧存取線/位元線/字線
114、120‧‧‧閘極端子
124‧‧‧電容器
126‧‧‧第一終端
128‧‧‧第二終端
130‧‧‧參考電壓
132‧‧‧開關
134、1102、1104、1106、1108‧‧‧電壓調節器
136‧‧‧控制邏輯
138‧‧‧開關控制邏輯
500、800‧‧‧繪圖
502、802‧‧‧時間軸
504、804‧‧‧電壓軸
510、516、518、806、810、816、818‧‧‧電壓信號
514‧‧‧耦合減少區間
508、808‧‧‧開關開區間
520、820‧‧‧開關閉區間
522、526、822、824、826‧‧‧時間
600、700、900、1000‧‧‧陣列
602、702、902、1002‧‧‧佈線
604、704、904、1004‧‧‧電阻器
606、608‧‧‧列
812、814‧‧‧區間
1200‧‧‧方法
1300‧‧‧計算裝置
1302‧‧‧母板
1304‧‧‧處理器
1306‧‧‧通訊晶片
1308‧‧‧儲存裝置
VS‧‧‧供應電壓
AL‧‧‧存取線
REF‧‧‧參考電壓
藉由以下詳細描述連同隨附圖式，實施例將容易理解。為便於此描述，相同元件符號指定相同結構元件。在隨附圖式之諸圖中，以實例方式而非以限制方式例示出實施例。
圖1-4係根據各種實施例之匯流排電路之示意圖。
圖5係例示根據各種實施例之圖1及2之匯流排電路之操作特性的繪圖。
圖6係根據各種實施例之圖1之匯流排電路之陣列的示意圖。
圖7係根據各種實施例之圖2之匯流排電路之陣列的示意圖。
圖8係例示根據各種實施例之圖3及4之匯流排電路之操作特性的繪圖。
圖9係根據各種實施例之圖3之匯流排電路之陣列的示意圖。
圖10係根據各種實施例之圖4之匯流排電路之陣列的示意圖。
圖11係根據各種實施例之包括多個調節電壓之匯流排電路的示意圖。
圖12係根據各種實施例之操作記憶體裝置之方法的流程圖。
圖13係可包括本文揭示之任何一個或多個匯流排電路之示例性計算裝置的方塊圖。
較佳實施例之詳細說明
本文揭示匯流排電路及相關技術之實施例。在一些實施例中，匯流排電路可包括：在供應電壓與記憶體胞元之存取線之間耦合的源極隨耦器配置，其包括第一電晶體及第二電晶體，其中第一電晶體及第二電晶體各自具有閘極端子並且其中記憶體胞元之存取線為位元線或字線；電容器，該電容器具有耦合至第一電晶體之閘極端子的第一終端並且具有耦合至參考電壓之第二終端；及在電容器之第一終端與電壓調節器之間耦合之開關。
本文揭示之各種匯流排電路及相關技術可在雜訊環境中實現高精度、低覆蓋區及低功率電壓調節。如以上提及，記憶體裝置之一些習知支援電路包括驅動低電阻全域匯流排之高功率調節器。在此等方法中，高功率調節器被組配來移除在操作期間注入匯流排中之耦合雜訊。此耦合雜訊可來源於局部或可在記憶體晶片中之不同部分(記憶體胞元組)之間耦合時出現。因此，部分之間之耦合影響彼等部分中之調節之精確度。
習知高功率調節器移除習知支援電路中之雜訊的能力決定將電壓局部提供至記憶體胞元之精確度，並且此精確度影響讀取及寫入記憶體胞元之能力。具體而言，記憶體裝置之一致及成功操作可需要供應至晶片中之不同 記憶體胞元的存取線之變化可變化不超過預定量(例如100毫伏)。電壓調節之較高精確度需要更快及更強的電壓調節器，並且更快及更強的電壓調節器消耗更多功率並且佔據積體電路裝置中之更多面積。對於低電阻匯流排之需求意味著需要提供較寬金屬路徑，從而招致額外覆蓋區負擔。此等要求使得很難(即使並非不可能)在較小封裝中且/或在低功率要求下實施記憶體裝置之習知支援電路。
本文揭示之各種實施例捨棄使用高功率調節器及低電阻匯流排之習知方法，而青睞允許記憶體裝置支援電路之尺寸及功率得以降低，同時達成存取線電壓之所需精確度的替代方法。具體而言，代替使用抵消在操作記憶體裝置期間發生之耦合的高功率全域電壓調節器，本文揭示之匯流排電路中之各種電壓可允許「浮動」並且可使用負荷電容器來允許耦合以受控方式發生。此等實施例遵循並且利用先前未被認識或另外認為不合需要之現象：在記憶體裝置中之給定部分現用時，全域匯流排可耦合增多(或減少)一定量，並且在該部分返回到閒置狀態時，匯流排可耦合減少(或增多)相同量。具體而言，在該部分現用時發生之耦合與在該部分閒置時發生之耦合可彼此「消除」，並且匯流排可返回到其在進入現用模式之前所具有的相同電壓。
本文揭示之各種匯流排電路可包括將匯流排驅動至預定電壓之低功率調節器。此預定電壓可等於匯流排成功完成讀取或寫入操作所需電壓減去在相關記憶體胞元 變成現用時預期正性耦合之量(或加上在相關記憶體胞元變成現用時預期負性耦合之量)。舉例而言，若在讀取或寫入操作期間匯流排上之所需電壓為3伏，並且匯流排預期經歷300毫伏正性耦合，則低功率電壓調節器可將2.7伏電壓提供至匯流排。在進入現用模式時發生正性耦合之後，匯流排達到3伏，並且當存取線返回到其閒置狀態時響應於「負性耦合」，返回到2.7伏。
藉由使匯流排浮動並且在啟用之後使其返回到相同「基線」閒置電壓，電壓調節器不需要耗費任何能量來移除耦合。替代地，如上所述，耦合可預期並且作準備。因此，可不需要高功率電壓調節器來移除正性/負性耦合。替代地，本文揭示之「浮動」技術可「自動校正」匯流排電壓。
與習知方法相比，本文揭示之各種實施例可達成更大精確度。具體而言，習知方法將高功率電壓調節器定位於遠離發生耦合之位置。在此等方法中，高功率電壓調節器移除耦合干擾之能力受到電壓調節器之驅動強度(隨著藉由電壓調節器消耗的功率之量而變化)及所調節匯流排之電阻-電容(RC)時間常數(隨著金屬佈線之寬度而變化)限制。因此，實現高精度需要高功率電壓調節器在低電阻(寬)匯流排上操作。在本文揭示之各種實施例中，不需要快速地移動電荷長距離，並且由此不需要寬匯流排或高功率調節器。因此，本文揭示之各種實施例可藉由較小佈線要求(導致面積節省)及較低功率電壓調節器(導致功率節省) 來達成所需精確度。
本文揭示之各種實施例可在使用任何合適架構之記憶體裝置中實施。舉例而言，各種實施例可在三維交叉點記憶體結構中實施。各種實施例可實施在相變記憶體結構(例如，具有開關(PCMS)結構之相變記憶體)或快閃記憶體結構(例如，通常在電話上用於儲存資料諸如影像或音樂之彼等、通用串列匯流排(USB)記憶棒等)。
可以最有助於理解所請求標的之方式將各種操作依次描述為多個離散的動作或操作。然而，描述之順序不應解釋為暗示此等操作必需依賴於順序。具體而言，可不按呈現之順序執行此等操作。可按相較於所述實施例的不同順序來執行所述操作。可執行各種額外操作且/或在額外實施例中可省略所述操作。
用於本發明之目的，用語「A及/或B」意味(A)、(B)或(A及B)。出於本揭示案之目的，片語「A、B及/或C」意味著(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
描述可使用用語「在一實施例中」或「在實施例中」，該等用語可各自涉及相同或不同實施例中之一或多個。另外，如關於本揭示案之實施例所使用的「包含」、「包括」、「具有」及類似者等詞係同義詞。如本文使用，片語「耦合」可意味著兩個或兩個以上元件直接實體或電接觸，或兩個或兩個以上元件並非彼此直接接觸，但是仍彼此協作或相互作用(例如，經由一或多個中間元件，其可執 行其自身轉換或具有其自身作用)。舉例而言，當兩個元件與共同元件(例如，共同電路元件)連通時，兩個元件可彼此耦合。如本文中所使用，「邏輯」一詞可涉及執行一或多個軟體或韌體程式之特定應用積體電路(ASIC)、電子電路、處理器(共享的、專用的或群組)及/或記憶體(共享的、專用的或分組)、組合邏輯電路及/或提供所述功能性之其他適合的硬體組件，可為上述各者之部分或可包括上述各者。
圖1-4係根據各種實施例之匯流排電路100之示意圖。圖1-4示出之匯流排電路100中之每一者可包括源極隨耦器配置102。源極隨耦器配置102可包括第一電晶體104及第二電晶體106，其在供應電壓108(VS)與記憶體胞元(未展示)之存取線110(AL)之間耦合。第一電晶體104可具有閘極端子120並且第二電晶體106可具有閘極端子114。匯流排電路100亦可包括電容器124。電容器124可具有耦合至第一電晶體104之閘極端子120之第一終端126及耦合至參考電壓130(REF)之第二終端128。在一些實施例中，參考電壓130可為接地。然而，參考電壓130不一定為接地，並且可替代地為任何合適正性或負性參考電壓。匯流排電路100亦可包括在電容器124之第一終端126與電壓調節器134之間耦合的開關132。
匯流排電路100可耦合至或包括源極隨耦器配置102之控制邏輯136。控制邏輯136可耦合至第二電晶體106之閘極端子114並且可藉由將各種電壓施加至閘極端子114以「斷開」及「閉合」第二電晶體106(例如，響應於藉由 控制邏輯136或另一個電路所產生的控制信號)來引起存取線110自供應電壓108選擇性充電。在一些實施例中，控制邏輯136可被組配來在對於耦合至存取線110之記憶體胞元執行讀取或寫入操作時導通(或「啟用」)第二電晶體106，並且在不對於記憶體胞元執行時讀取或寫入操作時斷開(或「停用」)第二電晶體106。當第二電晶體106閉合時，存取線110處之電壓可朝向藉由供應電壓108提供之電壓充電直到其達到閘極端子120處之電壓減去第一電晶體104之臨界電壓為止。舉例而言，若閘極端子120在3伏下操作並且第一電晶體104之臨界電壓為0.5伏，則存取線110可充電至2.5伏，然後停止充電。在一些實施例中，可使用「正性」調節方案，其中閘極端子120處之電壓為正性並且自供應電壓108傳遞至存取線110之電壓為正性(例如如下參照圖1及2示出及論述)。在其他實施例中，可使用「負性」調節方案，其中閘極端子120處之電壓為負性並且自供應電壓108傳遞至存取線110之電壓為負性(例如如下參照圖3及4示出及論述)。在讀取或寫入操作期間將記憶體胞元之位元線及/或字線充電在此項技術中為已知的，並且因此在本文中不進一步詳細論述。
匯流排電路100可耦合至或包括開關132之開關控制邏輯138。開關控制邏輯138可引起開關132之選擇性斷開及閉合(例如，響應於藉由開關控制邏輯138或另一個電路所產生的控制信號)。控制邏輯136及開關控制邏輯138之行為可加以協調。舉例而言，在不對於耦合至存取線110之 記憶體胞元執行讀取或寫入操作(並且控制邏輯136導致第二電晶體106斷開)時，開關控制邏輯138可被組配來閉合(或保持閉合)開關132。在對於記憶體胞元之讀取或寫入操作期間(當控制邏輯136導致第二電晶體106閉合時)，開關控制邏輯138可被組配來斷開(或保持斷開)開關132。
當開關132閉合時，藉由電壓調節器134輸出之電壓(在本文中稱為「已調節電壓」)可提供至電容器124之第一終端126，並且由此電容器124可充電至此已調節電壓。因此，電容器124可充當「負荷」電容器。若控制邏輯136同時保持第二電晶體106「斷開」，第一電晶體104之閘極端子120處之電壓可近似等於已調節電壓。當第二電晶體106閉合時，可允許供應電壓108將存取線110充電。隨後，若開關132斷開而第二電晶體106閉合，第一電晶體104之閘極端子120處之電壓可為兩個分量之和：(在斷開開關132之前)將電容器124充電所達到之已調節電壓及藉由閘極端子120與存取線110之間之耦合在閘極端子120上誘導之電壓。此耦合可藉由控制邏輯136使第二電晶體106閉合及存取線110之充電來觸發。電容器124可為閘極端子120處之主要電容，並且由此可起作用來確保閘極端子120與匯流排電路100中之各種其他點之間的耦合不由寄生電容決定，並且為可重複的。電容器124之電容可基於由匯流排電路100經歷之寄生電容之量來選擇，並且較大寄生電容提示電容器124之較大電容。
在操作期間，電壓調節器134可向匯流排電路100 之第一電晶體104之閘極端子120提供已調節電壓。然後，開關132可斷開，從而隔離閘極端子120處之已調節電壓(歸因於電容器124之先前充電)。然後，控制邏輯136可將電壓提供至第二電晶體106之閘極端子114以啟用存取線110自供應電壓108選擇性充電。因為開關132斷開，在將存取線110選擇性充電(經由存取線110與閘極端子120之間之耦合)時，可允許第一電晶體104之閘極端子120處之電壓上升，而無需電壓調節器134之主動調節。此與習知匯流排電路之操作形成鮮明對比，其中高功率電壓調節器耗費相當大的能量來抗拒存取線110與閘極端子120之間之耦合以便將閘極端子120處之電壓保持於固定值。另外，使開關132斷開可防止或減少具有不同耦合活動之相鄰匯流排電路100之間的意外相互作用。
當將存取線110選擇性充電時使得第一電晶體104之閘極端子120處之電壓耦合增多之後，當存取線110放電時可允許第一電晶體104之閘極端子120處之電壓耦合減少至已調節電壓。另外，此可在沒有電壓調節器134之主動調節的情況下發生。因此，電壓調節器134可能幾乎無需「運作」來抗拒耦合。替代地，電壓調節器134可主要在閒置期間耗費能量以將電容器124充電並且響應於歸因於洩漏之任何損失逐增地將電容器124再充電。因此，可將電壓調節器134採樣並且保持，並且在記憶體胞元處於現用模式時可不需要驅動其輸出。
以下段落進一步詳細地論述圖1-4之各種匯流排 電路100。在圖1中，第一電晶體104為n型金屬-氧化物-半導體(NMOS)電晶體並且第二電晶體106為p型金屬-氧化物-半導體(PMOS)電晶體。在圖1中，第二電晶體106耦合於第一電晶體104與供應電壓108之間。圖1之供應電壓108可為正性供應電壓。在圖1中，第一電晶體104耦合於第二電晶體106與存取線110之間。
在圖2中，第一電晶體104為NMOS電晶體並且第二電晶體106為PMOS電晶體。在圖2中，第二電晶體106耦合於第一電晶體104與存取線110之間。在圖2中，第一電晶體104耦合於第二電晶體106與供應電壓108之間。圖2之供應電壓108可為正性供應電壓。
在圖3中，第一電晶體104為PMOS電晶體並且第二電晶體106為NMOS電晶體。在圖3中，第二電晶體106耦合於第一電晶體104與存取線110之間。在圖3中，第一電晶體104耦合於第二電晶體106與供應電壓108之間。圖3之供應電壓108可為負性供應電壓。
在圖4中，第一電晶體104為PMOS電晶體並且第二電晶體106為NMOS電晶體。在圖4中，第二電晶體106耦合於第一電晶體104與供應電壓108之間。圖4之供應電壓108可為負性供應電壓。在圖4中，第一電晶體104耦合於第二電晶體106與存取線110之間。
圖5係例示根據各種實施例之圖1及2之匯流排電路100之操作特性的繪圖500。具體而言，繪圖500表示當存取線110為位元線時，隨著時間(沿著時間軸502)而變化的匯 流排電路100中之各種電壓信號(沿著電壓軸504)。電壓信號510表示第一電晶體104之閘極端子120處之電壓，並且電壓信號516表示自電壓調節器134輸出的已調節電壓。電壓信號506表示藉由開關控制邏輯138提供至開關132的控制電壓。當電壓信號506「較高」時，開關132閉合，並且在電壓信號506「較低」時，開關132斷開。如圖5中示出，在時間522處，開關閉區間520轉變至開關開區間508。在開關閉區間520期間，電壓信號510可大致上與電壓信號516相同。電壓信號518表示位元線110處之電壓。
在時間524處，控制邏輯136可導致第二電晶體106閉合，使得供應電壓108為位元線110充電(如在電壓信號518中反映)以執行讀取或寫入操作。閘極端子120處之電壓可與位元線110處之電壓耦合，導致閘極端子120處之電壓(電壓信號510)隨著位元線110處之電壓(電壓信號518)變化而變化。具體而言，在區間512期間，當位元線110充電「增多」時，閘極端子120處之電壓(電壓信號510)可耦合「增多」。
讀取或寫入操作可近似在時間526發生。在此時間，閘極端子120處之電壓(由電壓信號510表示)應達到所需水準以確保位元線110處之電壓(由電壓信號518表示)處於其期望值。一旦讀取或寫入操作已經發生，可允許位元線110放電。在區間514期間，當位元線110放電時，閘極端子120處之電壓(電壓信號510)可耦合「減少」。因為位元線110處之電壓開始於並且返回到相同「放電」電壓，在位元線 110充電期間在閘極端子120處發生的任何耦合「增多」可藉由在位元線110放電期間耦合「減少」來大致上相等地逆轉。因此，在耦合減少區間514之後，閘極端子120處之電壓可與在位元線110充電及放電之前的電壓基本上相同。
相反，習知裝置需要調節器來盡可能快地移除存取線110與閘極端子120之間的耦合以避免存取線110處之電壓的變化，該等變化可影響執行讀取或寫入操作之能力並且增加不同記憶體胞元之間的存取線電壓之變化。在習知裝置中，移除耦合耗費時間越長，不同記憶體胞元之存取線之間的變化越大，並且記憶體胞元可越不太精確地讀取或寫入。
在一些實施例中，本文揭示之匯流排電路之多個者可配置於陣列中。舉例而言，圖6為根據各種實施例之圖1之匯流排電路100之多個者的陣列600的示意圖。每個匯流排電路100可經由存取線110(位元線或字線)耦合至不同記憶體胞元(未展示)。如展示，匯流排電路100之開關132可各自經由佈線602耦合至電壓調節器134。佈線602可為電信號流提供電阻，如在陣列600中分佈之電阻器(如電阻器604)指示。
在一些實施例中，陣列600可為分佈於積體電路基板上之二維陣列，並且可對應於分佈於基板上之記憶體胞元之二維陣列。陣列600內之匯流排電路100之群組(在本文中可被稱為「部分」)可同時「啟用」並且變得「閒置」來讀取或寫入相關記憶體胞元。舉例而言，在一些實施例 中，陣列600可包括多個列(如列606及608)，並且給定列中之所有匯流排電路100可使其開關132基本上同步閉合及斷開。舉例而言，列606中之匯流排電路100之開關132可中之每一者與列606中之匯流排電路100之其他開關132大致上相同時間斷開，並且可與列606中之匯流排電路100之其他開關132大致上相同時間閉合。若在列606中存在128個記憶體胞元，則所有128個記憶體胞元可大致上同時寫入或讀取。開關控制邏輯138可被組配來執行匯流排電路100之特定群組中之開關132之斷開及閉合之同步化。
在一些實施例中，可不允許陣列600內的匯流排電路100之兩個不同群組同時啟用。舉例而言，在一些實施例中，每次僅可讀取一列記憶體胞元。因此，例如，若列606中之匯流排電路100之開關132斷開以促進讀取對應記憶體胞元，則列608中之匯流排電路100之開關132可閉合。開關控制邏輯138可被組配來執行控制匯流排電路100之哪些群組可在具體時間使其開關132斷開或閉合之任何所需規則。
在一些實施例中，記憶體胞元之二維陣列(及匯流排電路100之對應二維陣列)可包括實體上定位於陣列周邊之各種組件。在一些實施例中，陣列之一側可指定用於實體定位此等組件(並且由此所有電壓調節器，例如，可能需要定位於陣列之此側周邊)。舉例而言，在一些實施例中，電壓調節器134可定位於記憶體胞元之二維陣列之周邊。在一些實施例中，控制邏輯136可定位於記憶體胞元之 二維陣列之周邊。在一些實施例中，開關控制邏輯138可定位於記憶體胞元之二維陣列之周邊。在一些實施例中，電壓調節器134、控制邏輯136及開關控制邏輯138可定位於記憶體胞元之二維陣列之周邊(例如，全部在記憶體胞元之二維陣列之共同一側)。在一些實施例中，匯流排電路100之開關132及電容器124可分佈於二維陣列中並且不定位於周邊。如以上提及，本文揭示之各種實施例可使得能夠與習知方法相比，使用具有較小覆蓋區之電壓調節器(例如，電壓調節器134)。使用具有較小覆蓋區之電壓調節器可使得能夠減少投入周邊組件之晶片上之空間的量，從而使得能夠將更多記憶體胞元包括於晶片中。
圖7係根據各種實施例之圖2之匯流排電路100之多個者之陣列700的示意圖。每個匯流排電路100可經由存取線110(位元線或字線)耦合至不同記憶體胞元(未展示)。如展示，匯流排電路100之開關132可各自經由佈線702耦合至電壓調節器134。佈線702可為電信號流提供電阻，如在陣列700中分佈之電阻器(如電阻器704)指示。如以上參照圖6之陣列600詳細地論述，控制陣列700之匯流排電路100之開關132的開關控制邏輯138可被組配來使某些不同開關132(例如，成組地)之斷開及閉合同步化及/或控制某些不同開關132(例如，成組地)之斷開及閉合以使得在另一個開關132斷開時，一個開關132閉合。另外，陣列700可以二維陣列形式佈置於積體電路中，並且電壓調節器134、控制邏輯136，及/或開關控制邏輯138可根據以上參照圖6之陣列600 論述之任何實施例定位於二維陣列之周邊。
圖8係例示根據各種實施例之圖3及4之匯流排電路100之操作特性的繪圖800。具體而言，繪圖800表示當存取線110為位元線時，隨著時間(沿著時間軸802)而變化的匯流排電路100中之各種電壓信號(沿著電壓軸804)。電壓信號810表示第一電晶體104之閘極端子120處之電壓，並且電壓信號816表示自電壓調節器134輸出的已調節電壓。電壓信號806表示藉由開關控制邏輯138提供至開關132的控制電壓。當電壓信號806「較高」時，開關132閉合，並且在電壓信號806「較低」時，開關132斷開。如圖8中示出，在時間822處，開關閉區間820轉變至開關開區間808。在開關閉區間820期間，電壓信號810可大致上與電壓信號816相同。電壓信號818表示位元線110處之電壓。
在時間824處，控制邏輯136可導致第二電晶體106閉合，使得供應電壓108為位元線110負性地充電(如在電壓信號818中反映)以執行讀取或寫入操作。閘極端子120處之電壓可與位元線110處之電壓耦合，導致閘極端子120處之電壓(由電壓信號810表示)隨著位元線110處之電壓(電壓信號818)變化而變化。具體而言，在區間812期間，當位元線110充電「減少」時，閘極端子120處之電壓(電壓信號810)可耦合「減少」。
讀取或寫入操作可近似在時間826發生。在此時間，閘極端子120處之電壓(由電壓信號810表示)應達到所需水準以確保位元線110處之電壓(由電壓信號818表示)處於 其期望值。一旦讀取或寫入操作已經發生，可允許位元線110放電。在區間814期間，當位元線110放電時，閘極端子120處之電壓(電壓信號810)可耦合「增多」。因為位元線110處之電壓開始於並且返回到相同「放電」電壓，在位元線110充電期間在閘極端子120處發生的任何耦合「減少」可藉由在位元線110放電期間耦合「增多」來大致上相等地逆轉。因此，在耦合減少區間814之後，閘極端子120處之電壓可與在位元線110充電及放電之前的電壓基本上相同。
如以上提及，在一些實施例中，本文揭示之匯流排電路之多個者可配置於陣列中。圖9係根據各種實施例之圖3之匯流排電路100之多個者之陣列900的示意圖。每個匯流排電路100可經由存取線110(位元線或字線)耦合至不同記憶體胞元(未展示)。如展示，匯流排電路100之開關132可各自經由佈線902耦合至電壓調節器134。佈線902可為電信號流提供電阻，如在陣列900中分佈之電阻器(如電阻器904)指示。如以上參照圖6之陣列600詳細地論述，控制陣列900之匯流排電路100之開關132的開關控制邏輯138可被組配來使某些不同開關132(例如，成組地)之斷開及閉合同步化及/或控制某些不同開關132(例如，成組地)之斷開及閉合以使得在另一個開關132斷開時，一個開關132閉合。另外，陣列900可以二維陣列形式佈置於積體電路中，並且電壓調節器134、控制邏輯136，及/或開關控制邏輯138可根據以上參照圖6之陣列600論述之任何實施例定位於二維陣列之周邊。
圖10係根據各種實施例之圖4之匯流排電路100之陣列1000的示意圖。每個匯流排電路100可經由存取線110(位元線或字線)耦合至不同記憶體胞元(未展示)。如展示，匯流排電路100之開關132可各自經由佈線1002耦合至電壓調節器134。佈線1002可為電信號流提供電阻，如在陣列1000中分佈之電阻器(如電阻器1004)指示。如以上參照圖6之陣列600詳細地論述，控制陣列1000之匯流排電路100之開關132的開關控制邏輯138可被組配來使某些不同開關132(例如，成組地)之斷開及閉合同步化及/或控制某些不同開關132(例如，成組地)之斷開及閉合以使得在另一個開關132斷開時，一個開關132閉合。另外，陣列1000可以二維陣列形式佈置於積體電路中，並且電壓調節器134、控制邏輯136，及/或開關控制邏輯138可根據以上參照圖6之陣列600論述之任何實施例定位於二維陣列之周邊。
以上論述之匯流排電路之實施例基本上關注於單一電壓調節器(例如，電壓調節器134)提供整個匯流排之單一已調節電壓值的配置。然而，任何此等實施例可改變以使得能夠提供多個調節電壓，該等電壓可選擇性提供至匯流排以改變提供至記憶體胞元之一或多個存取線(位元線及/或字線)之電壓。圖11係根據各種實施例之包括多個調節電壓之匯流排電路1100的示意圖。具體而言，匯流排電路1100包括圖1之匯流排電路100之多個實例，其各自耦合至提供不同已調節電壓之不同電壓調節器。在圖11中，匯流排電路1112耦合至電壓調節器1102，匯流排電路1114耦 合至電壓調節器1104，匯流排電路1116耦合至電壓調節器1106，並且匯流排電路1118耦合至電壓調節器1108。電壓調節器1102-1108中之每一者可提供不同已調節電壓。多路複用功能可藉由選擇性啟用具體源極隨耦器配置102(例如，經由控制邏輯136)來執行。
此架構與啟用多個調節電壓之習知方法相反，其中不同電源多路傳輸至單一源極隨耦器之閘極端子。雖然在匯流排電路1100中使用匯流排電路100之多個實例可招致面積成本，但是此方法不需要電壓調節器1102-1108主動地調節單一源極隨耦器之閘極端子，該主動調節可為保持許多不同電壓中之任一者所需要。因此，可最終實現功率及/或面積節約。雖然圖11之匯流排電路1100包括圖1之匯流排電路100之多個實例，但是匯流排電路1100可包括本文揭示之任何匯流排電路100之實例(例如，圖1-4之匯流排電路100)。另外，雖然圖11之匯流排電路1100包括四個不同電壓調節器，但是任何所需數目之電壓調節器可包括於匯流排電路1100中。
圖12係根據各種實施例之操作記憶體裝置之方法1200的流程圖。雖然該方法1200可有利地用於本文揭示之匯流排電路100之任何實施例，但是任何合適匯流排電路及記憶體裝置配置可用於執行方法1200。
在1202，已調節電壓可提供至匯流排電路。匯流排電路可包括具有第一電晶體及第二電晶體之源極隨耦器配置，並且源極隨耦器配置可耦合於供應電壓與記憶體胞 元之存取線(位元線或字線)之間。源極隨耦器配置之第一電晶體及第二電晶體可各自具有閘極端子，並且已調節電壓可提供至第一電晶體之閘極端子。
在1204，電壓可提供至第二電晶體之閘極端子以自供應電壓將存取線選擇性充電。
在1206，在將存取線選擇性充電時，可使得第一電晶體之閘極端子處之電壓升高。在一些實施例中，在1206處使得第一電晶體之閘極端子處之電壓升高可包括在沒有主動調節的情況下使得第一電晶體之閘極端子處之電壓變化。在一些實施例中，使得第一電晶體之閘極端子處之電壓變化可包括使得存取線處之電壓與第一電晶體之閘極端子耦合。
在一些實施例中，在1206處在將存取線選擇性充電時使得第一電晶體之閘極端子處之電壓變化之後，方法1200亦可包括使得第一電晶體之閘極端子處之電壓返回到已調節電壓(未在圖12中展示)。舉例而言，使得第一電晶體之閘極端子處之電壓返回到已調節電壓可包括在存取線放電期間使得第一電晶體之閘極端子處之電壓返回到已調節電壓。
本揭示案之實施例可在使用可受益於匯流排電路及本文揭示之相關技術之任何記憶體裝置的系統中實施。圖13示意性地例示根據一些實行方案之計算裝置1300，其可包括具有根據本文揭示之一個或多個實施例形成並操作之匯流排電路的記憶體裝置(例如，匯流排電路 100、包括任何匯流排電路100之陣列，或包括任何匯流排電路100之其他配置中之任一者)。
計算裝置1300可為例如行動通訊裝置或桌上型電腦或基於機架之計算裝置。計算裝置1300可容納板諸如母板1302。母板1302可包括許多組件，包括但不限於處理器1304及至少一通訊晶片1306。本文參照計算裝置1300論述之任何組件可包括具有根據本文揭示之任何實施例形成或操作之匯流排電路的記憶體裝置。處理器1304可實體地且電氣地耦接至母板1302。「處理器」一詞可代表處理來自暫存器及/或記憶體之電子資料以將彼電子資料轉換成可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。在一些實行方案中，至少一通訊晶片1306亦可實體地且電氣地耦接至母板1302。在進一步實行方案中，通訊晶片1306可為處理器1304之部分。
計算裝置1300可包括儲存裝置1308。儲存裝置1308可包括具有根據本文揭示之任何實施例形成或操作之匯流排電路之任何一個或多個記憶體裝置。在一些實施例中，儲存裝置1308可包括一或多個固態驅動機。可包括於儲存裝置1308中之儲存裝置之實例包括易失性記憶體(例如，動態隨機存取記憶體(DRAM))、非易失性記憶體(例如，唯讀記憶體，ROM)、快閃記憶體及大量儲存裝置(如硬碟驅動機、光碟(CD)、數位多功能光碟(DVD)等等)。
取決於其應用，計算裝置1300可包括其他組件，該等其他組件可為或可並未實體地且電氣地耦接至母板 1302。此等其他組件可包括但不限於圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、陀螺儀、揚聲器及攝影機。任何此等其他組件可包括具有根據本文揭示之任何實施例形成或操作之匯流排電路之任何一個或多個記憶體裝置。
通訊晶片1306及天線可賦能於用於資料至計算裝置1300及自該計算裝置之傳遞之無線通訊。「無線」一詞及其衍生詞可用以描述可藉由調變的電磁輻射之使用經由非固體媒體傳達資料之電路、裝置、系統、方法、技術、通訊通道等。該詞並非暗示相關聯裝置不含有任何導線，雖然在一些實施例中該等相關聯裝置可能不含有任何導線。通訊晶片1306可實施許多無線標準或協定中之任一者，該等無線標準或協定包括但不限於包括Wi-Fi(IEEE 802.11族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)之電機電子工程師學會(IEEE)標準、長期演進(LTE)計劃以及任何修正、更新及/或修訂(例如，升級LTE計劃、超行動寬頻(UMB)計劃(亦稱為「3GPP2」)等)。IEEE 802.16相容BWA網路通常被稱為WiMAX網路，WiMAX為代表全球互通微波存取之縮寫字，該縮寫字為通過針對IEEE 802.16標準之符合性及可交互運作性測試之產品的證明標誌。通訊晶片1306可根據以下各者來操作：全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統 (UMTS)、高速封包存取(HSPA)、演進的HAPS(E-HSPA)或LTE網路。通訊晶片1306可根據以下各者來操作：增強型資料GSM演進(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無限電存取網路(UTRAN)或演進的UTRAN(E-UTRAN)。通訊晶片1306可根據以下各者來操作：分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、上述各者之衍生物以及指定為3G、4G、5G及更高之任何其他無線協定。在其他實施例中，通訊晶片1306可根據其他無線協定來操作。
計算裝置1300可包括多個通訊晶片1306。例如，第一通訊晶片1306可專用於諸如Wi-Fi及藍牙之較短範圍無線通訊，且第二通訊晶片1306可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其他之較長範圍無線通訊。在一些實施例中，通信晶片1306可支援有線通訊。舉例而言，計算裝置1300可包括一或多個有線伺服器。
在各種實行方案中，計算裝置1300可為膝上型電腦、隨身型易網機、筆記型電腦、超極緻筆電、智慧型電話、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放器或數位視訊記錄器。在進一步實行方案中，計算裝置1300可為處理資料之任何其他電子裝置。在一些實施例中，本 文揭示之匯流排電路可實施於高性能計算裝置中。
以下段落提供本文揭示之實施例之實例。
實例1為匯流排電路，其包括：在供應電壓與記憶體胞元之存取線之間耦合的源極隨耦器配置，其包括第一電晶體及第二電晶體，其中第一電晶體及第二電晶體各自具有閘極端子並且其中存取線為位元線或字線；電容器，該電容器具有耦合至第一電晶體之閘極端子的第一終端並且具有耦合至參考電壓之第二終端；及在電容器之第一終端與電壓調節器之間耦合之開關。
實例2可包括實例1之標的，並且可進一步指定第一電晶體為NMOS電晶體。
實例3可包括實例2之標的，並且可進一步指定第二電晶體耦合於第一電晶體與供應電壓之間。
實例4可包括實例2之標的，並且可進一步指定第二電晶體耦合於第一電晶體與存取線之間。
實例5可包括實例1之標的，並且可進一步指定第一電晶體為PMOS電晶體。
實例6可包括實例5之標的，並且可進一步指定第二電晶體耦合於第一電晶體與供應電壓之間。
實例7可包括實例5之標的，並且可進一步指定第二電晶體耦合於第一電晶體與存取線之間。
實例8可包括實例1-7中之任一者之標的，並且可進一步包括源極隨耦器配置之控制邏輯，其耦合至第二電晶體之閘極端子，以導致自供應電壓將存取線選擇性充電。
實例9可包括實例1-8中之任一者之標的，並且可進一步包括耦合至開關以導致開關之選擇性斷開及閉合的開關控制邏輯。
實例10可包括實例9之標的，並且可進一步指定開關控制邏輯在不對於記憶體胞元執行讀取或寫入操作時閉合開關並且在對於記憶體胞元之讀取或寫入操作期間斷開開關。
實例11可包括實例1-10中之任一者之標的，並且可進一步指定源極隨耦器配置為第一源極隨耦器配置，電容器為第一電容器，開關為第一開關，並且電壓調節器為第一電壓調節器，並且可進一步包括：在供應電壓與記憶體胞元之存取線之間耦合的第二源極隨耦器配置，其包括第一電晶體及第二電晶體，其中二源極隨耦器配置之第一電晶體及第二電晶體第各自具有閘極端子；第二電容器，其具有耦合至第二源極隨耦器配置之第一電晶體之閘極端子的第一終端並且具有耦合至參考電壓之第二終端；及在第二電容器之第一終端與第二電壓調節器之間耦合的第二開關；其中第一及第二電壓調節器提供不同調節電壓。
實例12為記憶體裝置，其包括：具有存取線之記憶體胞元，其中存取線為位元線或字線；及匯流排電路，其耦合至記憶體胞元。匯流排電路包括：在供應電壓與記憶體胞元之存取線之間耦合的源極隨耦器配置，其包括第一電晶體及第二電晶體，其中第一電晶體及第二電晶體各自具有閘極端子；電容器，該電容器具有耦合至第一電晶 體之閘極端子的第一終端並且具有耦合至參考電壓之第二終端；及在電容器之第一終端與電壓調節器之間耦合之開關。
實例13可包括實例12之標的，並且可進一步包括耦合至開關以在不對於記憶體胞元執行讀取或寫入操作時閉合開關並且在對於記憶體胞元之讀取或寫入操作期間斷開開關的開關控制邏輯。
實例14可包括實例12-13中之任一者之標的，並且可進一步指定記憶體胞元為第一記憶體胞元，並且可進一步包括具有存取線之第二記憶體胞元，其中存取線為位元線或字線；其中源極隨耦器配置為第一源極隨耦器配置，電容器為第一電容器，開關為第一開關，並且電壓調節器為第一電壓調節器，並且其中匯流排電路進一步包括：在供應電壓與第二記憶體胞元之存取線之間耦合的第二源極隨耦器配置，其包括第一電晶體及第二電晶體，其中第二源極隨耦器配置之第一電晶體及第二電晶體各自具有閘極端子；第二電容器，其具有耦合至第二源極隨耦器配置之第一電晶體之閘極端子的第一終端並且具有耦合至參考電壓之第二終端；及在第二電容器之第一終端與電壓調節器之間耦合之第二開關。
實例15可包括實例14之標的，並且可進一步包括開關控制邏輯以使第一開關及第二開關之斷開及閉合同步。
實例16可包括實例14-15中之任一者之標的，並 且可進一步包括開關控制邏輯以控制第一開關及第二開關之斷開及閉合以使得在第二開關斷開時第一開關不斷開。
實例17可包括實例14-16中之任一者之標的，其中第一及第二記憶體胞元包括於記憶體胞元之二維陣列中，並且其中電壓調節器定位於記憶體胞元之二維陣列之周邊。
實例18可包括實例14-17中之任一者之標的，並且可進一步指定存取線為位元線。
實例19可包括實例14-18中之任一者之標的，並且可進一步指定參考電壓為接地。
實例20為操作記憶體裝置之方法，其包括：將已調節電壓提供至匯流排電路，其中匯流排電路包括源極隨耦器配置，源極隨耦器配置包括第一電晶體及第二電晶體，源極隨耦器配置在供應電壓與記憶體胞元之存取線之間耦合，記憶體胞元之存取線為位元線或字線，並且第一電晶體及第二電晶體各自具有閘極端子，並且已調節電壓提供至第一電晶體之閘極端子。該方法進一步包括將電壓提供至第二電晶體之閘極端子以自供應電壓將存取線選擇性充電並且在將存取線選擇性充電時使得第一電晶體之閘極端子處之電壓變化。
實例21可包括實例20之標的，並且可進一步指定使得第一電晶體之閘極端子處之電壓變化包括在沒有主動調節的情況下使得第一電晶體之閘極端子處之電壓變化。
實例22可包括實例20-21中之任一者之標的，並 且可進一步指定使得第一電晶體之閘極端子處之電壓變化可包括使得存取線處之電壓與第一電晶體之閘極端子耦合。
實例23可包括實例20-22中之任一者之標的，並且可進一步包括，在將存取線選擇性充電時使得第一電晶體之閘極端子處之電壓變化之後，使得第一電晶體之閘極端子處之電壓返回到已調節電壓。
實例24可包括實例23之標的，並且可進一步指定使得第一電晶體之閘極端子處之電壓返回到已調節電壓包括在存取線放電期間使得第一電晶體之閘極端子處之電壓返回到已調節電壓。
100‧‧‧匯流排電路
102‧‧‧源極隨耦器配置
104‧‧‧第一電晶體
106‧‧‧第二電晶體
108‧‧‧供應電壓
110‧‧‧存取線/位元線/字線
114‧‧‧閘極端子
120‧‧‧閘極端子
124‧‧‧電容器
126‧‧‧第一終端
128‧‧‧第二終端
130‧‧‧參考電壓
132‧‧‧開關
134‧‧‧電壓調節器
136‧‧‧控制邏輯
138‧‧‧開關控制邏輯
AL‧‧‧存取線
REF‧‧‧參考電壓
VS‧‧‧供應電壓

Claims (21)

  1. 一種匯流排電路，其包括：一源極隨耦器配置，其包括一第一電晶體及一第二電晶體，並耦合於一供應電壓與一記憶體胞元之一存取線之間，其中該第一電晶體及該第二電晶體各自具有一閘極端子且其中該存取線為一位元線或一字線；一電容器，其具有耦合至該第一電晶體之該閘極端子的一第一終端且具有耦合至一參考電壓之一第二終端；及一開關，在該電容器之該第一終端與一電壓調節器之間耦合，其中，當沒有要對該記憶體胞元執行讀取或寫入操作時，該開關要被閉合，並且當要對該記憶體胞元執行一讀取或寫入操作時，該開關要被斷開。
  2. 如請求項1之匯流排電路，其中該第一電晶體為一NMOS電晶體。
  3. 如請求項2之匯流排電路，其中該第二電晶體耦合於該第一電晶體與該供應電壓之間。
  4. 如請求項2之匯流排電路，其中該第二電晶體耦合於該第一電晶體與該存取線之間。
  5. 如請求項1之匯流排電路，其中該第一電晶體為一PMOS電晶體。
  6. 如請求項5之匯流排電路，其中該第二電晶體耦合於該第一電晶體與該供應電壓之間。
  7. 如請求項5之匯流排電路，其中該第二電晶體耦合於該第 一電晶體與該存取線之間。
  8. 如請求項1之匯流排電路，其進一步包括：用於該源極隨耦器配置之控制邏輯，其耦合至該第二電晶體之該閘極端子，以導致自該供應電壓對該存取線之選擇性充電。
  9. 如請求項1之匯流排電路，其進一步包括：耦合至該開關之開關控制邏輯，以導致該開關之選擇性斷開及閉合。
  10. 如請求項1之匯流排電路，其中該源極隨耦器配置為一第一源極隨耦器配置，該電容器為一第一電容器，該開關為一第一開關，且該電壓調節器為一第一電壓調節器，並且進一步包括：一第二源極隨耦器配置，其包括一第一電晶體及一第二電晶體，並耦合於該供應電壓與該記憶體胞元之該存取線之間，其中該第二源極隨耦器配置之該第一電晶體及該第二電晶體各自具有一閘極端子；一第二電容器，其具有耦合至該第二源極隨耦器配置之該第一電晶體之該閘極端子的一第一終端，並且具有耦合至該參考電壓之一第二終端；及在該第二電容器之該第一終端與一第二電壓調節器之間耦合的一第二開關；其中該等第一及第二電壓調節器係用以提供不同調節電壓。
  11. 一種記憶體裝置，其包括： 具有一存取線之一記憶體胞元，其中該存取線為一位元線或一字線；及耦合至該記憶體胞元之一匯流排電路，該匯流排電路包括：一源極隨耦器配置，其包括一第一電晶體及一第二電晶體，並耦合於一供應電壓與該記憶體胞元之該存取線之間，其中該第一電晶體及該第二電晶體各自具有一閘極端子，一電容器，其具有耦合至該第一電晶體之該閘極端子的一第一終端，且具有耦合至一參考電壓之一第二終端；一開關，其在該電容器之該第一終端與一電壓調節器之間耦合；及耦合至該開關之開關控制邏輯，用以在沒有對該記憶體胞元執行讀取或寫入操作時閉合該開關，且在對該記憶體胞元之一讀取或寫入操作期間斷開該開關。
  12. 如請求項11之記憶體裝置，其中該記憶體胞元為一第一記憶體胞元，並且進一步包括：具有一存取線之一第二記憶體胞元，其中該存取線為一位元線或一字線；其中該源極隨耦器配置為一第一源極隨耦器配置，該電容器為一第一電容器，該開關為一第一開關，並且該電壓調節器為一第一電壓調節器，且其中該匯流排電路進一步包括：一第二源極隨耦器配置，其包括一第一電晶體及一 第二電晶體，並耦合於該供應電壓與該第二記憶體胞元之該存取線之間，其中該第二源極隨耦器配置之該第一電晶體及該第二電晶體各自具有一閘極端子；一第二電容器，其具有耦合至該第二源極隨耦器配置之該第一電晶體之該閘極端子的一第一終端，且具有耦合至該參考電壓之一第二終端；及一第二開關，其在該第二電容器之該第一終端與該電壓調節器之間耦合。
  13. 如請求項12之記憶體裝置，其進一步包括：開關控制邏輯，其用以使該第一開關及該第二開關之斷開及閉合同步。
  14. 如請求項12之記憶體裝置，其進一步包括：開關控制邏輯，其用以控制該第一開關及該第二開關之斷開及閉合，以使得在該第二開關斷開時該第一開關不斷開。
  15. 如請求項12之記憶體裝置，其中該等第一及第二記憶體胞元被包括於一二維陣列記憶體胞元中，且其中該電壓調節器被定位於該二維陣列記憶體胞元之一周邊。
  16. 如請求項12之記憶體裝置，其中該存取線為一位元線。
  17. 如請求項12之記憶體裝置，其中該參考電壓為接地。
  18. 一種操作一記憶體裝置之方法，該方法包括下列步驟：提供一調節電壓至一匯流排電路，其中：該匯流排電路包括一源極隨耦器配置，該源極隨耦器配置包括一第一電晶體及一第二電晶 體，該源極隨耦器配置係耦合於一供應電壓與一記憶體胞元之一存取線之間，該記憶體胞元之該存取線為一位元線或一字線，及該第一電晶體及該第二電晶體各自具有一閘極端子，並且將該調節電壓提供至該第一電晶體之該閘極端子；將一電壓提供至該第二電晶體之該閘極端子以自該供應電壓對該存取線選擇性充電；及當該存取線被選擇性充電時，允許在該第一電晶體之該閘極端子處之一電壓變化，允許在該第一電晶體之該閘極端子處之該電壓變化的步驟包括允許在該存取線處之一電壓與該第一電晶體之該閘極端子耦合。
  19. 如請求項18之方法，其中允許在該第一電晶體之該閘極端子處之該電壓變化的步驟包括在沒有主動調節的情況下允許在該第一電晶體之該閘極端子處之該電壓變化。
  20. 如請求項18之方法，其進一步包括：在當該存取線被選擇性充電時允許在該第一電晶體之該閘極端子處之該電壓變化的步驟之後，允許在該第一電晶體之該閘極端子處之該電壓回到該調節電壓。
  21. 如請求項20之方法，其中允許在該第一電晶體之該閘極端子處之該電壓回到該調節電壓的步驟包括在該存取線之放電期間允許在該第一電晶體之該閘極端子處之該電壓回到該調節電壓。
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