CN107636764B - 在非易失性随机存取存储器中提供保持电流 - Google Patents

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Abstract

本公开的实施例描述了用于控制非易失性随机存取存储器(NVRAM)设备中的电流的技术和配置。在一个实施例中，NVRAM设备可以包括耦合到多个位线的多个存储器单元，多个位线形成具有寄生电容的位线节点。每个存储器单元可以包括具有所需的电平的保持电流以维持单元的导通状态的开关器件。电压供应电路和控制器可以与NVRAM设备耦合。控制器可以控制电路以提供使存储器单元保持在导通状态的电流脉冲。脉冲可以包括响应于在达到设定点之后通过存储器单元的位线节点电容的放电而随时间推移从设定点改变到保持电流电平的简档。

Description

在非易失性随机存取存储器中提供保持电流
相关申请的交叉引用
本申请要求享有2015年6月17日提交的题为“PROVISION OF HOLDING CURRENT INNON-VOLATILE RANDOMS ACCESS MEMORY”的美国专利申请第14/742,316号的优先权，其全部内容通过引用并入本文用于所有目的。
技术领域
本公开的实施例通常涉及集成电路领域，更具体地，涉及在诸如相变存储器设备的非易失性随机存取存储器(NVRAM)设备中提供保持电流。
背景技术
相变存储器(PCM)技术，诸如多栈交叉点PCM，是其他非易失性(NV)存储器技术(通常称为非易失性随机存取存储器(NVRAM))的有前途的替代方案。在PCM存储器单元中，阈值电压窗口被定义为存储器单元的置位状态阈值电压(被称为SET VT)和复位状态阈值电压(简称为RESET VT)之间的差值。希望使阈值电压窗口尽可能大。这可以通过降低SET VT或增加RESET VT来实现。
PCM存储器单元使用具有维持存储器单元的导通状态可能需要的最小导通状态保持电流(称为保持电流)的开关器件。通过存储器单元的电流可以确定SET VT的电平。提供尽可能低的SET VT可能会增加阈值电压窗口。为了提供尽可能低的SET VT，可能需要电流以保持电流或附近通过存储器单元。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件。实施例在附图的图中通过示例的方式而不是限制的方式示出。
图1是根据一些实施例的包括具有本公开的保持电流提供技术的诸如PCM设备的NVRAM设备的示例装置。
图2是根据一些实施例的包括具有本公开的保持电流提供技术的诸如PCM设备的NVRAM设备的装置的示例电路图。
图3是根据一些实施例示出图1的向存储器单元提供电流脉冲的图1的装置的电压供应电路控制的示例图。
图4是根据一些实施例的用于执行NVRAM(例如PCM)设备的置位操作的过程400的示例性过程流程图。
图5是根据一些实施例的示出了在位线电压源与图1的装置的位线节点断开之后作为时间的函数的位线节点电压的斜降的示例曲线图。
图6是根据一些实施例的示出图1的装置的存储器单元的示例置位状态阈值电压(SET VT)和复位状态阈值电压(RESET VT)分布曲线的曲线图。
图7是根据一些实施例的示出了放置在离图1的装置的位线节点(AXN节点)不同距离处的存储器单元的保持电流分布的曲线图。
图8是包括根据本文描述的各种实施例的NVRAM(例如，PCM)设备的示例系统。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图，其中相同的附图标记始终表示相同的部分，并且其中通过说明的方式示出可以实践的实施例。应当理解，在不脱离本公开的范围的情况下，可以使用其他实施例并且可以进行结构或逻辑改变。因此，以下详细描述不应被认为是限制性的，并且实施例的范围由所附权利要求及其等同物限定。
本文中讨论了用于控制诸如PCM设备之类的NVRAM设备中的电流的技术。在一个实例中，该装置可以包括NVRAM设备，其包括耦合到多个位线的多个存储器单元，多个位线形成具有寄生电容的位线节点。每个存储器单元可以包括具有所需的保持电流的电平以保持存储器单元的导通状态的开关器件。NVRAM设备还可以包括与NVRAM设备耦合的电压供应电路和与电压供应电路耦合的控制器。控制器可以控制电路以提供使存储器单元保持在导通状态的电流脉冲。响应于在达到设定点之后位线节点寄生电容通过存储器单元的放电，电流脉冲可以包括随时间推移从设定点改变到保持电流电平的轮廓。
在另一实例中，该装置可以包括NVRAM设备，其包括耦合到多个字线的多个存储器单元，多个字线形成具有寄生电容的字线节点。每个存储器单元可以包括具有所需的保持电流的电平以保持存储器单元的导通状态的开关器件。NVRAM设备还可以包括与NVRAM设备耦合的电压供应电路和与电压供应电路耦合的控制器。控制器可以控制电路以提供使存储器单元保持在导通状态的电流脉冲。响应于在达到设定点之后通过存储器单元的字线节点寄生电容的放电，电流脉冲可以包括随着时间推移从设定点改变成保持电流电平的轮廓。
依次以对理解所要求保护的主题最有帮助的方式将各种操作描述为多个离散操作。然而，描述的顺序不应被解释为意味着这些操作必然是依赖于顺序的。特别地，这些操作可能不按照呈现的顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。可以在另外的实施例中执行各种附加操作和/或省略描述的操作。
为了本公开的目的，短语“A和/或B”表示(A)，(B)或(A和B)。为了本公开的目的，短语“A，B和/或C”是指(A)，(B)，(C)，(A和B)，(A和C)，(B和C)，(A，B或C)或(A，B和C)。
描述可以使用短语“在一个实施例中”或“在实施例中”，其可以各自指代相同或不同的实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包括”，“包含”，“具有”等等是同义词。术语“耦合”可以指直接连接、间接连接或间接通信。
如本文所使用的，术语“模块”可以指专用集成电路(ASIC)、电子电路、处理器(共享，专用或组)和/或存储器(共享，专用或组)的部分或包括专用集成电路(ASIC)、电子电路、处理器(共享，专用或组)和/或存储器(共享，专用或组)，其执行一个或多个软件或固件程序、组合逻辑电路、状态机和/或提供所述功能的其它合适的组件。
图1是根据一些实施例的包括具有本公开的保持电流供应技术的诸如PCM设备的NVRAM设备的示例性装置100。根据各种实施例，装置100可以包括一个或多个存储器单元(以下称为“存储器单元102”)，其可以如图所示配置为阵列。存储器单元102可以包括例如相变材料，例如硫族化物玻璃，其可以通过施加由电流产生的热量而在结晶态和非晶状态之间切换。相变材料的状态(例如，晶体/非晶体)可以对应于存储器单元102的逻辑值(例如，0,1,00,01,10,11等等)。在一些实施例中，装置100可以是相变存储器和开关(PCMS)器件的一部分。存储器单元102可以包括诸如例如被配置为用于存储器单元102的选择/编程操作的超声阈值开关(OTS)的开关。在其他实施例中，装置100可以是其他合适类型的存储器设备的部分。无论如何，如将在下面更详细地描述，装置100可以结合本公开的复位电流传送技术，以促进将设定的电流脉冲传送到存储器单元。
如可以看到的，装置100还可以包括一个或多个位线(以下称为“位线104”)和耦合到存储器单元102的一个或多个字线(以下称为“字线106”)。位线104和字线106可以被配置为使得每个存储器单元102设置在每个单独位线和字线的交叉点处。
装置100还可以包括与存储器单元102耦合并被配置为提供和控制装置100的电压供应的电压供应电路120。例如，电压供应电路120可以被配置为使用字线106和位线104将电压或偏压施加到存储器单元102的目标存储器单元，以选择用于读或写操作的目标单元。位线驱动器128可以耦合到位线104，并且字线驱动器126可以耦合到字线106以促进一个或多个存储器单元102的解码/选择。根据本文所述的实施例，控制器140可以控制电路120提供可以将存储器单元保持在导通状态的电流脉冲。电流脉冲可以包括响应于在达到设定点之后通过位线节点寄生电容的存储器单元的放电而随时间推移从设定点改变到保持电流电平的轮廓。
在实施例中，单元102、字线106和位线106可以被组织以形成交叉点存储器阵列150。例如，装置100可以包括一个或多个瓦片124。一个或多个瓦片124可以包括在目标存储器单元的选择操作期间被视为分立单元的一个或多个字线106、位线104和存储器单元102的阵列的一部分。也就是说，在一些实施例中，一个或多个瓦片124中的每一个是被偏置以选择阵列中的目标存储器单元(例如，位，一对位等)的阵列的单位。在所描绘的实施例中，一个或多个瓦片124包括四个字线和四个位线(4WL X 4BL)的阵列；然而，在其他实施例中可以使用其它的瓦片大小，包括例如一千字线乘以一千位线(1000WL×1000BL)的瓦片尺寸。在一些实施例中，一个或多个瓦片124可以是堆叠式存储器配置的任何存储器层的一部分。例如，在一些实施例中，一个或多个瓦片124可以是在另一个存储器层上形成的存储器层的一部分。
位线104可以耦合到位线电极(全局位线)108，其可以在位线节点116处进一步耦合到电压供应电路120。电压供应电路120可以包括例如位线电源132，其可被配置成为位线104提供电源。
字线106可以耦合到字线电极(全局字线)110，其可以在字线节点118处进一步耦合到电压供应电路120。电压供应电路120可以包括例如字线电压源134，其可以被配置成为字线106提供电源(例如，电压HNVNN)。位线电极108和字线电极110可以每个都是到存储器单元102的电流路径。根据各种实施例，字线驱动器126和位线驱动器128可以各自包括针对每个电极的单个或多个晶体管。
在一个实施例中，电压供应电路120可以包括被配置为向装置100提供不同功能的组件122。组件122可以包括例如耦合到位线电极108的感测电路。感测电路可以使用位线电极108作为用于执行存储器单元102的诸如感测操作的读取操作的电节点。组件22还可包括耦合到位线电极108的写电路(未示出)。写电路可以使用位线电极108作为用于执行存储器单元102的诸如置位或复位操作的写操作的电节点。
组件122可以包括耦合到字线电极110的选择模块，以促进使用字线电极110的存储器单元102的选择操作。选择操作可以在读或写操作之前，并将存储器单元102中的目标存储器单元置于接收读或写操作的状态。在选择期间，可以通过跨存储器单元102的目标存储器单元施加电压偏置而将目标存储器单元从亚阈值操作区域移动到高于阈值操作区域的操作区域。实现目标单元的选择的电压偏置可以由电路120经由用于相应目标字线和位线的字线驱动器126和位线驱动器128来提供。
在实施例中，可以控制目标字线偏置和目标位线偏置，使得组合地跨整个目标单元施加足以使目标存储器单元高于阈值电压并将存储器单元导通的总偏置，例如，使得存储器单元在存储器单元的置位操作期间传导电流。置位操作的目的在于使存储器单元处于置位状态，其中存储器单元的相变材料可以处于结晶状态，从而提供存储器单元的低电阻。
在一些实施例中，电路120的特征可以适当地组合在一个或多个模块中，或者可以与位线电极108和/或字线电极110中的除了所描绘的之外的另一个耦合。根据各种实施例，装置100可以被配置为执行本文描述的方法的动作。例如，根据本文所述的实施例，装置100可以与配置成执行存储器单元的选择和/或置位操作的一个或多个控制模块耦合。
为了说明的目的，图1中示出了装置100，包括耦合到电压供应电路120并被配置为控制由电压供应电路120提供给存储器单元102的电流的控制器140。鉴于上述讨论，下面将参考图2对根据本文所描述的实施例的用于控制电压供应电路120以在置位操作期间将电流脉冲提供给存储器单元的控制器140的操作进行说明。
如上所述，存储器单元可以包括开关器件，其具有维持存储器单元的导通状态可能需要的最小导通状态保持电流(关断点)。存储器单元的相变材料可以负责确保存储器单元的SET状态和RESET状态的VT电平差。当相变材料是晶态(在SET VT状态下)时，其处于比当相变材料为非晶态(处于RESET VT状态)时较低的VT。当跨单元施加足够的电压时，开关器件可以选择该单元。结晶化电流可以接近保持电流。如果存储器单元接收到处于或约为结晶化电流电平的电流，则存储器单元可以至少部分地结晶，并且单元VT可以朝向SET VT电平移动。
如果到存储器单元的电流低于结晶化电流电平，则电流可以对存储器单元没有影响。通常，结晶化电流是存储器单元的材料组成和热轮廓的函数。保持电流可以是存储器单元的开关器件的材料参数和围绕存储器单元的寄生电路动态的函数。工艺制造中的变化可能导致单元结晶和保持电流的变化。本文描述的实施例提供了通过目标存储器单元从预定设定点向下到存储器单元可以支持的最低电流(例如，电池的保持电流)的电流扫描。通过存储器单元的受控斜降电流扫描(置位电流脉冲)可以确保结晶化电流(或接近结晶化电流)被施加到存储器单元，以防止存储器单元在置位操作期间重新阈值化。如下面更详细地描述的，为了提供流过存储器单元的结晶化电流或近结晶化电流，位线节点可以“浮置(floated)”，例如，电源电压可以是在节点的一定电压电平达到后，与位线节点断开连接。在位线电压浮置之后，存储器单元可能仍然处于非晶状态，并且电流脉冲的一部分可能使存储器单元结晶化。在这种情况下，存储器单元可能不会重新阈值化，因此如果在位线节点浮置之后结晶化，则其可能不会返回到非晶态。
图2是根据一些实施例的包括具有本公开的保持电流提供技术的NVRAM设备(例如PCM设备)的装置的示例电路图。更具体地，图2更详细地示出了根据一些实施例的装置100的示例部分202，以及装置100的示例性部分202的对应的示例电路模型204。为了说明的简单，类似装置100元件，示例部分202和示例电路模型204由相同的附图标记表示。如图所示，示例部分202可以至少包括交叉点存储器阵列150的片段，包括单元102，其可以包括选定的(例如，目标)单元T。示例部分202还可以包括位线电压供应源VPP，VHH，VHHMVT和VCC，至少部分地包括位线电源132。位线节点116由缩写AXN表示(以下称为“AXN节点”)。应当理解，取决于装置100的需求和配置，电压供应源的数量和电压电平可以变化，并且为了说明的目的示出了电压供应源VPP，VHH，VHHMVT和VCC。
如图所示，示例部分202还可以包括全局字线驱动器GWL和本地字线驱动器LWL，以及全局位线驱动器GBL和本地位线驱动器LBL。位线电压源132的接地点由缩写GND表示。
示例部分202还可以包括在HNREG节点处的字线电压供应源HNVNN，至少部分地包括字线电源134。如图所示，字线电源134可以包括其他组件，例如限制设备WLLIM(以下称为WLLIM设备)和被配置为控制(例如，限制)通过目标单元T的电流的NOLIM。在实施例中，WLLIM和NOLIM是可以被配置为控制通过目标单元T的电流的设备。可以只有一个或两个设备(例如WLLIM和/或NOLIM)，或者可以有超过2个用于控制电流的设备。
示例电路模型204表示根据一些实施例的装置100的示例部分202的简化电路图。装置100的示例电路模型204和示例部分202的类似元件由相似的附图标记或缩写表示。如图所示，GBL，LBL，GWL和LWL由它们对应的电阻和电容(例如分别为GBL和CGBL等)表示。AXN节点116可以具有其自己的寄生电容CAXN(例如，约1pF)。类似地，字线节点118可以具有寄生电容CHNREG。
在一些实施例中，控制器140可以被配置为控制电压供应电路120(例如，其组件132和134)来使用AXN节点116的寄生电容CAXN产生以随时间的无源斜降电流分布形式的SET脉冲。更具体地，控制器140可以控制电压供应电路120以提供可将存储器单元(例如，T)保持在导通状态的电流脉冲。电流脉冲可以包括响应于在达到设定点之后通过存储器单元T的位线节点寄生电容CAXN的放电而可以随时间推移从设定点改变到保持电流电平的轮廓。
更具体地，在选择了例如具有某一(第一)电平的位线电源电压的目标存储器单元T之后，位线电压可以增加到不同的(第二)电平。在某个时间点，可以禁用位线电压源，使AXN节点116“浮置”，并且位线节点电容CAXN可以通过单元T放电以终止SET脉冲。随着位线节点电容CAXN放电，AXN节点116上的电压可以降低，并且电流也可以减小。由于AXN节点116未被电压源驱动，所以AXN节点116上的电压只能通过单元T放电。在AXN节点116处的电压不能增加，从而防止在斜降期间单元T的重新阈值化。因为没有电压源连接到位线侧，所以单元T可能不再次阈值化。通过存储器单元的电流可以最终达到保持电流电平，并且单元T的开关器件可以将单元T关断。
因此，可以控制通过存储器单元的电流以从指定的设定点降低到大约存储器单元的开关器件的保持电流电平，而不允许单元的重新阈值化事件的可能性。当位线节点电容CAXN被放电时，位线电位可以降低并变得足够低，使得存储器单元T可能不能重新阈值化。
总而言之，所描述的实施例使得能够通过修改SET电流脉冲(或者在一些实施例中，读电流脉冲)来在存储器单元阈值化之后实现较低的SET VT，从而实现对通过存储器阵列150的目标存储器单元的电流的控制。通常，所描述的实施例可以与在脉冲期间修改电流分布的技术结合使用，以便以受控的方式关断存储器单元。所描述的实施例可以用于例如终止读脉冲并向单元提供回退操作。在这种情况下，如果在读操作期间单元阈值化，则所描述的实施例可以提供下降到单元的保持电流的斜降脉冲，使得存储器单元保持在相同的SET VT。所描述的实施例可以防止在脉冲终止期间存储器单元的重新阈值化，以保持存储器单元的SET VT状态，该VT状态可以通过电流脉冲被传送到存储器单元来实现。
图3是示出了根据一些实施例的装置100的电压供应电路控制以向存储器单元提供电流脉冲从而使得存储器单元能够保持在基本相同的设定阈值电压水平而没有重新阈值化的示例图。更具体地，示例图包括示出作为时间的函数施加到位线节点(AXN节点)的电压的曲线图302，示出了作为时间的函数的字线节点(HNREG节点)处的电压的曲线图304，示出了作为时间的函数的通过存储器单元的电流分布的曲线图306，以及示出作为时间的函数的限制装置(WLLIM设备)的栅极处的电压的曲线图308。
在时间实例t1之前，可以例如通过向存储器单元提供选择电平(例如，“空闲”或第一电压电平v0，曲线图302)的电压来选择存储器单元。例如，存储器阵列150的位线解码器GBL和字线解码器GWL(图1-2)可以被导通，以便选择阵列中的一个特定单元。
在时间实例t1处，AXN电压可以斜升到电平v1(例如，中间电平，曲线图302)，并且HNREG电压可以斜升到v1电平(曲线图304)，例如响应于导通WLLIM设备(曲线图308)。
在t2处，AXN电压可以斜升到电平v2(例如，第二电平，曲线图302)，但是在斜坡期间，存储器单元可以卡扣(导通)，如标号310所示，并且高于保持电流的电流I1可以开始流过存储器单元(电流I1，曲线图306)。
将中间电压电平v1提供给AXN节点的目的可以是解耦电压的斜升，使得在AXN节点处斜升到第二电平v2可以不能在单个步骤中完成。在更一般的术语中，将提供给位线节点的位线电压从空闲(第一)电平增加到第二电平v2可以包括在将位线电压增加到第二电平之前将位线电压从第一电平增加到一个或多个中间电平。更具体地，控制器140可以控制电压供应电路120(图1)以在一段时间内持续地或周期性地增加位线电压供应，经过多个中间电平获得位线电压供应电平。例如，控制器140可以控制电压供应电路120从电压供应源VCC切换到电压供应源VHHMVT到电压供应源VHH到电压供应源VPP(见图2)。
在t2和t3之间，AXN节点处的电压仍然可以斜升到电平v2(曲线图302)。电流I1可以流过选定的存储器单元(电流I1，曲线图306)，如由WLLIM设备上的栅极电压(Vgl，曲线图308)确定的。
在
Figure GDA0002762145930000101
之后，WLLIM设备上的栅极电压可能会斜升到第二值(Vg2，曲线图308)，以便调制通过所选存储器单元的电流分布，达到设定点(由电流I2表示，曲线图306)。
在t4之后，WLLIM设备上的栅极电压可以斜升到第二值(Vg3)，以便调制通过存储器单元的电流轮廓。
在更一般的术语中，可以在电流脉冲的第一部分期间使用一个或多个电流步骤(例如I1和/或I2和/或I3或多于3个电流)。
在t5之后，AXN节点可以被“浮置”(例如，位线电压源可以如上所述与AXN节点断开连接)，并且AXN电容(CAXN，图2)可以开始通过存储器单元放电，当电压可用时，提供电流I3直到t6，并且路径电阻导致电流开始减小。
在t6之后，作为浮置AXN节点(曲线图302)的结果，通过存储器单元的电流可以以可以由寄生电容、可用电压和路径电阻限定的速率逐渐减小(曲线图306)。可以调制路径电阻，以便在AXN节点浮置时实现特定的放电速率。
在t7，通过存储器单元的电流可以达到保持电流值(Ihold)并且变得不足以维持导通状态，并且存储器单元可以关断。
在t8，向存储器单元提供电流脉冲可以被终止，并且电压可能返回到它们的空闲状态(曲线图302、304和308)。
在时间t5和t8之间，WLLIM设备可以保持在固定值，允许电荷通过WLLIM设备，从而限制电流(CAXN的放电速率受到限制)。如图所示，在时间t6和t7之间，即使电流Ihold保持恒定(WLLIM栅极固定在t6和t7之间)，电流Ihold仍可能下降，因为可用电压可能不足以允许电流增加或保持不变。
应当注意，可以如上所述使用WLLIM设备来通过以受控的速率从AXN节点排出电荷来控制流过存储器单元的电流。也可以在不操纵WLLIM设备的情况下实现所描述的过程。例如，WLLIM设备可以在整个时间段t1-t8期间被设定为静态电平(例如，WLLIM设备的栅极处电压可以保持不变)，并且流过存储器单元并被如上所述的AXN节点处的电压控制的电流Ihold可以防止存储器单元的重新阈值化。
从位线电压达到第二电平v2的时刻到AXN节点被浮置(例如，电压供应从AXN节点断开)的时刻的时间段，例如时间段从约t3到t5的时间段，可以经验地确定(例如，通过测试一个或多个装置100)并被编程到装置100的控制器140中。可替代地，该时间段可以包括存储器单元导通和AXN节点的浮置之间的时间，例如从t2到t5的时间段。类似地，该时间段可以经验地确定并编程到控制器140中，以便在特定时刻将位线电压源与AXN节点断开。
在t8之后的另一个时间段之后，位线电压源可以重新连接到AXN节点，以便以特定的例如空闲电平提供位线电压。应当注意，这里描述的实施例是指在其中位线节点(AXN节点)浮置的方案。在其它实施例中，上述位线和字线配置可以互换它们的角色。更具体地，装置100(例如，控制器140)可以被配置为浮置字线节点(HNREG节点)。在本实施例中，可以在位线节点处而不是如上所述在字线节点处使用限流设备(WLLIM设备)来控制流过存储器单元的电流。因此，控制器可以被配置为控制电压供应电路120(例如，字线电压源134)以提供将存储器单元保持在导通状态的电流脉冲，其中电流脉冲包括响应于在达到设定点之后通过存储器单元的字线节点寄生电容的放电而随时间推移从设定点改变成保持电流电平的轮廓。
与上述实施例类似，控制器140可以控制电压供应电路120以将第一电平的字线电压提供给NVRAM设备的字线节点，以选择存储器单元。与上述实施例相反，控制器140可以被配置为将提供给字线节点的字线电压从第一电平降低到第二电平，以使电流通过存储器单元，以实现存储器单元的设定点导通状态，并且在所述字线电压从所述第一电平降低到所述第二电平之后，将电压供应与所述字线节点断开，以使所述字线节点寄生电容CHNREG通过所述存储器放电并且使得通过存储器单元的电流随时间而减小，以达到将存储器单元保持在导通状态的保持电流。
类似于上述实施例包括控制电路120，将施加到字线节点的字线电压从第一电平降低到第二电平可以包括在字线电压降低到第二电平之前，将字线电压从第一电平降低到一个或多个中间电平，其中一个或多个中间电平高于第二电平并且低于第一电平。将字线电压从第一电平降低到一个或多个中间电平可以在一段时间内连续地或周期性地进行。控制器140可以进一步控制电压供应电路120，以在从字线电压达到第二电平的时刻起的预定时间段之后将电压供应与字线节点断开。在所描述的实施例中，电压供应电路120可以包括与位线节点耦合的位线电压源，以向位线节点提供位线电压，与字线节点耦合的字线电压源，以向字线节点提供字线电压，以及与位线电压电源耦合的限制装置，以在字线电压源已从字线节点断开之后，控制通过存储器单元的电流的电流轮廓。
图4是根据一些实施例的用于执行NVRAM(例如，PCM)设备的置位操作的过程400的示例性过程流程图。过程400可以与结合图1-3描述的实施例相一致，反之亦然。该过程可以例如由控制器140控制包括PCM设备的装置100的电路120来执行，如参考图1-3所描述的。
在框402处，过程400可以包括将设定点处的电流供给NVRAM设备的多个存储器单元中的存储器单元，该多个存储器单元耦合到形成具有寄生电容的位线节点的多个位线。
提供设定点处的电流可以包括将第一电平的位线电压提供给NVRAM设备的位线节点，以选择与位线相关联的存储器单元。如参照图3所述的，可以例如通过向AXN节点116(图2)提供第一电平(例如，空闲电平)的位线电压来选择存储器单元。例如，装置100解码器可以被启用以传递施加到AXN节点116和HNREG节点118的电压。
提供设定点处的电流还可以包括将提供给位线节点的位线电压从第一电平增加到第二电平，以使电流通过存储器单元，以实现存储器单元的设定点导通状态。如参照图3所述，可以启用WLLIM设备，并且HNREG电压可以达到HNVNN电平。随着AXN斜升，存储器单元可以阈值化，并且电流可以受到WLLIM设备的限制。存储器单元可以达到其导通状态。
将提供给位线节点的位线电压从第一电平增加到第二电平可以包括在将位线电压增加到第二电平之前将位线电压从第一电平增加到一个或多个中间电平，其中，一个或多个中间电平低于第二电平并且高于第一电平。例如，控制器可以控制电压供应电路，以在一段时间内连续地或周期性地将位线电压从第一电平增加到一个或多个中间电平。
在框404处，过程400可以包括提供具有响应于在达到电流设定点之后位线节点寄生电容通过存储器单元的放电而随时间推移从设定点改变到保持电流电平的轮廓的电流脉冲。该动作可以包括，在将位线电压从第一电平增加到第二电平之后，断开位线节点的电压供应，以使位线节点寄生电容通过存储器单元放电，并且使得通过存储器单元的电流随着时间的推移而减小，以达到将存储器单元保持在导通状态的保持电流。电压断开可以在从位线电压达到第二电平的时刻起的预定时间段之后发生。
如参照图3所述，AXN节点可以处于“浮置”，例如，全部电压源可以与该节点断开连接。AXN节点处的电容可以通过单元放电，维持存储器单元的导通状态，直到电流达到存储器单元可能关断的值为止。因此，AXN节点处的电压可以随时间推移而被动地减小，并且单元可以达到存储器单元的导通状态可以支持的最低电流。存储器单元可以当它不再维持保持条件时最终被关闭。在实施例中，WLLIM设备可以被配置为限制在斜坡下降期间通过存储器单元的电流。
在框406处，过程400可以包括在另一预定时间段之后将位线电压源重新连接到位线节点。此时，位线电压源可以提供空闲电平的位线电压。
过程400或本文描述的其它技术的动作可以由任何合适的模块执行。例如，如上所述，一个或多个控制模块(例如，控制器140)可以被耦合以控制图1的装置100来执行本文描述的动作。因此，本文公开了制品。在一些实施例中，制品可以包括非暂时的计算机可读存储介质。制品可以具有存储在其上的指令，响应于处理器的执行，使得执行本文所述的动作。包括例如PCM设备的任何合适的装置可以配备有被配置为执行本文描述的动作的任何合适的装置(例如，图1的一个或多个控制模块和/或装置100)。
图5是示出根据一些实施例的位线电压源与装置100的位线节点断开之后的作为时间的函数的位线节点电压的斜降的示例曲线图。示出了位于装置100的存储器阵列的不同部分中的三个不同存储器单元的示例电压斜降。例如，曲线图502、504和506示出了三个存储器单元的HNREG节点处的电压。包括曲线图510(较低曲线)、512(中间曲线)和514(较高曲线)的曲线图508示出了相同的三个存储器单元的AXN节点处的电压。曲线图506和510分别示出了对于相对于其他两个单元位于最靠近AXN节点和HNREG节点的单元的AXN和HNREG的电压。曲线图504和512分别示出了对于位于比506和510所描述的单元更远离AXN节点和HNREG节点但不比曲线图502和514所描述的单元更远的单元的AXN节点和HNREG节点的电压。曲线图502和514分别示出了对于位于比两个其他单元更远离AXN节点和HNREG节点的单元的AXN节点和HNREG节点的电压。如图所示，电流恒定的状态是AXN节点的电压损耗在时间上是线性的区域520中(在大约100ns和200ns之间)。当WLLIM设备不再保持处于饱和时，路径电阻将导致电流产生幅度上类似于AXN节点和HNREG节点之间可用的电压的电阻性电压降，并且WLLIM设备将操作从饱和区过渡到线性区域。这一点对应于图3中的t6。在这一点上，电流逐渐下降到低于WLLIM饱和电流，导致无源电流斜坡下降。然后，电流进入由数字522表示的状态，其中寄生电容中积累的电荷通过存储器单元放电。在此期间，AXN节点处的电压降低，直到存储器单元达到其最小可持续导通状态电流并最终关闭为止。
图6是根据一些实施例的示出了图1的装置的存储器单元的示例置位状态阈值电压(SET VT)和复位状态阈值电压(RESET VT)分布曲线的曲线图。更具体地，曲线图602示出了在置位操作中将标准电流脉冲施加到存储器单元的情况下的SET VT分布曲线。曲线图604示出了RESET VT分布曲线。曲线图606示出了在置位操作中将根据本文所描述的实施例形成的电流脉冲施加于存储器单元的情况下的SET VT分布曲线。所示结果表明，当使用所提出的方法来实现SET脉冲的最低导通电流与SET脉冲的标准终止时，SET VT电平的改善。如图所示，定义为存储器单元的SET VT和RESET VT之间的差的阈值电压窗口可以使用描述的方法增加数字610所示的差值(在一些示例中为-500mV至-800mV)。
图7是根据一些实施例的示出了放置在距图1的装置的位线节点(AXN节点)不同距离处的存储器单元的保持电流分布的曲线图。具体地说，曲线图702示出了近存储器单元的保持电流分布曲线，并且曲线图704示出了远存储器单元(例如，比与曲线图702相关联的存储器单元更远离AXN节点的存储器单元)的保持电流分布曲线。如图所示，近存储器单元保持电流可以具有比远存储器单元保持电流更高的值。另外，近电池保持电流可以具有由于制造缺陷导致的一些固有的变化。根据本文所描述的实施例提供的电流扫描可以允许存储器单元满足其保持电流，这使用常规技术(例如，使用预定的电流设定点来终止电流脉冲)可能是不可能的。
本公开的实施例可以被实现到使用任何合适的硬件和/或软件来根据需要进行配置的系统中。图8示意性地示出了本文描述的各种实施例的示例系统(例如，计算设备800)，包括具有电路(例如，图1-2的控制器180和电压供应电路120)的NVRAM(例如，PCM)设备808，该电路被配置为执行相应的动作。计算设备800可以容纳诸如主板802的板。主板802可以包括多个组件，包括但不限于处理器808和至少一个通信芯片806。处理器804可以物理地且电耦合到主板802。在一些实现方式中，至少一个通信芯片806也可以物理地且电耦合到主板802。在进一步的实现方式中，通信芯片808可以作为处理器804的一部分。
根据其应用，计算设备800可以包括可以或可以不物理地且电耦合到主板802的其他组件。这些其他组件可以包括但不限于相机820、易失性存储器(例如，DRAM)、先前描述的非易失性存储器(例如，相变存储器(PCM)808或ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、盖革计数器、加速度计、陀螺仪、扬声器和大容量存储设备例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
根据各种实施例，PCM 808可以包括被配置为执行本文描述的动作(例如，图3或图7的处理)的电路(例如，图1-2的控制器140和电路120)。例如，PCM 808可以被配置为如本文所述地执行向其存储器单元提供保持电流。
通信芯片806可以使能用于向计算设备800以及从计算设备800传输数据的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包括任何电线。通信芯片806可以实现多种无线标准或协议中的任何一种，包括但不限于包括Wi-Fi(IEEE 802.11系列)，IEEE 802.16标准(例如，IEEE 802.16-2005修改)的电气和电子工程师协会(IEEE)标准，长期演进(LTE)项目以及任何修改，更新和/或修订(例如，高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等)。IEEE 802.11b兼容的宽带无线接入(BWA)网络通常被称为WiMAX网络，这是代表全球微波接入互操作性的缩写，它是通过IEEE 802.16标准的符合性和互操作性测试的产品的认证标志。通信芯片806可以根据全球移动通信系统(GSM)，通用分组无线业务(GPRS)，通用移动电信系统(UMTS)，高速分组接入(HSPA)，演进HSPA(E-HSPA)或LTE网络来进行操作。通信芯片806可以根据用于GSM演进的增强数据(EDGE)，GSM EDGE无线电接入网络(GERAN)，通用陆地无线电接入网(UTRAN)或演进U AN(E-UTRAN)来进行操作。通信芯片806可以根据码分多址(CDMA)，时分多址(TDM A)，数字增强无绳电信(DECT)，演进数据优化(EV-DO)，其衍生物，以及被指定为3G，4G，5G及以上的任何其他无线协议来进行操作。在其他实施例中，通信芯片806可以根据其他无线协议来进行操作。
计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且第二通信芯片806可专用于更长距离的无线通信，例如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，EV-DO等。
在各种实现方式中，计算设备800可以是移动计算设备、膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在进一步的实现方式中，计算设备800可以是处理数据的任何其他电子设备。
以下段落描述了各种实施例的示例。
示例1是一种装置，包括：非易失性随机存取存储器(NVRAM)设备，其包括：耦合到多个位线的多个存储器单元，所述多个位线形成具有寄生电容的位线节点，其中每个存储器单元包括具有保持存储器单元的导通状态所需的电平的保持电流的开关器件；与NVRAM设备耦合的电压供应电路；以及与所述电压供应电路耦合的控制器，其中所述控制器控制所述电压供应电路以提供使存储器单元保持在导通状态的电流脉冲，其中所述电流脉冲包括响应于在实现设定点之后位线节点寄生电容通过存储器单元的放电而随时间推移从设定点改变成保持电流电平的轮廓。
示例2可以包括示例1的主题，其中控制器控制电压供应电路以：将第一电平的位线电压提供给NVRAM设备的位线节点，以选择存储器单元；将提供给位线节点的位线电压从第一电平增加到第二电平，以使电流通过存储器单元，以实现存储器单元器的设定点导通状态；并且在将位线电压从第一电平增加到第二电平之后，断开位线节点的电压供应，以使位线节点寄生电容通过存储器单元放电，并使通过存储器单元的电流随着时间的推移而减小，达到使存储器单元保持在导通状态的保持电流。
示例3可以包括示例1的主题，其中控制器控制电路以向NVRAM设备的字线节点提供字线电压，以选择存储器单元。
示例4可以包括示例3的主题，其中存储器单元与NVRAM设备的字线以及与NVRAM设备的位线耦合，其中存储器单元能够通过分别与字线节点和位线节点相关联的字线和位线来选择。
示例5可以包括示例1的主题，其中控制器控制电路以将施加到位线节点的位线电压从第一电平增加到第二电平包括控制电路以在将位线电压增加到第二电平之前，将位线电压从第一电平增加到一个或多个中间电平，其中一个或多个中间电平低于第二电平并高于第一电平。
示例6可以包括示例5的主题，其中控制器控制电路以在一段时间内连续地或周期性地将位线电压从第一电平增加到一个或多个中间电平。
示例7可以包括示例1的主题，其中控制器控制电路以断开位线节点的电压供应包括控制电路以在从位线电压达到第二电平的时刻起的预定时间段之后断开电压供应。
示例8可以包括示例7的主题，其中NVRAM设备是PCM设备，其中存储器单元包括相变材料，并且其中在位线电压源已经从位线节点断开之后通过存储器单元的电流脉冲的一部分向相变材料提供结晶状态，并且至少在一段时间内阻止相变材料被转换成非晶状态。
示例9可以包括示例8的主题，其中预定时间段对应于相变材料至少部分结晶的时间段。
示例10可以包括示例9的主题，其中控制是控制电路以在另一个预定时间段之后将位线电压源重新连接到位线节点，其中位线电压源提供第三电平的位线电压。
示例11可以包括示例3的主题，其中电压供应电路包括：与位线节点耦合的位线电压源，以向位线节点提供位线电压；与字线节点耦合的字线电压源，以向字线节点提供字线电压；以及与字线电压源耦合的限制装置，以在位线电压源已经与位线节点断开之后控制通过存储器单元的电流的电流分布。
示例12可以包括示例1的主题，其中NVRAM设备包括具有多个存储器单元的交叉点存储器阵列。
示例13可以包括示例1至12中任一项的主题，其中装置设置在集成电路上。
示例14是一种方法，包括：将设定点处的电流提供给非易失性随机存取存储器(NVRAM)设备的多个存储器单元中的存储器单元，其中多个存储器单元耦合到多个位线，多个位线形成具有寄生电容的位线节点，每个存储器单元包括具有维持存储器单元器的导通状态所需的电平的保持电流的开关器件；以及提供电流脉冲，所述电流脉冲具有响应于在实现电流设定点之后位线节点寄生电容通过存储器单元的放电而随着时间推移从设定点改变成保持电流电平的轮廓。
示例15可以包括示例14的主题，还包括：向NVRAM设备的位线节点提供第一电平的位线电压，以选择与位线相关联的存储器单元；将提供给位线节点的位线电压从第一电平增加到第二电平，以使电流通过存储器单元，以实现存储器单元的设定点导通状态；并且在将位线电压从第一电平增加到第二电平之后，断开位线节点的电压供应，以使位线节点寄生电容通过存储器单元放电，并使通过存储器单元的电流随着时间的推移而减小，达到使存储器单元保持在导通状态的保持电流。
示例16可以包括示例14至15中任一项的主题，其中将提供给位线节点的位线电压从第一电平增加到第二电平包括，在将位线电压增加到第二电平之前，将位线电压从第一电平增加到一个或多个中间电平，其中一个或多个中间电平低于第二电平并高于第一电平。
示例17可以包括示例16的主题，其中断开位线节点的电压供应包括在从位线电压达到第二电平的时刻起的预定时间段之后断开电压供应。
示例18可以包括示例17的主题，还包括：在另一预定时间段之后将位线电压源重新连接到位线节点，其中位线电压源提供第三电平的位线电压。
示例19是移动设备，包括：相机；与相机耦合的处理器；以及与所述处理器和所述相机耦合的存储器，其中所述存储器包括：非易失性随机存取存储器(NVRAM)设备，其包括耦合到多个位线的多个存储器单元，所述多个位线形成具有寄生电容的位线节点，其中每个存储器单元包括具有维持存储器单元的导通状态所需的电平的保持电流的开关器件；与NVRAM设备耦合的电压供应电路；以及与所述电压供应电路耦合的控制器，其中所述控制器控制所述电压供应电路以提供使存储器单元保持在导通状态的电流脉冲，其中所述电流脉冲包括响应于在实现设定点之后位线节点寄生电容通过存储器单元的放电而随时间推移从设定点改变成保持电流电平的轮廓。
示例20可以包括示例19的主题，其中控制器控制电压供应电路以：将第一电平的位线电压提供给NVRAM设备的位线节点，以选择存储器单元；将提供给位线节点的位线电压从第一电平增加到第二电平，以使电流通过存储器单元，以实现存储器单元的设定点导通状态；并且在将位线电压从第一电平增加到第二电平之后，断开位线节点的电压供应，以使位线节点寄生电容通过存储器单元放电，并使通过存储器单元的电流随着时间的推移而减小，达到使存储器单元保持在导通状态的保持电流。
示例21可以包括示例20的主题，其中控制器控制电路以将施加到位线节点的位线电压从第一电平增加到第二电平包括控制电路以在将位线电压增加到第二电平之前，将位线电压从将第一电平提升到一个或多个中间电平，其中一个或多个中间电平低于第二电平并高于第一电平。
示例22可以包括示例20的主题，其中控制器控制电路以断开位线节点的电压供应包括控制电路以在从位线电压达到第二电平的时刻起的预定时间段之后断开电压供应。
示例23是一种方法，包括：将设定点处的电流提供给非易失性随机存取存储器(NVRAM)设备的多个存储器单元中的存储器单元，其中多个存储器单元耦合到多个字线，多个字线形成具有寄生电容的字线节点，每个存储器单元包括具有维持存储器单元的导通状态所需的电平的保持电流的开关器件；以及提供电流脉冲，该电流脉冲具有响应于在实现电流设定点之后通过存储器单元的字线节点寄生电容的放电而随着时间推移从设定点改变成保持电流电平的轮廓。
示例24可以包括示例23的主题，还包括：将第一电平的字线电压提供给NVRAM设备的字线节点，以选择与字线相关联的存储器单元；将提供给字线节点的字线电压从第一电平降低到第二电平，以使电流通过存储器单元，以实现存储器单元的设定点导通状态，以及在字线电压从第一电平下降到第二电平之后，电压供应与字线节点断开，使字线节点寄生电容通过存储器单元放电，并使通过存储器单元的电流随时间推移而减小，以达到使保持存储器单元保持在导通状态的保持电流。
示例25可以包括示例24的主题，其中将提供给字线节点的字线电压从第一电平降低到第二电平包括，在将字线电压降低到第二电平之前，将字线电压从第一电平降低到一个或多个中间电平，其中所述一个或多个中间电平高于第二电平并且低于第一电平。
用于执行上述技术的方法、装置、系统和设备是本文公开的实施例的说明性示例。另外，上述交互中的其他设备可以被配置为执行各种所公开的技术。
虽然为了描述的目的已经在这里图示和描述了某些实施例，但是为了实现相同目的而计算出的各种备选和/或等同的实施例或实现方式可以代替所示和所描述的实施例而不脱离本发明的范围。本申请旨在涵盖本文讨论的实施例的任何修改或变化。因此，显而易见的是，本文描述的实施例仅由权利要求来限制。

Claims (21)

1.一种装置，包括：
非易失性随机存取存储器(NVRAM)设备，其包括耦合到多个位线的多个存储器单元，所述多个位线形成具有寄生电容的位线节点，其中每个存储器单元包括具有用于维持所述存储器单元的导通状态所需的电平的保持电流的开关器件；
与所述非易失性随机存取存储器设备耦合的电压供应电路；以及
与所述电压供应电路耦合的控制器，其中所述控制器用于控制所述电压供应电路以提供使存储器单元保持在导通状态的电流脉冲，其中所述电流脉冲包括响应于在达到设定点之后位线节点寄生电容通过所述存储器单元的放电而随着时间推移从所述设定点改变成所述保持电流电平的轮廓，
其中所述控制器用于控制所述电压供应电路，以便：
向所述非易失性随机存取存储器设备的位线节点提供处于第一电平的位线电压，以选择所述存储器单元；
将提供给所述位线节点的位线电压从所述第一电平增加到第二电平，以使电流通过所述存储器单元，以实现所述存储器单元的设定点导通状态；并且
在所述位线电压从所述第一电平增加到所述第二电平之后，断开所述位线节点的电压供应，以使得所述位线节点寄生电容通过所述存储器单元放电，并且使得通过所述存储器单元的电流随着时间推移而减小，以达到使所述存储器单元保持在导通状态的保持电流。
2.根据权利要求1所述的装置，其中所述控制器用于控制所述电路以向所述非易失性随机存取存储器设备的字线节点提供字线电压，以选择所述存储器单元。
3.根据权利要求2所述的装置，其中所述存储器单元与所述非易失性随机存取存储器设备的字线耦合并且与所述非易失性随机存取存储器设备的位线耦合，其中所述存储器单元能够通过分别与所述字线节点和所述位线节点相关联的字线和位线来选择。
4.根据权利要求1所述的装置，其中，所述控制器用于控制所述电路以将施加到所述位线节点的位线电压从所述第一电平增加到第二电平包括：控制所述电路以在将所述位线电压增加到第二电平之前将所述位线电压从第一电平增加到一个或多个中间电平，其中所述一个或多个中间电平低于所述第二电平并且高于所述第一电平。
5.根据权利要求4所述的装置，其中所述控制器用于控制所述电路，以在一段时间内连续地或周期性地将所述位线电压从第一电平增加到一个或多个中间电平。
6.根据权利要求1所述的装置，其中所述控制器用于控制所述电路以断开所述位线节点的电压供应包括：控制所述电路以在从所述位线电压达到所述第二电平的时刻起的预定时间段之后断开电压供应。
7.根据权利要求6所述的装置，其中所述非易失性随机存取存储器设备是相变存储器设备，其中所述存储器单元包括相变材料，并且其中在位线电压源已经与位线节点断开之后通过所述存储器单元的所述电流脉冲的一部分向所述相变材料提供结晶状态，并且在至少在一段时间内阻止所述相变材料转换成非晶状态。
8.根据权利要求7所述的装置，其中所述预定时间段对应于在其期间所述相变材料至少部分地结晶的时间段。
9.根据权利要求8所述的装置，其中所述控制用于控制所述电路以在另一个预定时间段之后将所述位线电压源重新连接到所述位线节点，其中所述位线电压源提供处于第三电平的位线电压。
10.根据权利要求2所述的装置，其中所述电压供应电路包括：
与所述位线节点耦合的位线电压源，以向所述位线节点提供所述位线电压；
与所述字线节点耦合的字线电压源，以向所述字线节点提供所述字线电压；以及
与所述字线电压源耦合的限制器件，用于在所述位线电压源已经与所述位线节点断开之后控制通过所述存储器单元的电流的电流轮廓。
11.根据权利要求1所述的装置，其中所述非易失性随机存取存储器设备包括具有所述多个存储器单元的交叉点存储器阵列。
12.根据权利要求1至11中任一项所述的装置，其中所述装置被设置在集成电路上。
13.一种方法，包括：
将设定点处的电流提供给非易失性随机存取存储器(NVRAM)设备的多个存储器单元中的存储器单元，其中所述多个存储器单元耦合到多个位线，所述多个位线形成具有寄生电容的位线节点，每个存储器单元包括具有用于维持所述存储器单元的导通状态所需的电平的保持电流的开关器件；
响应于在达到电流设定点之后位线节点寄生电容通过所述存储器单元的放电，提供具有随着时间推移从所述设定点改变到保持电流电平的轮廓的电流脉冲；
向所述非易失性随机存取存储器设备的位线节点提供处于第一电平的位线电压，以选择与所述位线相关联的存储器单元；
将提供给所述位线节点的位线电压从所述第一电平增加到第二电平，以使电流通过所述存储器单元，以实现所述存储器单元的设定点导通状态；以及
在所述位线电压从所述第一电平增加到所述第二电平之后，断开来自所述位线节点的电压供应，以使所述位线节点寄生电容通过所述存储器单元放电，并且使通过所述存储器单元的电流随着时间推移而减小，以达到使所述存储器单元保持在导通状态的保持电流。
14.根据权利要求13所述的方法，其中将提供给所述位线节点的位线电压从所述第一电平增加到第二电平包括，在将所述位线电压增加到所述第二电平之前，将所述位线电压从第一电平增加到一个或多个中间电平，其中所述一个或多个中间电平低于所述第二电平并且高于所述第一电平。
15.根据权利要求14所述的方法，其中断开所述位线节点的电压供应包括在从所述位线电压达到所述第二电平的时刻起的预定时间段之后断开电压供应。
16.根据权利要求15所述的方法，还包括：在另一预定时间段之后将所述位线电压源与所述位线节点重新连接，其中所述位线电压源提供处于第三电平的位线电压。
17.一种移动设备，包括：
相机；
与所述相机耦合的处理器；以及
与所述处理器和所述相机耦合的存储器，其中所述存储器包括：
非易失性随机存取存储器(NVRAM)设备，其包括耦合到多个位线的多个存储器单元，所述多个位线形成具有寄生电容的位线节点，其中每个存储器单元包括具有用于维持所述存储器单元的导通状态所需的电平的保持电流的开关器件；
与所述非易失性随机存取存储器设备耦合的电压供应电路；以及
与所述电压供应电路耦合的控制器，其中所述控制器用于控制所述电压供应电路以提供使存储器单元保持在导通状态的电流脉冲，其中所述电流脉冲包括响应于在达到设定点之后位线节点寄生电容通过所述存储器单元的放电而随着时间从设定点改变成保持电流电平的轮廓，
其中所述控制器用于控制所述电压供应电路以：
将处于第一电平的位线电压提供给所述非易失性随机存取存储器设备的位线节点，以选择存储器单元；
将提供给所述位线节点的位线电压从所述第一电平增加到第二电平，以使电流通过所述存储器单元，以实现所述存储器单元的设定点导通状态；以及
在所述位线电压从所述第一电平增加到所述第二电平之后，断开来自所述位线节点的电压供应，以使所述位线节点寄生电容通过所述存储器单元放电，并且使通过所述存储器单元的电流随着时间推移而减小，以达到使所述存储器单元保持在导通状态的保持电流。
18.根据权利要求17所述的移动设备，其中所述控制器用于控制所述电路以将施加到所述位线节点的位线电压从所述第一电平增加到第二电平包括控制所述电路以在将所述位线电压增加到所述第二电平之前将所述位线电压从第一电平增加到一个或多个中间电平，其中所述一个或多个中间电平低于所述第二电平并且高于所述第一电平。
19.根据权利要求17所述的移动设备，其中所述控制器用于控制所述电路以断开来自所述位线节点的电压供应包括控制所述电路以在从所述位线电压达到所述第二电平的时刻起的预定时间段之后断开电压供应。
20.一种方法，包括：
将设定点处的电流提供给非易失性随机存取存储器(NVRAM)设备的多个存储器单元中的存储器单元，其中所述多个存储器单元耦合到多个字线，所述多个字线形成具有寄生电容的字线节点，每个存储器单元包括具有用于维持所述存储器单元的导通状态所需的电平的保持电流的开关器件；
提供具有响应于在达到所述设定点之后通过所述存储器单元的字线节点寄生电容的放电而随时间推移从所述设定点改变到保持电流电平的轮廓的电流脉冲；
将处于第一电平的字线电压提供给所述非易失性随机存取存储器设备的字线节点，以选择与所述字线相关联的存储器单元；
将提供给所述字线节点的字线电压从所述第一电平降低到第二电平，以使电流通过所述存储器单元，以实现所述存储器单元的设定点导通状态；以及
在所述字线电压从所述第一电平降低到所述第二电平之后，断开来自所述字线节点的电压供应，以使所述字线节点寄生电容通过所述存储器单元放电，并且使通过所述存储器单元的电流随着时间推移而减小，以达到使所述存储器单元保持在导通状态的保持电流。
21.根据权利要求20所述的方法，其中，将提供给所述字线节点的字线电压从所述第一电平降低到第二电平包括，在所述字线电压降低到所述第二电平之前，将所述字线电压从第一电平降低到一个或多个中间电平，其中所述一个或多个中间电平高于所述第二电平并且低于所述第一电平。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells
KR102478221B1 (ko) 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
JP2020155647A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置
US20210090652A1 (en) * 2019-09-25 2021-03-25 Intel Corporation Techniques to generate & adjust program current pulses for cross-point nonvolatile memory
US11100987B1 (en) 2020-03-26 2021-08-24 Intel Corporation Selection scheme for crosspoint memory
CN115240728A (zh) * 2022-07-29 2022-10-25 华中科技大学 一种动态存储器操作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6434049B1 (en) * 2000-12-29 2002-08-13 Intel Corporation Sample and hold voltage reference source
CN101573762A (zh) * 2006-12-29 2009-11-04 英特尔公司 闪速存储器及相关方法
CN102013271A (zh) * 2009-09-08 2011-04-13 中国科学院上海微系统与信息技术研究所 一种相变存储器快速读取装置及方法
CN102318008A (zh) * 2009-02-20 2012-01-11 约翰·林奇 具有电流控制器和降低的功率需求的存储器结构
CN102820056A (zh) * 2011-06-07 2012-12-12 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570784B2 (en) * 2001-06-29 2003-05-27 Ovonyx, Inc. Programming a phase-change material memory
US7154774B2 (en) 2005-03-30 2006-12-26 Ovonyx, Inc. Detecting switching of access elements of phase change memory cells
US8036013B2 (en) 2005-03-30 2011-10-11 Ovonyx, Inc. Using higher current to read a triggered phase change memory
DE602006012825D1 (de) 2006-07-27 2010-04-22 St Microelectronics Srl Phasenwechsel-Speichervorrichtung
EP1895541A1 (en) 2006-09-01 2008-03-05 STMicroelectronics S.r.l. Method for reading phase change memories and phase change memory
US8064265B2 (en) * 2008-01-31 2011-11-22 Intel Corporation Programming bit alterable memories
US8059447B2 (en) * 2008-06-27 2011-11-15 Sandisk 3D Llc Capacitive discharge method for writing to non-volatile memory
US7978508B2 (en) * 2009-01-20 2011-07-12 Ovonyx, Inc. Reduction of drift in phase-change memory via thermally-managed programming
US20100284211A1 (en) * 2009-05-05 2010-11-11 Michael Hennessey Multilevel Nonvolatile Memory via Dual Polarity Programming
US8238183B2 (en) * 2009-09-15 2012-08-07 Elpida Memory, Inc. Semiconductor device and data processing system comprising semiconductor device
US8385100B2 (en) 2009-12-08 2013-02-26 Intel Corporation Energy-efficient set write of phase change memory with switch
US8441836B2 (en) * 2010-09-17 2013-05-14 Ovonyx, Inc. Sector array addressing for ECC management
US8947972B2 (en) * 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9336876B1 (en) * 2013-03-15 2016-05-10 Crossbar, Inc. Soak time programming for two-terminal memory
US20160080439A1 (en) * 2014-09-12 2016-03-17 Lineage Labs, Inc. Media Sharing Device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6434049B1 (en) * 2000-12-29 2002-08-13 Intel Corporation Sample and hold voltage reference source
CN101573762A (zh) * 2006-12-29 2009-11-04 英特尔公司 闪速存储器及相关方法
CN102318008A (zh) * 2009-02-20 2012-01-11 约翰·林奇 具有电流控制器和降低的功率需求的存储器结构
CN102013271A (zh) * 2009-09-08 2011-04-13 中国科学院上海微系统与信息技术研究所 一种相变存储器快速读取装置及方法
CN102820056A (zh) * 2011-06-07 2012-12-12 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出电路

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