TWI575567B - 電子束非全域截斷器 - Google Patents

電子束非全域截斷器 Download PDF

Info

Publication number
TWI575567B
TWI575567B TW104114299A TW104114299A TWI575567B TW I575567 B TWI575567 B TW I575567B TW 104114299 A TW104114299 A TW 104114299A TW 104114299 A TW104114299 A TW 104114299A TW I575567 B TWI575567 B TW I575567B
Authority
TW
Taiwan
Prior art keywords
openings
array
row
pitch
baa
Prior art date
Application number
TW104114299A
Other languages
English (en)
Other versions
TW201611091A (zh
Inventor
唐諾德 尼爾森
顏 柏拉多司凱
馬克 菲利浦
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201611091A publication Critical patent/TW201611091A/zh
Application granted granted Critical
Publication of TWI575567B publication Critical patent/TWI575567B/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2037—Exposure with X-ray radiation or corpuscular radiation, through a mask with a pattern opaque to that radiation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement, ion-optical arrangement
    • H01J37/045—Beam blanking or chopping, i.e. arrangements for momentarily interrupting exposure to the discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement, ion-optical arrangement
    • H01J37/06—Electron sources; Electron guns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement, ion-optical arrangement
    • H01J37/147—Arrangements for directing or deflecting the discharge along a desired path
    • H01J37/1472—Deflecting along given lines
    • H01J37/1474—Scanning means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/3002—Details
    • H01J37/3007—Electron or ion-optical systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control
    • H01J37/3023—Programme control
    • H01J37/3026—Patterning strategy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H01J37/3177—Multi-beam, e.g. fly's eye, comb probe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0277—Electrolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/04—Means for controlling the discharge
    • H01J2237/043—Beam blanking
    • H01J2237/0435—Multi-aperture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/04—Means for controlling the discharge
    • H01J2237/045—Diaphragms
    • H01J2237/0451—Diaphragms with fixed aperture
    • H01J2237/0453—Diaphragms with fixed aperture multiple apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/303—Electron or ion optical systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/304—Controlling tubes
    • H01J2237/30405—Details
    • H01J2237/30416—Handling of data
    • H01J2237/30422—Data compression
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/304—Controlling tubes
    • H01J2237/30433—System calibration
    • H01J2237/30438—Registration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31761—Patterning strategy
    • H01J2237/31762—Computer and memory organisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31761—Patterning strategy
    • H01J2237/31764—Dividing into sub-patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31776—Shaped beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31793—Problems associated with lithography
    • H01J2237/31796—Problems associated with lithography affecting resists

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

電子束非全域截斷器
本發明之實施例在於微影之領域，且特別地，在於涉及互補式電子束微影(CEBL)之微影。
於過去數十年，積體電路中之特徵的定標(scaling)已是不斷成長的半導體工業背後之驅動力。定標至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。
積體電路常包括導電微電子結構，其於本技術中已知為通孔。通孔可被用以將通孔上方之金屬線電連接至通孔下方之金屬線。通孔通常係由微影程序所形成。代表性地，光抗蝕劑層可被旋塗於電介質層之上，光抗蝕劑層可通過圖案化遮罩而被暴露至圖案化的光化輻射，且接著暴露層可被顯影以形成開口於光抗蝕劑層中。接下來，用於通孔之開口可藉由使用光抗蝕劑層中之開口為蝕刻遮罩而被蝕刻於電介質層中。此開口被稱為通孔開口。最後，通孔開口可被填充以一或更多金屬或其他導電材料來形成通 孔。
過去，通孔之尺寸及間隔已顯著地減少，且預期未來通孔之尺寸及間隔將持續顯著地減少，針對至少某些類型的積體電路(例如，先進微處理器、晶片組組件、圖形晶片，等等)。通孔之尺寸的一種測量是通孔開口之關鍵尺寸。通孔之間隔的一種測量是通孔節距。通孔節距代表介於最接近的相鄰通孔間之中心至中心距離。當藉由此等微影程序以圖案化具有極小節距之極小通孔時，其本身便存在數項挑戰。
此等挑戰之一在於：介於通孔與上方金屬線之間的重疊(以及介於通孔與下方金屬線之間的重疊)通常需被控制達通孔節距的四分之一等級的高容許度。隨著通孔節距尺度經過時間而越來越小，重疊容許度傾向於以較其微影設備所能夠跟得上的更大速度而隨之縮小。
此等挑戰之另一在於：通孔開口之關鍵尺寸通常傾向於較微影掃描器之解析能力更快地縮小。存在有縮小科技以縮小通孔開口之關鍵尺寸。然而，縮小量常受受限於最小通孔節距、以及縮小程序之能力而無法為足夠地免於光學鄰近校正(OPC)，且無法顯著地折衷線寬粗糙度(LWR)及/或關鍵尺寸均勻度(CDU)。
此等挑戰之又另一在於：光抗蝕劑之LWR及/或CDU特性通常需要隨著通孔開口之關鍵尺寸減少而改良以維持關鍵尺寸預算之相同的整體片段。然而，目前大部分光抗蝕劑之LWR及/或CDU特性並未如通孔開口之關鍵尺寸 減少般快速地改良。此等挑戰之再另一在於：極小通孔節距通常傾向為低於甚至極端紫外線(EUV)微影掃描器之解析能力。結果，通常二、三或更多不同的微影遮罩可能需被使用，其傾向於增加製作成本。於某時點，假如節距持續減小，則有可能無法(甚至以多重遮罩)使用傳統掃描器來印刷這些極小節距之通孔開口。
類似地，在與金屬通孔關聯之金屬線結構中的截斷(亦即，破裂)之製造面對了類似的縮小問題。
因此，在微影處理技術及能力之領域中是需要改良的。
100‧‧‧開始結構
102‧‧‧層間電介質(ILD)層
104‧‧‧硬遮罩材料層
106‧‧‧圖案化遮罩
108‧‧‧間隔物
110‧‧‧圖案化硬遮罩
400‧‧‧電子束行
402‧‧‧電子源
404‧‧‧電子之束
406‧‧‧限制孔
408‧‧‧照明光學裝置
410‧‧‧輸出束
412‧‧‧狹縫
414‧‧‧薄透鏡
416‧‧‧成型孔
418‧‧‧消除器孔陣列(BAA)
420‧‧‧部分
421‧‧‧束部分
422‧‧‧最後孔
424‧‧‧級回饋偏轉器
426‧‧‧所得的電子束
428‧‧‧點
430‧‧‧晶圓
432‧‧‧級掃描
434‧‧‧箭號
502‧‧‧左手邊部分
504‧‧‧晶粒柵格
506‧‧‧晶圓
510‧‧‧右手邊部分
602‧‧‧相同圖示
604‧‧‧晶粒區
606‧‧‧掃描方向
800‧‧‧水平柵格
802‧‧‧實線
804‧‧‧虛線
806‧‧‧實心方格
808‧‧‧垂直柵格
810‧‧‧掃描方向
902‧‧‧線
904‧‧‧通孔
906‧‧‧柵格
908、910、912‧‧‧截斷
914‧‧‧垂直虛線
1002、1004‧‧‧通孔
1006‧‧‧柵格
1102‧‧‧間隔
1200‧‧‧晶圓
1202‧‧‧晶粒位置
1204‧‧‧方盒
1300‧‧‧晶圓
1302‧‧‧晶粒位置
1304‧‧‧實際目標晶圓域
1306‧‧‧周邊區域
1402‧‧‧內部暗、細虛線方盒
1502‧‧‧水平金屬線
1504‧‧‧垂直金屬線
1506、1508、1510‧‧‧節距/寬度
1512、1514、1516‧‧‧晶片區
1602‧‧‧水平金屬線
1604‧‧‧垂直金屬線
1606、1608‧‧‧線對
1702‧‧‧習知金屬線
1800‧‧‧孔
1802‧‧‧線
1804‧‧‧箭號
1806‧‧‧邊緣布局誤差(EPE)
1900、1902‧‧‧非交錯式孔
1904、1906‧‧‧線
1910‧‧‧2x EPE
1912‧‧‧距離需求
1914‧‧‧所得間隔
2000‧‧‧BAA
2002、2004‧‧‧行
2006‧‧‧交錯孔
2008‧‧‧線
2010‧‧‧方向
2100‧‧‧線
2102‧‧‧開線位置
2104‧‧‧通孔
2106‧‧‧截斷
2110‧‧‧BAA
2112‧‧‧晶圓行進方向
2150‧‧‧堆疊
2152‧‧‧金屬化層
2154、2156、2158、2160、2162、2164、2166、2168‧‧‧匹配金屬層
2170、2172‧‧‧金屬線
2174‧‧‧通孔位置
2200‧‧‧消除器孔陣列
2202、2204、2206‧‧‧三行
2208‧‧‧孔
2210‧‧‧晶圓行進方向
2300‧‧‧BAA
2302、2304、2306‧‧‧交錯陣列
2308‧‧‧孔
2310‧‧‧箭號
2400‧‧‧電子束行
2402‧‧‧偏轉器
2404‧‧‧BAA
2450‧‧‧BAA
2452‧‧‧節距# 1、截斷# 1
2454‧‧‧節距# 2、截斷# 2
2456‧‧‧節距# N、截斷# N
2460‧‧‧狹縫
2500‧‧‧BAA
2502、2504、2506‧‧‧交錯陣列
2508‧‧‧孔
2510‧‧‧箭號
2600‧‧‧三束交錯孔陣列
2602‧‧‧大型線
2604‧‧‧斷裂
2606‧‧‧填入方盒
2608‧‧‧箭號
2610‧‧‧最大孔
2700‧‧‧三束交錯孔陣列
2702‧‧‧中型線
2704‧‧‧斷裂
2706‧‧‧填入方盒
2708‧‧‧箭號
2710‧‧‧中型孔
2800‧‧‧三束交錯孔陣列
2802‧‧‧小型線
2804‧‧‧斷裂
2806‧‧‧填入方盒
2808‧‧‧箭號
2810‧‧‧最小孔
2900‧‧‧三束交錯孔陣列
2902‧‧‧線
2904‧‧‧斷裂
2906‧‧‧填入方盒
2908‧‧‧箭號
2910‧‧‧暗色孔
2912‧‧‧亮色BAA孔
2950‧‧‧固定柵格
2960‧‧‧堆疊
2962、2964、2966、2968、2970、2972、2974、2976‧‧‧匹 配位準
2980‧‧‧1倍的範例線
2982‧‧‧1.5倍的範例線
2984‧‧‧3倍的範例線
3000‧‧‧三束交錯孔陣列
3002‧‧‧線
3004‧‧‧斷裂
3006‧‧‧填入方盒
3008‧‧‧箭號
3050‧‧‧第三水平線
3052‧‧‧寬線
3054‧‧‧窄線
3056‧‧‧相同柵格線
3060、3062‧‧‧孔
3100‧‧‧重疊相應孔
3102、3104、3106‧‧‧線
3150‧‧‧單向柵格
3160‧‧‧描繪軌線
3202‧‧‧不同尺寸線
3204‧‧‧極大線
3206‧‧‧垂直節距佈局
3208、3210、3212‧‧‧陣列
3214‧‧‧共同柵格
3216‧‧‧孔
3218‧‧‧虛線方盒
3302‧‧‧不同尺寸線
3304‧‧‧全域截斷器節距陣列
3306‧‧‧共同柵格
3308‧‧‧交錯方形束開口
3310‧‧‧水平方向
3312‧‧‧線
3314‧‧‧開口
3316‧‧‧線
3318‧‧‧開口
3320‧‧‧陣列群組
3400‧‧‧全域截斷器
3402、3404‧‧‧線
3406‧‧‧頂部線之EPE
3408‧‧‧底部線之EPE
3410‧‧‧全域截斷器孔
3500‧‧‧開始結構
3502‧‧‧金屬線
3502’‧‧‧線
3504‧‧‧層間電介質(ILD)線
3600‧‧‧半導體結構或裝置
3602‧‧‧基底
3604‧‧‧突出鰭片部分
3605‧‧‧子鰭片區
3606‧‧‧隔離區
3608‧‧‧閘極線
3614‧‧‧閘極接點
3616‧‧‧閘極接點通孔
3650‧‧‧閘極電極
3652‧‧‧閘極電介質層
3654‧‧‧電介質層蓋層
3604A、3604B‧‧‧源極和汲極區
3660‧‧‧金屬互連
3670‧‧‧層間電介質堆疊或層
3700‧‧‧計算裝置
3702‧‧‧電路板
3704‧‧‧處理器
3706‧‧‧通訊晶片
3800‧‧‧電腦系統
3802‧‧‧處理器
3804‧‧‧主記憶體
3806‧‧‧靜態記憶體
3808‧‧‧網路介面裝置
3810‧‧‧視頻顯示單元
3812‧‧‧文數輸入裝置
3814‧‧‧游標控制裝置
3816‧‧‧信號產生裝置
3818‧‧‧附屬記憶體
3820‧‧‧網路
3822‧‧‧軟體
3832‧‧‧機器可存取儲存媒體
3900‧‧‧插入器
3902‧‧‧第一基底
3904‧‧‧第二基底
3906‧‧‧球柵陣列(BGA)
3908‧‧‧金屬互連
3910‧‧‧通孔
3912‧‧‧穿越矽通孔(TSV)
3914‧‧‧嵌入式裝置
4000‧‧‧計算裝置
4002‧‧‧積體電路晶粒
4004‧‧‧CPU
4006‧‧‧晶粒上記憶體
4008‧‧‧通訊晶片
4010‧‧‧揮發性記憶體
4012‧‧‧非揮發性記憶體
4014‧‧‧圖形處理單元
4016‧‧‧數位信號處理器
4020‧‧‧晶片組
4022‧‧‧天線
4024‧‧‧顯示或觸控式螢幕顯示
4026‧‧‧觸控式螢幕控制器
4028‧‧‧全球定位系統(GPS)裝置
4029‧‧‧電池
4030‧‧‧羅盤
4032‧‧‧動作共處理器或感應器
4034‧‧‧揚聲器
4036‧‧‧相機
4038‧‧‧使用者輸入裝置
4040‧‧‧大量儲存裝置
4042‧‧‧密碼處理器
圖1A闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在圖案化前)之開始結構的橫斷面視圖。
圖1B闡明接續於藉由節距減半的硬遮罩層之圖案化後的圖1A之結構的橫斷面視圖；
圖2闡明在一種涉及六之因數的節距分割之間隔物為基的六倍圖案化(SBSP)處理技術中之橫斷面視圖。
圖3闡明在一種涉及九之因數的節距分割之間隔物為基的九倍圖案化(SBNP)處理技術中之橫斷面視圖。
圖4為一種電子束微影設備之電子束行(column)的橫斷面概略圖示。
圖5為一概圖，其展示由用以模擬平面中柵格變形 (IPGD)之其能力所限制的光學掃描器重疊。
圖6為一概圖，其展示使用操作中對準方式之變形的柵格資訊，依據本發明之實施例。
圖7提供樣本計算，其顯示將被轉移以圖案化50%密度之一般/習知佈局於300mm晶圓上之資訊，相對於5%密度之通孔圖案，依據本發明之實施例。
圖8闡明針對通孔、及截斷開始/停止之簡化設計規則位置的具柵格佈局方式，依據本發明之實施例。
圖9闡明截斷之可容許布局，依據本發明之實施例。
圖10闡明於線A與B之間的通孔佈局，依據本發明之實施例。
圖11闡明於線A-E之間的截斷佈局，依據本發明之實施例。
圖12闡明一晶圓，具有複數晶粒位置於其上以及代表單行之晶圓域的重疊虛線方盒，依據本發明之實施例。
圖13闡明一晶圓，具有複數晶粒位置於其上以及單行之重疊實際目標晶圓域和操作中校正之增加的周邊區域，依據本發明之實施例。
圖14展示正對著原始目標區域(內部亮、粗虛線)之待印刷區域(內部暗、細虛線)上的一些度數晶圓旋轉之效果，依據本發明之實施例。
圖15闡明水平金屬線之平面視圖，如表示重疊先前金屬化層中之垂直金屬線，依據本發明之實施例。
圖16闡明水平金屬線之平面視圖，如表示重疊先前 金屬化層中之垂直金屬線，其中不同寬度/節距之金屬線於垂直方向上重疊，依據本發明之實施例。
圖17闡明習知金屬線之平面視圖，如表示重疊先前金屬化層中之垂直金屬線。
圖18闡明相對於待截斷或具有置於目標位置中之通孔的線(右)之BAA的孔(左)，當線被掃描於孔下方時。
圖19闡明相對於待截斷或具有置於目標位置中之通孔的兩條線(右)之BAA的兩個非交錯孔(左)，當線被掃描於孔下方時。
圖20闡明相對於待截斷或具有置於目標位置中之通孔的複數線(右)之BAA的兩行交錯孔(左)，當線被掃描於孔下方時，以掃描方向由箭號所顯示，依據本發明之實施例。
圖21A闡明相對於具有截斷(水平線中之斷裂)或使用交錯BAA而圖案化之通孔(填入方盒)的複數線(右)之BAA的兩行交錯孔(左)，以掃描方向由箭號所顯示，依據本發明之實施例。
圖21B闡明積體電路中之金屬化層堆疊的橫斷面視圖，根據圖21A中所示之類型的金屬線佈局，依據本發明之實施例。
圖22闡明具有三個不同交錯陣列之佈局的BAA之孔，依據本發明之實施例。
圖23闡明具有三個不同交錯陣列之佈局的BAA之 孔，其中電子束僅覆蓋該些陣列之一，依據本發明之實施例。
圖24A包括一種具有用以偏移光束之偏轉器的電子束微影設備之電子束行的橫斷面概略表示，依據本發明之實施例。
圖24B闡明BAA 2450之三個(或高達n)節距陣列，其具有節距# 1、截斷# 1、節距# 2、截斷# 2及節距# N、截斷# N，依據本發明之實施例。
圖24C闡明一包括在電子束行上之放大狹縫，依據本發明之實施例。
圖25闡明具有三個不同節距交錯陣列之佈局的BAA之孔，其中電子束覆蓋所有該些陣列，依據本發明之實施例。
圖26闡明相對於具有截斷(水平線中之斷裂)或使用BAA而圖案化之通孔(填入方盒)的複數大型線(右)之BAA的三束交錯孔陣列(左)，以掃描方向由箭號所顯示，依據本發明之實施例。
圖27闡明相對於具有截斷(水平線中之斷裂)或使用BAA而圖案化之通孔(填入方盒)的複數中型尺寸線(右)之BAA的三束交錯孔陣列(左)，以掃描方向由箭號所顯示，依據本發明之實施例。
圖28闡明相對於具有截斷(水平線中之斷裂)或使用BAA而圖案化之通孔(填入方盒)的複數小型線(右)之BAA的三束交錯孔陣列(左)，以掃描方向由 箭號所顯示，依據本發明之實施例。
圖29A闡明相對於具有截斷(水平線中之斷裂)或使用BAA而圖案化之通孔(填入方盒)的複數變化尺寸線(右)之BAA的三束交錯孔陣列(左)，以掃描方向由箭號所顯示，依據本發明之實施例。
圖29B闡明積體電路中之金屬化層堆疊的橫斷面視圖，根據圖29A中所示之類型的金屬線佈局，依據本發明之實施例。
圖30闡明相對於具有截斷(水平線中之斷裂)或使用BAA而圖案化之通孔(填入方盒)的複數變化尺寸線(右)之BAA的三束交錯孔陣列(左)，以掃描方向由箭號所顯示，依據本發明之實施例。
圖31闡明於各線上具有重疊相應孔之不同節距的三組線，依據本發明之實施例。
圖32闡明包括一極大線之複數不同尺寸線(右)，及共同柵格上之束孔陣列垂直節距佈局(三個陣列)，依據本發明之實施例。
圖33闡明複數不同尺寸線(右)、及全域截斷器節距陣列(左)，依據本發明之實施例。
圖34展示如正對著兩條線(右)所參照之全域截斷器(左)的2*EPE規則，依據本發明之實施例。
圖35闡明前層金屬化結構之平面視圖及相應的橫斷面視圖，依據本發明之實施例。
圖36A闡明一具有鰭片之非平面半導體裝置的橫斷面 視圖，依據本發明之實施例。
圖36B闡明沿著圖36A之半導體裝置的a-a’軸所取的平面視圖，依據本發明之實施例。
圖37闡明一計算裝置，依據本發明之一實施方式。
圖38闡明一範例電腦系統之方塊圖，依據本發明之實施例。
圖39為實施本發明之一或更多實施例的插入器。
圖40為一依據本發明之實施方式所建造之計算裝置。
【發明內容及實施方式】
描述適於互補式電子束微影(CEBL)之微影設備以及其相關的方法。於下列描述中，提出多項特定細節，諸如特定工具、集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實施而無這些特定細節。於其他例子中，眾所周知的特徵(諸如單或雙金屬鑲嵌處理)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。於某些情況下，各個操作將被描述為數個離散的操作，依序地，以一種最有助於瞭解本發明之方式，然而，描述之順序不應被視為暗示這些操作必定為順序相依的。特別地，這些操作無須以所提呈之順序來執行。
文中所述之一或更多實施例係有關微影方式及工具， 其係涉及或適於互補式電子束微影(CEBL)，包括當實施此類方式及工具時之半導體處理考量。
互補式微影利用兩種微影技術之能力(互相合作)來降低以至多20nm半節距圖案化邏輯裝置中之關鍵層的成本，於大量製造(HVM)時。用以實施互補式微影之最成本效率高的方式是結合光學微影與電子束微影(EBL)。將積體電路(IC)設計轉移至晶圓之程序須包括以下：光學微影，用來以預定義節距印刷單向線(嚴格單向或主要單向)；節距分割技術，用來增加線密度；及EBL，用來「截斷」線。EBL亦用來圖案化其他關鍵層，特別是接點及通孔。光學微影可被單獨用來圖案化其他層。當用來補充光學微影時，EBL被稱為CEBL，或互補式EBL。CEBL係針對截斷線及孔洞。藉由不嘗試圖案化所有層，CEBL扮演互補但關鍵的角色以滿足工業上之圖案化需求，在先進的(較小的)科技節點(例如，10nm或更小，諸如7nm或5nm科技節點)上。CEBL亦延伸當前光學微影技術、工具及設施之使用。
如上所述，節距分割技術可被用來增加線密度，在使用EBL以截斷此等線以前。於第一範例中，節距減半可被實施以使製得的光柵結構之線密度變兩倍。圖1A闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在圖案化前)之開始結構的橫斷面視圖。圖1B闡明接續於藉由節距減半的硬遮罩層之圖案化後的圖1A之結構的橫斷面視圖；
參考圖1A，開始結構100具有硬遮罩材料層104，其係形成於層間電介質(ILD)層102上。圖案化遮罩106被配置於硬遮罩材料層104之上。圖案化遮罩106具有沿著其特徵(線)之側壁所形成的間隔物108，於硬遮罩材料層104上。
參考圖1B，硬遮罩材料層104係以節距減半方式被圖案化。明確地，圖案化遮罩106被首先移除。間隔物108之所得圖案具有遮罩106之密度的兩倍、或者其節距或特徵的一半。間隔物108之圖案係(例如)藉由蝕刻製程而被轉移至硬遮罩材料層104以形成圖案化硬遮罩110，如圖1B中所示。於一此類實施例中，圖案化硬遮罩110被形成為有具有單向線之光柵圖案。圖案化硬遮罩110之光柵圖案可為緊密節距光柵結構。例如，緊密節距可能無法直接透過習知的微影技術來達成。甚至，雖然未顯示，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，圖1B的圖案化硬遮罩110之光柵狀圖案可具有以恆定節距來分隔並具有相互間的恆定寬度之硬遮罩線。所獲得的尺寸可能甚小於已利用之微影技術的關鍵尺寸。
因此，當作CEBL集成技術之第一部分，空白膜可使用微影及蝕刻處理(其可涉及，例如，間隔物為基的雙倍圖案化(SBDP)或節距減半、或間隔物為基的四倍圖案化(SBQP)或節距四分之一化)而被圖案化。應理解其他的節距分割方式亦可被實施。
例如，圖2闡明在一種涉及六之因數的節距分割之間隔物為基的六倍圖案化(SBSP)處理技術中之橫斷面視圖。參考圖2，於操作(a)，顯示於微影、減薄及蝕刻處理後之犧牲圖案X。於操作(b)，顯示於沈積和蝕刻後之間隔物A及B。於操作(c)，顯示於間隔物A移除後之操作(b)的圖案。於操作(d)，顯示於間隔物C沈積後之操作(c)的圖案。於操作(e)，顯示於間隔物C蝕刻後之操作(d)的圖案。於操作(f)，於犧牲型態X移除及間隔物B移除後獲得節距/6圖案。
於另一範例中，圖3闡明在一種涉及九之因數的節距分割之間隔物為基的九倍圖案化(SBNP)處理技術中之橫斷面視圖。參考圖3，於操作(a)，顯示於微影、減薄及蝕刻處理後之犧牲圖案X。於操作(b)，顯示於沈積和蝕刻後之間隔物A及B。於操作(c)，顯示於間隔物A移除後之操作(b)的圖案。於操作(d)，顯示於間隔物C及D沈積和蝕刻後之操作(c)的圖案。於操作(e)，於間隔物C移除後獲得節距/9圖案。
於任何情況下，於一實施例中，如文中所述之互補式微影涉及藉由習知或最新微影，諸如193nm浸入微影(193i)，以首先製造具柵格的佈局。節距分割可被實施以增加具柵格佈局中之線的密度以n之因數。利用193i微影加上以n之因數的節距分割之具柵格佈局形成可被指定為193i+P/n節距分割。節距分割的具柵格佈局之圖案化可接著使用電子束直接寫入(EBDW)「截斷」而被圖 案化，如以下更詳細地描述。於一此類實施例中，193nm浸入定標可利用成本效益高的節距分割而被延伸於許多世代。互補式EBL被用以打斷光柵連續性並將通孔圖案化。
更明確地，文中所述之實施例係有關於積體電路之製造期間圖案化特徵。於一實施例中，CEBL被用來圖案化開口以供形成通孔。通孔為用以將通孔上方之金屬線電連接至通孔下方之金屬線的金屬結構。於另一實施例中，CEBL被用以形成沿著金屬線之非導電間隔或中斷。傳統上，此類中斷已被稱為「截斷」，因為該程序涉及移除或切掉金屬線之部分。然而，於金屬鑲嵌方式中，中斷可被稱為「插塞」，其為沿著金屬線軌跡之區，其在製造技術之任何階段實際上不是金屬，反而是其中無法形成金屬之保留區。然而，於任何情況下，截斷或插塞等術語可被交換地使用。通孔開口及金屬線截斷或插塞形成常被稱為積體電路之後段製程(BEOL)處理。於另一實施例中，CEBL被用於前段製程(FEOL)處理。例如，有效區尺寸(諸如鰭片尺寸)及/或相關的閘極結構之定標可使用如文中所述之CEBL技術來執行。
如上所述，電子束(ebeam)微影可被實施來補充標準微影技術，以獲得積體電路製造之特徵的所欲定標。電子束微影工具可被用以執行電子束微影。於一範例實施例中，圖4為一種電子束微影設備之電子束行(column)的橫斷面概略圖示。
參考圖4，電子束行400包括用以提供電子之束404的電子源402。電子之束404通過限制孔406，而接著，通過高高寬比照明光學裝置408。輸出束410接著通過狹縫412並可由薄透鏡414(例如，其可為磁性的)所控制。最後，束404通過成型孔416(其可為一維(1-D)成型孔)並接著通過消除器孔陣列(BAA)418。BAA 418包括複數物理孔於其中，諸如矽之薄片中所形成的開口。有可能其於既定時刻BAA 418之僅一部分被暴露至電子束。替代地，或結合地，僅有通過BAA 418之電子束404的一部分420被容許通過最後孔422(例如，束部分421被顯示為阻擋)以及(可能地)台回饋偏轉器424。
再次參考圖4，所得的電子束426最終撞擊為晶圓430(諸如用於IC製造之矽晶圓)之表面上的一點428。明確地，所得的電子束可撞擊於晶圓上之光阻層上，但實施例不限於此。台掃描432相對於束426而移動晶圓430，沿著圖4中所示之箭號434的方向。應理解電子束工具完整地可包括圖4中所示之類型的數個行400。同時，如以下之某些實施例中所述，電子束工具可具有相關的基礎電腦，且各行可進一步具有相應的行電腦。
最先進電子束微影之一項缺點在於其並非輕易地可採用於先進積體電路製造之大量製造(HVM)環境中。今日的電子束及相關方法已被證明其針對HVM晶圓處理之通量需求是太慢的。文中所述之實施例係有關致能EBL之 使用於HVM環境中。特別地，文中所述之許多實施例致能EBL工具中之增進的通量以容許EBL之使用於HVM環境中。
以下所描述者為其可增進EBL超過其當前能力之實施例的七個不同形態。應理解：雖然劃分為七個不同形態的實施例，以下所述之實施例可被獨立地或以任何適當方式結合地使用以達成針對HVM環境之EBL通量的增進。如以下更詳細地描述，於第一形態中，處理在電子束工具上針對接受電子束圖案化之晶圓的對準考量。於第二形態中，描述用於電子束工具簡化之資料壓縮或資料減少。於第三形態中，描述了針對積體電路佈局之均勻金屬或其他光柵圖案密度的區之實施方式。於第四形態中，描述了用於電子束工具之交錯式消除器孔陣列(BAA)。於第五形態中，描述了用於電子束工具之三束孔陣列。於第六形態中，描述了用於電子束工具之非全域截斷器。於第七形態中，描述了用於電子束工具之全域截斷器。
針對所有形態，於一實施例中，當以下參考消除器孔陣列(BAA)中之開口或孔時，隨著晶圓/晶粒於底下沿著晶圓行進或掃描方向而移動，BAA之所有或部分開口或孔可被切換為開或「關」(例如，藉由束偏轉)。於一實施例中，BAA可被獨立地控制，針對各開口是否通過電子束而至樣本或者將電子束偏轉入(例如)法拉第杯或遮沒孔。包括此一BAA之電子束行或設備可被建立以偏轉整體束覆蓋至BAA之僅一部分，且接著BAA中之個別 開口被電氣地組態成使電子束通過(「開」)或不通過(「關」)。例如，未偏轉的電子通過至晶圓並暴露抗蝕劑層，同時偏轉的電子被捕集於法拉第杯或遮沒孔中。應理解提到的「開口」或「開口高度」指的是撞擊在接收晶圓上之點尺寸而非BAA中之實體開口，因為實體開口是實質上大於(例如，微米等級)最終從BAA所產生之點尺寸(例如，奈米等級)。因此，當文中描述為BAA之節距或者BAA中之開口行被說成「相應於」金屬線之節距時，此描述實際上指的是介於如從BAA所產生之撞擊點的節距與被截斷之線的節距之間的關係。如以下所提供之範例，從BAA 2110所產生的點具有如線2100之節距的相同節距(當BAA開口之兩行被一起考量時)。同時，從BAA 2110之交錯式陣列的僅一行所產生的點具有如線2100之節距兩倍的節距。
針對所有形態，亦應理解：於某些實施例中，如上所述之電子束行亦可包括除了配合圖4所述之那些以外的其他特徵。例如，於一實施例中，樣本台可被旋轉90度以容納交替的金屬化層，其可被相互正交地印刷(例如，旋轉於X與Y掃描方向之間)。於另一實施例中，電子束工具能夠在將晶圓載至該台上之前旋轉晶圓90度。其他的額外實施例係配合24A-24C而被描述於下。
於本發明之實施例的第一形態中，處理在電子束工具上針對接受電子束圖案化之晶圓的對準考量。
以下所述之方式可被實施以克服對於層至層實體重疊 之邊緣布局誤差(EPE)的過度貢獻，當藉由成像工具(例如，光學掃描器)以圖案化一層時。於一實施例中，以下所述之方式可應用於一種成像工具，其係另使用晶圓座標系統標記(亦即，對準標記)之預選取樣以估計經處理的晶圓上之晶圓處理引發的平面中柵格變形參數。所收集的對準資訊(例如，取樣的晶圓平面中柵格變形)通常適合於預定順序多項式。該適合則通常被使用為變形柵格之表示，用以調整各個掃描器印刷參數並獲得介於下方與印刷層之間的最可能重疊。
取代地，於一實施例中，將電子束用於圖案化係容許對準資訊之收集，在含有下方層特徵之圖案上的任何點之寫入期間(「操作中對準」)，而非僅於每一晶粒上。例如，電子檢測器被置於電子束行底部上以收集來自對準標記或其他下方圖案化特徵之反向散射電子。隨著電子束行寫入(及檢測器檢測)一筆直向前的線性模型容許於每晶粒內數百次收集此資訊，而該台係於晶粒曝光期間掃描於該行下方。於一此類實施例中，無須配適多項式及估計更高階的複雜校正參數。反之，僅有簡單的線性校正可被使用。
於一實施例中，實際上，電子束之多(數百)倍位置可且將被暫存正對著先前層上所圖案化的對準標記，於刻畫線中以及於晶粒之有效區域內部。該暫存可使用單元中之下降而被執行，該下降通常係為了特徵化其待暴露之層圖案的圖案化特徵而存在，而不損失COO(所有權之成 本)之工具通量。
於其未實施操作中對準之情況下，替代方式是使用更高階的多項式，如上所述。然而，基於更高階多項式之對準被用以配適相當稀疏的對準資訊(例如，僅有待圖案化之晶粒位置的10-15%被用以收集晶圓上之平面中柵格變形)，而未模擬的(殘餘)配適誤差構成最大總重疊預測誤差之約50%。收集稠密多許多的對準資訊並使用甚至更高階的多項式以供配適及圖案化校正可能稍微增進重疊，然而如此仍將以顯著的通量及所有權成本損失來達成。
為了提供上下文參考，晶圓處理引發的平面中柵格變形係發生自多重來源，包括(但不限定於)：由於被印刷之圖案下方的金屬/其他層所導致的反向散射/域位移誤差、由於圖案寫入熱效應所導致的晶圓曲折/局部化遞增晶圓擴張、及顯著地促成EPE之其他額外效應。假如未進行校正，則具有局部化總圖案化失準之晶圓圖案化的可能性是極高的。
圖5為一概圖，其展示由用以模擬平面中柵格變形(IPGD)之其能力所限制的光學掃描器重疊。參考圖5之左手邊部分502，晶圓506上之晶粒柵格504係由於晶圓處理而變形。向量指示每一晶粒之角落位移相對於初始定位(例如，第一層印刷)。參考圖5之右手邊部分510，傳統步進器將收集此層上之相當稀疏的變形柵格資訊，如由點512所表示者。因此，使用較高階多項式容許相當稀疏的對準資訊之配適。位置數係針對「可接受」殘 餘而被最佳化，在模型配適於從取樣位置中之柵格協調資訊所獲得的柵格表示以後。需要附加時間以收集此資訊。
相對於如圖5中所表示之已收集的相當稀疏的變形柵格資訊，圖6為一概圖，其展示使用操作中對準方式之變形的柵格資訊，依據本發明之實施例。參考圖6，當電子束寫入每一晶粒時，行底部上之檢測器係收集有關下方層之位置座標的資訊。對於寫入位置之必要調整可透過在晶圓上之各處即時的台位置控制來執行，以沒有或最小附加時間增加或通量損失。特別地，圖6闡明如圖5中所提供之相同圖示602。放大的範例晶粒區604闡明晶粒區604內之掃描方向606。
於本發明之實施例的第二形態中，描述用於電子束工具簡化之資料壓縮或資料減少。
文中所述之方式涉及限制資料以容許資料之大量壓縮、減少資料路徑及最終地提供更為簡單得多的電子束寫入工具。更特別地，所述之實施例致能其須被傳遞至電子束工具之電子束行的資料量之顯著減少。實際的方式被提供以容許足夠的資料量來針對域邊緣布局誤差而寫入行域及調整行域，同時保持於實體硬體之電頻寬限制內。若未實施此等實施例，則所需的頻寬約為當今電子設備所可能達成的100倍。於一實施例中，文中所述之資料減少或壓縮方式可被實施以實質上增加EBL工具之通量能力。藉由增加通量能力，EBL可更輕易地被採用於HVM環境，諸如於積體電路製造環境中。
圖7提供樣本計算，其顯示將被轉移以圖案化50%密度之一般/習知佈局於300mm晶圓上之資訊，相對於5%密度之通孔圖案，依據本發明之實施例。參考圖7，待轉移之資訊係依據方程式(A)。資訊轉移係依據方程式(B)，其中由於邊緣布局誤差(EPE)不確定性(Ap)之資訊喪失為最小解析的特徵，且△PV係等於2EPE。假設AP之EBDW工具解析度係等於10nm而EPE係等於2.5nm，則於1m2中(假設50%圖案密度)藉由此一般用途成像系統之待轉移資訊量將依據方程式(C)。300mm晶圓面積為706cm2，其為0.0706m2。相應地，為了以50%密度圖案化一般佈局於300mm晶圓上，需被轉移之位元組數目係依據方程式(D)。結果為將於6分鐘內轉移70TB，假設針對194.4GB/s之轉移率的10wph TPT。依據本發明之實施例，被設計以約10%之圖案密度來印刷通孔(及/或截斷)之EBDW工具將需要相應較小的待轉移資訊，例如，以合理的40GB/s轉移率。於特定實施例中，EBDW工具被設計以約5%之圖案密度來印刷通孔(及/或截斷)並需要相應較小的待轉移資訊，例如，7TB以合理的20GB/s轉移率。
再次參考圖7，資訊轉移被減少至相當的(整數化的)距離以取代轉移絕對的64位元座標。藉由使用電子束工具來僅圖案化通孔以小於約10%密度(及甚至低如5%密度)，相對於以50%密度之一般佈局圖案，舉例而言，則可實現從6分鐘內70+TB至6分鐘內少於7TB之 資料轉移量的減少，其容許電子束設備達成大量生產所需的製造通量。
於一實施例中，下列四個方式之一或更多者被實施於資料減少：(1)針對通孔及截斷之所有設計被簡化以減少其通孔可佔據之位置數，且其中線截斷之開始和停止被可能地定位；(2)截斷開始和停止之布局(以及介於通孔之間的距離)的加密被加密為n*min距離(如此免除了針對截斷之各開始和停止位置(以及針對通孔位置)傳送64位元位址之需求)；(3)針對工具中之各行，僅有用以製造其落入晶圓之此區段內的截斷和通孔所需的資料被傳遞至行電腦(各行僅接收所需的資料，以一種如部分2中所加密的形式)；及/或(4)針對工具中之各行，亦容許其被傳輸之區域被增加以x中之頂部、底部及額外寬度上的n條線(因此，相關的行電腦可針對晶圓溫度及對準之改變於操作中調整而不傳輸完整的晶圓資料)。於一實施例中，一或更多此類資料減少方式之實施致能電子束工具之簡化至少至某程度。例如，通常與多行電子束工具中之單一專屬行關聯的專屬電腦或處理器可被簡化或甚至一起消除。亦即，配備有板上專屬邏輯能力之單一行可被簡化以將邏輯能力移至板外或者減至電子束工具之各單獨行所需的板上邏輯能力之量。
針對上述方式(1)，圖8闡明針對通孔、及截斷開始/停止之簡化設計規則位置的具柵格佈局方式，依據本發明之實施例。水平柵格800包括線位置之規律配置，以 實線802代表實際線而虛線804代表未佔用的線位置。此技術之關鍵在於通孔(實心方格806)係位於規律的柵格上(顯示為圖8中之垂直柵格808)且被印刷以掃描方向810，其係平行於通孔底下之金屬線(具有實線輪廓之水平矩形)。針對此設計系統之要求在於通孔位置806被形成僅與垂直柵格808對準。
針對截斷，截斷被形成以較通孔柵格更細的柵格。圖9闡明截斷之可容許布局，依據本發明之實施例。參考圖9，線902之陣列具有依據柵格906而置於其中的通孔904。截斷(例如，標示的截斷908、910及912)之可容許布局係由垂直虛線914所指示，以其通孔位置連續為垂直實線906。截斷總是開始(及停止)剛好於柵格914上，其為對於減少從基礎電腦向下轉移至行電腦之資料量的關鍵。然而，應理解：虛垂直線914的位置呈現為正規柵格，但其並非必要。取代地，以通孔截斷線為中心之該對線為相對於通孔位置之-xn及+xn的已知距離。通孔位置為沿著截斷方向被分隔每m單元之正規柵格。
針對上述方式(2)，截斷和通孔之距離為基的加密可被用以去除其傳送64位元完整位址的需求。例如，取代傳送x、及y位置之絕對64位元(或128位元)位址，沿著從左邊緣(針對移動至右邊之方向上的晶圓線印刷)或從右邊緣(針對移動至左邊之方向上的晶圓線印刷)之行進方向的距離被加密。以通孔線為中心之該對線為相對於通孔位置之-xn及+xn的已知距離，且通孔位置 為沿著截斷方向被分隔每m單元之正規柵格。任何通孔印刷位置可因而被加密為從零至已編號的通孔位置(隔開m單元)之距離。如此顯著地減少其需被傳輸之定位資料的量。
資訊量可藉由提供具有來自先前通孔之通孔的相對計數之機器而被進一步減少。圖10闡明於線A與B之間的通孔佈局，依據本發明之實施例。參考圖10，如圖所示之兩條線可被減少如下：線A：通孔1002間隔+1,+4,+1,+2；線B：通孔1004間隔+9。通孔1002/1004間隔係依據柵格1006。應理解：最可能條件之指派的額外通訊理論可被進一步執行以減少，資料空間。即使如此，即使忽略此進一步減少仍產生了相較於使用直接壓縮以減少64位元位置之4通孔的絕佳增進，達到僅數位元。
類似地，截斷之開始和停止可被減少以免除針對各截斷傳送位置資訊之64位元(或128位元)的需求。如同光開關，開始截斷表示下個資料點為截斷之終點，且類似地下個位置為下個截斷之開始。因為已知其截斷係結束於從通孔位置之行進方向上的+xn(且類似地開始於-xn)，取決於截斷開始/停止，所以通孔位置可被編碼且局部行電腦可被指示重新應用從該通孔位置之偏移。圖11闡明於線A-E之間的截斷佈局，依據本發明之實施例。參考圖11，透過傳送絕對64(或128)位元位置之實質上減少獲得：與先前截斷之間隔：A：+5(顯示為間隔1102)，+1；B：x<無截斷>(任何x被加密為-無針對距離之截 斷)；C：+1(於左邊之截斷的停止點)，+4(與截斷1102的開始垂直地對準之大截斷的開始)+3(大截斷之終點)；D：+3,+4；E：+3,+2,+1,+4。
關於上述方式(3)，針對各行，針對截斷及通孔所傳輸之資料被限制於剛好為落入既定行之下的晶圓域所需要者。於一範例中，圖12闡明一晶圓1200，具有複數晶粒位置1202於其上以及代表單行之晶圓域的重疊虛線方盒1204，依據本發明之實施例。參考圖12，傳輸至局部行電腦之資料被限制於僅有發生在方盒1204之虛線中所示的印刷區中之線。
關於上述方式(4)，因為針對晶圓曲折、加熱、及以角度theta之夾具失準的校正均需於操作中進行，所以傳輸至行電腦之實際區在頂部和底部為較大數條線，以及額外資料至左和右。圖13闡明一晶圓1300，具有複數晶粒位置1302於其上以及單行之重疊實際目標晶圓域1304。如圖13中所示，增加的周邊區域1306被提供以供操作中校正，依據本發明之實施例。參考圖13，增加的周邊區域1306稍微增加了傳輸至行電腦之資料量，同時其亦容許行印刷來校正由於容許該行印刷於其正常區外部之大量問題所導致的晶圓失準。此類問題可包括晶圓對準問題或局部加熱問題，等等。
圖14展示來自圖13的正對著原始目標區域(內部亮、粗虛線方盒1304)之待印刷區域(內部暗、細虛線方盒1402)上的一些度數晶圓旋轉之效果，依據本發明 之實施例。參考圖14，行電腦能夠使用額外的傳輸資料以進行必要的印刷改變而無須機器上之複雜的旋轉夾具(其將另限制印刷之速度)。
於本發明之實施例的第三形態中，描述了針對積體電路佈局之均勻金屬或其他光柵圖案密度的區之實施方式。
於一實施例中，為了增進電子束設備之通量，互連層之設計規則被簡化以致能固定組的節距，其可被用於晶粒上之邏輯、SRAM、及類比/IO區。於一此類實施例中，金屬佈局進一步要求其佈線為無跳動之單向的、正交方向的佈線、或者端部上之鉤，如目前用以致能習知的、非電子束微影製程中之通孔定位者。
於特定實施例中，單向佈線之三種不同佈線寬度被允許於各金屬化層之內。佈線中之間隙被精確地截斷，且均至通孔被自對準於最大容許尺寸。後者為將通孔電阻值最小化以獲得極精細節距之佈線的一項優點。文中所述之方式允許有效的電子束線截斷及通孔印刷，利用其達成超越現有電子束解決方式之大量增進等級的電子束。
圖15闡明水平金屬線1502之平面視圖，如表示重疊先前金屬化層中之垂直金屬線1504，依據本發明之實施例。參考圖15，佈線之三種不同的節距/寬度1506、1508及1510是允許的。三種不同的線類型可被個別地區分為晶片區1512、1514及1516，如圖所示。應理解：該些區通常是大於如圖所示者，但按比例繪製將使佈線上之細節相對較小。相同層上之此等區可首先使用習知的微影技術 來製造。
文中實施例所述之進步允許了精確的佈線修整以及介於層之間的完全自對準通孔。應理解：修整係發生如所需而無修整-修整(插塞)規則，如目前微影為基的製程所需者。再者，於一實施例中，通孔-通孔規則被顯著地移除。所示之密度及關係的通孔將難以或不可能使用目前光學鄰近校正(OPC)致能的微影能力來印刷。類似地，其將另排除所示之某些截斷的插塞/截斷規則係透過此技術之使用而被移除。如此一來，互連/通孔層較不受限於電路之設計。
再次參考圖15，於垂直方向上，不同節距和寬度之線並未重疊，亦即，各區在垂直方向上分離。反之，圖16闡明水平金屬線1602之平面視圖，如表示重疊先前金屬化層中之垂直金屬線1604，其中不同寬度/節距之金屬線於垂直方向上重疊，依據本發明之實施例。例如，線對1606係於垂直方向上重疊，而線對1608係於垂直方向上重疊。再次參考圖16，該些區可為完全重疊。所有三種尺寸之佈線可被叉合(假如由線製造方法所致能的話)，而截斷及通孔持續由全域截斷器所完全地致能，如以下配合本發明之實施例的另一形態而描述者。
為了提供上下文，圖17闡明習知金屬線1702之平面視圖，如表示重疊先前金屬化層中之垂直金屬線。參考圖17，相反於圖15及16之佈局，雙向佈線被習知地使用。此等佈線以下列形式增加正交佈線：長正交佈線、用以改 變巷道之軌線間的短跳動、及用以設置通孔而使得線拉回不會侵佔該些通孔之佈線末端上的「鉤」。此等建構之範例被顯示於圖17中之X位置上。可爭議其此類正交建構之容許提供了某些小的密度優點(特別在上部X之上的軌線跳動)，但這些卻顯著地增加了設計規則複雜度/設計規則檢查，同時排除了諸如電子束方法等工具來達成所需的通量。再次參考圖17，應理解：習知的OPC/微影將排除左手邊上所示之一些通孔被實際地製造。
於本發明之實施例的第四形態中，描述了用於電子束工具之交錯式消除器孔陣列(BAA)。
於一實施例中，交錯式束孔陣列被實施以解決電子束機器之通量而同時亦致能最小佈線節距。若無交錯，則邊緣布局誤差(EPE)之考量表示佈線寬度兩倍之最小節距無法被截斷，因為不可能垂直地堆疊於單疊中。例如，圖18闡明相對於待截斷或具有置於目標位置中之通孔的線1802之BAA的孔1800，當線係沿著箭號1804之方向而被掃描於孔1800下方時。參考圖18，針對待截斷的既定線1802或待放置的通孔，截斷器開口(孔)之EPE 1806導致其為線之節距的BAA柵格中的矩形開口。
圖19闡明個別地相對於待截斷或具有置於目標位置中之通孔的兩條線1904和1906之BAA的兩個非交錯式孔1900和1902，當線係沿著箭號1908之方向而被掃描於孔1900和1902下方時。參考圖19，當圖18之矩形開口1800被置於具有其他此類矩形開口(例如，現在為 1900和1902)之垂直單行中時，則待截斷線之容許的節距係由以下所限制：2x EPE 1910加上介於BAA開口1900與1902間之距離需求1912加上一佈線1904或1906之寬度。所得間隔1914係由圖19之極右側上的箭號所顯示。此一線陣列將嚴重地限制佈線之節距為實質上大於佈線之寬度的3-4倍，其可能是無法接受的。另一無法接受的替代方式將是以具有稍微偏移佈線位置之兩(或更多)通路來截斷更緊密節距的佈線；此方式可能嚴重地限制電子束機器之通量。
相對於圖19，圖20闡明相對於待截斷或具有置於目標位置中之通孔的複數線2008之BAA 2000的兩行2002和2004交錯孔2006，當線2008沿著方向2010而被掃描於孔2006下方時，以掃描方向由箭號所顯示，依據本發明之實施例。參考圖19，交錯BAA 2000包括二線性陣列2002和2004，空間上交錯的如圖所示。兩交錯式陣列2002和2004截斷(或放置通孔於)交替的線2008。線2008(於一實施例中)被置於緊密柵格上以兩倍佈線寬度。如遍及本發明所使用者，術語「交錯式陣列」可指稱開口2006之交錯，其係於一方向(例如，垂直方向)上交錯且任一者不具有重疊或者具有某些重疊，當隨著於正交方向(例如，水平方向)上掃描而觀看時。於後者情況下，有效重疊提供了失準之容許度。
應理解：雖然交錯式陣列於文中被顯示為兩垂直行以利簡化，但單一「行」之開口或孔於垂直方向上無須為行 狀的。例如，於一實施例中，只要第一陣列集合地具有垂直方向上之節距，且於掃描方向上與該第一陣列交錯之第二陣列具有垂直方向上之節距，則獲得交錯式陣列。因此，文中之垂直行的參照或描述可實際上由一或更多行所組成，除非指明為開口或孔之單行。於一實施例中，於其一「行」開口不是單一行開口的情況下，該「行」內之任何偏移可用選通(strobe)時序來補償。於一實施例中，關鍵點在於其BAA之交錯式陣列的開口或孔位於第一方向之特定節距上，但於第二方向被偏移以容許其放置截斷或通孔而無任何間隙於第一方向上的截斷或通孔之間。
因此，一或更多實施例係有關一種交錯束孔陣列，其中開口被交錯以容許滿足EPE截斷及/或通孔需求，不同於一種無法顧及EPE技術需求之線性配置。相反地，若無交錯，則邊緣布局誤差(EPE)之問題表示佈線寬度兩倍之最小節距無法被截斷，因為不可能垂直地堆疊於單疊中。取代地，於一實施例中，交錯BAA之使用致能較獨立地電子束寫入各佈線位置快得遠超過4000倍。再者，交錯式陣列容許佈線節距成為佈線寬度之兩倍。於特定實施例中，陣列具有4096個交錯開口於兩行之上以致針對截斷和通孔位置之每一者的EPE可被進行。應理解：交錯式陣列(如文中所思及者)可包括二或更多行的交錯開口。
於一實施例中，交錯式陣列之使用保留了空間以包括金屬於其含有一或二電極之BAA的孔周圍，以供傳遞或 引導電子束至晶圓或者引導至法拉第杯或者遮沒孔。亦即，各開口可由電極分離地控制以通過或偏轉電子束。於一實施例中，BAA具有4096個開口，而電子束設備涵蓋4096個開口之完整陣列，其各開口被電控制。藉由於開口底下掃過晶圓(如由粗黑箭號所示)以致能通量增進。
於特定實施例中，交錯BAA具有兩列交錯BAA開口。此一陣列允許緊密節距佈線，其中佈線節距可為佈線寬度之2倍。再者，所有佈線可被截斷於單一通過(或者通孔可被形成於單一通過)，藉此致能電子束機器上之通量。圖21A闡明相對於具有截斷(水平線中之斷裂)或使用交錯BAA而圖案化之通孔(填入方盒)的複數線(右)之BAA的兩行交錯孔(左)，以掃描方向由箭號所顯示，依據本發明之實施例。
參考圖21A，從單一交錯式陣列所得之線可為如前所述者，其中線為單一節距的，具有被圖案化的及通孔。特別地，圖21A描繪複數線2100或其中無線存在之開線位置2102。通孔2104及截斷2106可沿著線2100而被形成。線2100被顯示為相對於一具有掃描方向2112之BAA 2110。因此，圖21A可被視為由單一交錯式陣列所產生之典型圖案。虛線顯示截斷發生於已圖案化線中之何處(包括用以移除完整線或線部分之總截斷)。通孔位置2014為落在佈線2100之頂部上的圖案化通孔。
於一實施例中，BAA 2110之所有或部分開口或孔可被切換為開或「關」(例如，束偏轉)，隨著晶圓/晶粒 於底下沿著晶圓行進方向2112而移動。於一實施例中，BAA可被獨立地控制，針對各開口是否通過電子束而至樣本或者將電子束偏轉入(例如)法拉第杯或遮沒孔。設備可被建立以偏轉整體束覆蓋至BAA之僅一部分，且接著BAA中之個別開口被電氣地組態成使電子束通過(「開」)或不通過(「關」)。應理解提到的「開口」或「開口高度」指的是撞擊在接收晶圓上之點尺寸而非BAA中之實體開口，因為實體開口是實質上大於(例如，微米等級)最終從BAA所產生之點尺寸(例如，奈米等級)。因此，當文中描述為BAA之節距或者BAA中之開口行被說成「相應於」金屬線之節距時，此描述實際上指的是介於如從BAA所產生之撞擊點的節距與被截斷之線的節距之間的關係。舉例而言，從BAA 2110所產生的點具有如線2100之節距的相同節距(當BAA開口之兩行被一起考量時)。同時，從BAA 2110之交錯式陣列的僅一行所產生的點具有如線2100之節距兩倍的節距。
亦應理解：包括如上所述之交錯束孔陣列(交錯BAA)的電子束行亦可包括除了配合圖4所述的那些以外的其他特徵，其某些範例係配合圖24A-24C而被更詳細地進一步描述於下。例如，於一實施例中，樣本台可被旋轉90度以容納交替的金屬化層，其可被相互正交地印刷(例如，旋轉於X與Y掃描方向之間)。於另一實施例中，電子束工具能夠在將晶圓載至該台上之前旋轉晶圓90度。
圖21B闡明積體電路中之金屬化層2152的堆疊2150的橫斷面視圖，根據圖21A中所示之類型的金屬線佈局，依據本發明之實施例。參考圖21B，於範例實施例中，互連堆疊2150之金屬橫斷面被取得自下方八個匹配金屬層2154、2156、2158、2160、2162、2164、2166及2168之單一BAA陣列。應理解：上方較粗/較寬的金屬線2170及2172將不以單一BAA來形成。通孔位置2174被描繪為連接下方八個匹配金屬層2154、2156、2158、2160、2162、2164、2166及2168。
於本發明之實施例的第五形態中，描述了用於電子束工具之三束孔陣列(BAA)。
於一實施例中，束孔陣列被實施以解決電子束機器之通量而同時亦致能最小佈線節距。如上所述，若無交錯，則邊緣布局誤差(EPE)之問題表示佈線寬度兩倍之最小節距無法被截斷，因為不可能垂直地堆疊於單疊中。以下所述之實施例延伸交錯BAA概念以允許三個分離的節距被暴露於晶圓上，無論是透過三次通過，或者是藉由於單一通過中同時地照射/控制所有三個束孔陣列。後者方式對於獲得最佳通量可能是較佳的。
於某些實施方式中，三交錯束孔陣列被使用以取代單一束孔陣列。三個不同陣列之節距可為相關的(例如，10-20-30)或者無關的節距。三個節距可被用於目標晶粒上之三個分離的區，或者三個節距可同時地發生於相同的局部化區中。
為了提供上下文，二或更多單一陣列之使用針對各不同的孔洞尺寸/佈線節距將需要分離的電子束設備(或者束孔陣列中之改變)。其結果將另成為通量限制因素及/或所有權成本問題。取代地，文中所述之實施例係有關具有大於一(例如三)個交錯式陣列之BAA。於一此類實施例中(於包括三個陣列於一BAA之情況下)，三個不同陣列的節距可被圖案化於晶圓上而不損失通量。再者，束圖案可被引導以覆蓋三個陣列之一。此技術之延伸可被用以圖案化不同節距之任何混合，藉由開啟或關閉所有三個節距中之消除器孔如所需。
當作範例，圖22闡明具有三個不同交錯陣列之佈局的BAA 2200之孔，依據本發明之實施例。參考圖22，三行2202、2204及2206消除器孔陣列2200可被用於三個不同的線節距，以供藉由其被切換為開或「關」(束偏轉)之所有或部分孔2208來截斷或形成通孔，隨著晶圓/晶粒於底下沿著晶圓行進方向2210而移動。於一此類實施例中，多重節距可被圖案化而不改變裝置中之BAA板。再者，於特定實施例中，多重節距可被同時地印刷。兩技術均容許許多點被印刷於BAA底下之晶圓的連續通過期間。應理解：雖然本說明之焦點在於三個分離行的不同節距，但實施例可被延伸至包括其適於設備內之任何數目的節距，例如1、2、3、4、5等等。
於一實施例中，BAA可被獨立地控制，針對各開口是否通過電子束或者將電子束偏轉入法拉第杯或遮沒孔。 設備可被建立以偏轉整體束覆蓋至僅單一節距行，且接著節距行中之個別開口被電氣地組態成使電子束通過(「開」)或不通過(「關」)。當作範例，圖23闡明具有三個不同交錯陣列2302、2304及2306之佈局的BAA 2300之孔2308，其中電子束僅覆蓋該些陣列之一(例如，陣列2304)，依據本發明之實施例。於此一設備組態中，可針對其含有僅單一節距之晶粒上的特定區域獲得通量。下方晶圓之行進方向係由箭號2310所指示。
於一實施例中，為了切換於節距陣列之間，偏轉器可被加入至電子束行以容許電子束可引導至BAA節距陣列之上。當作範例，圖24A包括一種具有用以偏移光束之偏轉器的電子束微影設備之電子束行的橫斷面概略表示，依據本發明之實施例。參考圖24A，電子束行2400(諸如配合圖4所描述者)包括偏轉器2402。偏轉器可被用以偏移束至適當的節距/截斷列上，於一相應於具有多重節距陣列之BAA 2404的適當陣列之成形孔中。當作範例，圖24B闡明BAA 2450之三個(或高達n)節距陣列，其具有節距# 1、截斷# 1(2452)、節距# 2、截斷# 2(2454)及節距# N、截斷# N(2456)。應理解：截斷# n之高度不等於截斷# n+m之高度。
其他特徵亦可被包括於電子束行2400中。例如，進一步參考圖24A，於一實施例中，台可被旋轉90度以容納交替的金屬化層，其可被相互正交地印刷(例如，旋轉於X與Y掃描方向之間)。於另一實施例中，電子束工 具能夠在將晶圓載至該台上之前旋轉晶圓90度。於又另一範例中，圖24C闡明供包括於電子束行上之放大狹縫2460。行2400上之此一放大狹縫2460之定位係顯示於圖24A中。該放大狹縫2460可被包括以保持不同截斷高度之效率。應理解：上述特徵之一或更多者可被包括於單一電子束行中。
於另一實施例中，電子束完全照射BAA上之多重或所有行的節距。於此一組態中，所有已照射的BAA開口將被電氣地控制為「開」以通過電子束至晶粒，或者「關」以防止電子束到達晶粒。此一配置之優點在於可使用任何孔之組合以印刷線截斷或通孔位置而不減少通量。雖然配合圖23及24A-24C所描述之配置亦可用於產生類似的結果，但橫跨每一節距陣列之晶圓/晶粒的分離通過將是需要的(其將減少通量以1/n之因數，其中n為需要印刷之BAA上的節距陣列數)。
圖25闡明具有三個不同節距交錯陣列之佈局的BAA之孔，其中電子束覆蓋所有該些陣列，依據本發明之實施例。參考圖25，具有三個不同交錯陣列2502、2504及2506之佈局的BAA 2500之孔2508，其中電子束可覆蓋所有該些陣列(例如，覆蓋陣列2502、2504及2506)，依據本發明之實施例。下方晶圓之行進方向係由箭號2510所指示。
於圖23或圖25之任一情況下，具有三個節距的開口允許截斷或通孔產生給三個不同的線或佈線寬度。然而， 該些線必須與相應節距陣列之孔對準(對比地，一種全域截斷器被揭露於下)。圖26闡明相對於具有截斷(例如，水平線中之斷裂2604)或使用BAA而圖案化之通孔(填入方盒2606)的複數大型線2602之BAA的三束交錯孔陣列2600，以掃描方向由箭號2608所顯示，依據本發明之實施例。參考圖26，局部區中之所有線為相同尺寸(於此情況下，相應於BAA之右側上的最大孔2610)。因此，圖26闡明由三交錯束孔陣列之一所產生的典型圖案。虛線顯示其截斷發生於已圖案化線中之處。暗矩形為落在線/佈線2602之頂部上的圖案化通孔。於此情況下，僅有最大消除器陣列被致能。
圖27闡明相對於具有截斷(例如，水平線中之斷裂2704)或使用BAA而圖案化之通孔(填入方盒2706)的複數中型線2702之BAA的三束交錯孔陣列2700，以掃描方向由箭號2708所顯示，依據本發明之實施例。參考圖27，局部區中之所有線為相同尺寸(於此情況下，相應於BAA之中間的中型孔2710)。因此，圖27闡明由三交錯束孔陣列之一所產生的典型圖案。虛線顯示其截斷發生於已圖案化線中之處。暗矩形為落在線/佈線2702之頂部上的圖案化通孔。於此情況下，僅有中型消除器陣列被致能。
圖28闡明相對於具有截斷(例如，水平線中之斷裂2804)或使用BAA而圖案化之通孔(填入方盒2806)的複數小型線2802之BAA的三束交錯孔陣列2800，以掃 描方向由箭號2808所顯示，依據本發明之實施例。參考圖28，局部區中之所有線為相同尺寸(於此情況下，相應於BAA之左側上的最小孔2810)。因此，圖28闡明由三交錯束孔陣列之一所產生的典型圖案。虛線顯示其截斷發生於已圖案化線中之處。暗矩形為落在線/佈線2802之頂部上的圖案化通孔。於此情況下，僅有小型消除器陣列被致能。
於另一實施例中，三個節距之組合被圖案化，其中針對已存在這些位置之線的孔對準是可能的。圖29A闡明相對於具有截斷(例如，水平線中之斷裂2904)或使用BAA而圖案化之通孔(填入方盒2906)的複數變化尺寸線2902之BAA的三束交錯孔陣列2900，以掃描方向由箭號2908所顯示，依據本發明之實施例。參考圖29A，有多如三個不同的金屬寬度可被圖案化於其發生在三交錯BAA上之固定柵格2950上。BAA之暗色孔2910是在其掃描期間被打開/關閉。亮色BAA孔2912保持關。因此，圖29A闡明由所有三交錯束孔陣列之同時使用所產生的典型圖案。虛線顯示其截斷發生於已圖案化線中之何處。暗矩形為落在線/佈線2902之頂部上的圖案化通孔。於此情況下，小型消除器陣列、中型消除器陣列及大型消除器陣列均被致能。
圖29B闡明積體電路中之金屬化層堆疊2960的橫斷面視圖，根據圖29A中所示之類型的金屬線佈局，依據本發明之實施例。參考圖29B，於範例實施例中，互連堆疊 之金屬橫斷面被取得自下方八個匹配位準2962、2964、2966、2968、2970、2972、2974及2976之1倍、1.5倍及3倍節距/寬度的三BAA節距陣列。例如，於位準2962中，1倍的範例線2980、1.5倍的範例線2982、及3倍的範例線2984被叫出。應理解：金屬之變化寬度僅可見於那些具有離開頁面之線的層。相同層中之所有金屬為相同厚度而不論其金屬寬度。應理解：上方較厚/較寬金屬將不會形成有相同的三節距BAA。
於另一實施例中，陣列內之不同線可改變寬度。圖30闡明相對於具有截斷(例如，水平線中之斷裂3004)或使用BAA而圖案化之通孔(填入方盒3006)的複數變化尺寸線3002之BAA的三束交錯孔陣列3000，以掃描方向由箭號3008所顯示，依據本發明之實施例。參考圖30，來自該陣列的線3002之底部的第三水平線3050具有寬線3052於如窄線3054的相同柵格3056上。用來截斷或形成不同尺寸的線中之通孔的相應不同尺寸的(但水平對準的)孔3060及3062被強調並以兩條線3052及3054為水平中心。因此，圖30闡明一種具有改變線寬度之額外可能性的情境，於圖案化期間以及於不同區之內。
於本發明之實施例的第六形態中，描述了用於電子束工具之非全域截斷器。
於一實施例中，相同區中之佈線的多重節距的截斷被變為可能的。於特定實施方式中，高通量電子束處理被用以界定具有兩BAA陣列之截斷，該兩BAA陣列各具有等 於預定值之開口高度。當作說明性範例，N(20nm最小佈局節距)及M(30nm)可截斷具有最小節距/4(N/4)之必要EPE容許度的多重節距佈局(N[20],M[30],N*2[40],N*3或M*2[60],N*4[80],M*3[90]nm)，假設其截斷/插塞軌線被置於柵格上。
圖31闡明於各線上具有重疊相應孔3100之不同節距的三組線3102、3104及3106，依據本發明之實施例。參考圖31，其顯示40nm、30nm及20nm陣列垂直節距。針對40nm節距線3102，交錯BAA(例如，具有2048開口)可用於截斷該些線。針對30nm節距線3104，交錯BAA(例如，具有2730開口)可用於截斷該些線。針對20nm節距線3106，交錯BAA(例如，具有4096開口)可用於截斷該些線。於此範例情況下，描繪在具有節距20nm、30nm及40nm之10nm步進單向柵格3150上的平行線需被截斷。BAA具有三個節距(亦即，三個子陣列)並與描繪軌線3160軸向地對準，如圖31中所示。
假設圖31之三個子陣列的每一者上之各孔具有其本身的驅動器，則於一與所示單向線柵格相符之佈局上的軌線之複雜佈局的截斷可利用無關於該佈局中所存在之節距的混合及數之工具通量而被執行。其結果在於：多重截斷、不同寬度之多重同時截斷、及大於任何單一節距之寬度的截斷變為可能的。其設計被稱為節距不可知通量。為了提供上下文，此一結果是不可能的，其中各節距需要晶圓之多重通過。應理解：此一實施方式不限於三個BAA 開口尺寸。額外的組合可被產生，只要有共同的柵格關係於各個BAA節距之間。
再者，於一實施例中，同時地形成具有多重節距之多重截斷是可能的，且由其完全地覆蓋截斷距離之不同開口的組合來調適較寬的線。例如，圖32闡明包括一極大線3204之複數不同尺寸線3202，及共同柵格3214上之束孔陣列垂直節距佈局3206(三個陣列3208、3210及3212)，依據本發明之實施例。極寬的線3204係由其被加入於垂直方向的三個大孔3216之組合來截斷。應理解於觀看圖32時：佈線3202被顯示為由各種開口所截斷，該些開口被顯示為虛線方盒(例如，相應於孔3216之虛線方盒3218)。
於本發明之實施例的第七形態中，描述了用於電子束工具之全域截斷器。
於一實施例中，高通量電子束處理係藉由界定截斷而被致能，以致其具有等於預定值之開口高度的單一(全域)BAA可被用於各種線節距/寬度。於一此類實施例中，開口高度係指向於最小節距佈局之一半。應理解提到的「開口高度」指的是撞擊在接收晶圓上之點尺寸而非BAA中之實體開口，因為實體開口是實質上大於(例如，微米等級)最終從BAA所產生之點尺寸(例如，奈米等級)。於特定範例中，開口之高度為10nm(針對N=20nm之最小佈局節距)。於此一情況下，多重節距佈局(例如，N[20],M[30],N*2[40],N*3或M*2[60], N*4[80],M*3[90]nm)等等可被截斷。該些截斷可被執行以最小節距/4(N/4)之必要EPE容許度，假設截斷/插塞軌線被置於預定柵格上，其中軌線軸被對準於一符合兩BAA開口間之中間的預定一維(1D)柵格上。各金屬軌線鄰接係由於暴露最小的兩開口以滿足EPE需求=節距/4而中斷。
於一範例中，圖33闡明複數不同尺寸線3302、及全域截斷器節距陣列3304，依據本發明之實施例。參考圖33，於特定實施例中，具有包括(例如)8192個開口(僅顯示其一部分)之10nm節距陣列3304的BAA被使用為全域截斷器。應理解：雖然其顯示於共同柵格3306上，但是於一實施例中，該些線完全不需實際上對準柵格。於該實施例中，間隔係由截斷器開口所區分。
更一般地，再次參考圖33，束孔陣列3304包括交錯方形束開口3308(例如，8192個交錯方形束開口)之陣列，其可被實施以藉由使用在垂直方向上接合之一或更多開口來截斷任何寬度線/佈線3302，當掃描係沿著水平方向3310來執行時。唯一的限制在於相鄰的佈線為2*EPE以供截斷任何個別佈線。於一實施例中，佈線係藉由來自BAA 3304之操作中選擇的全域截斷器開口3308之組合而被截斷。當作範例，線3312係藉由來自BAA 3304之三個開口3314而被截斷。於另一範例中，線3316係藉由來自BAA 3304之11個開口3318而被截斷。
為了與非全域截斷器做比較，陣列群組3320被顯示 於圖33中。應理解：陣列群組3320並未出現於全域截斷器中，但被顯示以供進行根據陣列群組3320之全域截斷器與非全域截斷器的比較。
為了提供上下文，其他束孔陣列配置需要其明確地於待截斷線之中心線上對準的開口。取代地，依據文中之實施例，全域孔陣列技術容許非對準線中心線上之任何寬度線/佈線的全域截斷。再者，其將另由其他技術之BAA所固定的線寬度(及間隔)之改變係由全域截斷器所調適。因此，對於明確地加工以符合個別電路之RC需求的製造程序、或線/佈線之後期改變可被允許。
應理解：只要滿足節距/4之EPE覆蓋需求，則各種線/佈線無須完全地對準於全域截斷器情境中。唯一的限制在於其提供足夠的空間於線之間以具有EPE/2距離於線之間，隨著截斷器排列以EPE/4如下。圖34展示如正對著兩條線3402及3404所參照之全域截斷器3400的2*EPE規則，依據本發明之實施例。參考圖34，頂部線之EPE 3406及底部線之EPE 3408提供2*EPE寬度，其係相應於全域截斷器孔3410之節距。因此，針對開口節距之規則係相應於兩線之間的最小空間。假如其距離大於此，則截斷器將截斷任意寬度的線。注意：最小孔尺寸及節距係剛好等於線之2*EPE。
於一實施例中，藉由使用全域截斷器，所得之結構可具有隨機佈線寬度及布局於電子束產生的半導體樣本中。然而，隨機布局仍被描述為單向的，因為於此方式中並未 製造正交線或鉤。全域截斷器可被實施以截斷許多不同的節距及寬度，例如，任何可藉由在用於截斷及通孔之電子束圖案化以前的圖案化所製造者。當作比較，上述交錯式陣列及三交錯式陣列BAA係與節距之固定位置相關。
更一般地，參考本發明之實施例的所有上述形態，應理解：具有含線截斷(或插塞)之線以及具有相關通孔的金屬化層可被製造於基底之上，且於一實施例中，可被製造於先前金屬化層之上。當作範例，圖35闡明前層金屬化結構之平面視圖及相應的橫斷面視圖，依據本發明之實施例。參考圖35，開始結構3500包括金屬線3502及層間電介質(ILD)線3504的圖案。開始結構3500可被圖案化為光柵狀圖案，以金屬線間隔於恆定節距並具有恆定寬度，如圖35中所描繪者。雖未顯示，線3502可具有中斷(亦即，截斷或插塞)於沿著該些線之各個位置上。圖案(例如)可藉由節距減半或節距減為四分之一方式來製造，如上所述。某些線可關聯與下方通孔，諸如橫斷面視圖中之一範例所示的線3502’。
於一實施例中，圖35之先前金屬化結構上的金屬化層之製造係開始以形成層間電介質(ILD)材料於結構3500之上。硬遮罩材料層可接著被形成於ILD層上。硬遮罩材料層可被圖案化以形成正交於3500之線3502的單向線之光柵。於一實施例中，單向線硬遮罩線之光柵係使用傳統微影(例如，光抗蝕劑及其他相關層)來製造，並可具有由節距減半、節距減為四分之一等方式所界定的線 密度，如上所述。硬遮罩線之光柵留下曝光下方ILD層之光柵區。ILD層之這些曝光區被最終地圖案化以供金屬線形成、通孔形成、及插塞形成。例如，於一實施例中，通孔位置係使用EBL而被圖案化於曝光ILD之區中，如上所述。圖案化可涉及抗蝕劑層之形成及藉由EBL的抗蝕劑層之圖案化，以提供其可被蝕刻入ILD區之通孔開口位置。重疊硬遮罩之線可被用以將通孔侷限僅於暴露的ILD之區，以重疊由其可有效地被使用為蝕刻停止之硬遮罩線所調適。插塞(或截斷)位置亦可被圖案化於ILD之暴露區中，如由重疊硬遮罩線所侷限者，於一分離的EBL處理操作中。截斷或插塞之製造有效地保留ILD之區，其將最終地中斷於其中所製造的金屬線。金屬線可接著使用金屬鑲嵌方式而被製造，其中ILD之暴露部分(介於硬遮罩線之間且未被插塞保留層所保護的那些部分，諸如於「截斷」期間所圖案化的抗蝕劑層)被部分地凹陷。凹陷可進一步延伸通孔位置以從下方的金屬化結構打開金屬線。部分凹陷的ILD區被接著填充以金屬(一種亦可涉及填充通孔位置之程序)，例如，藉由電鍍及CMP處理，以提供介於上方硬遮罩線之間的金屬線。硬遮罩線可最終地被移除以完成金屬化結構。應理解：線截斷、通孔形成、及最終線形成之上述順序僅被提供為範例。多種處理技術可使用EBL截斷及通孔而被調適，如文中所述者。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所 組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO2))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的低k電介質材料、以及其組合。此層間電介質材料可由傳統技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，互連材料係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層、不同金屬或合金之堆疊，等等。在本技術中互連線有時亦被稱為軌線、佈線、線、金屬、或僅為互連。
於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料係由不同於層間電介質材料的電介質材料所組成。於某些實施例中，硬遮罩層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。於另一實施例中，硬遮罩材料包括金屬類。例如硬遮罩或其他上方材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括於這些層之一或更多者中。替代地，本技術中所已知的其他硬遮罩層可根據特定實施方式 而被使用。硬遮罩層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
應理解其與圖35關聯而描述的層及材料通常被形成於下方半導體基底或結構(諸如積體電路之下方裝置層)之上或上方。於一實施例中，下方半導體基底代表用以製造積體電路之一般工件物體。半導體基底常包括矽或另一半導體材料之晶圓或其他件。適當的半導體基底包括(但不限定於)單晶矽、多晶矽及絕緣體上之矽(SOI)、以及由其他半導體材料所形成之類似基底。半導體基底(根據製造之階段)常包括電晶體、積體電路，等等。基底亦可包括半導體材料、金屬、電介質、摻雜物、及半導體基底中常發現的其他材料。再者，圖35中所描繪之結構可被製造於下方較低階互連層上。
於另一實施例中，EBL截斷可被用以製造半導體裝置，諸如積體電路之PMOS或NMOS裝置。於一此類實施例中，EBL截斷被用以圖案化其被最終地用來形成鰭片為基或三閘極結構之有效區的光柵。於另一此類實施例中，EBL截斷被用以圖案化閘極層，諸如多晶層，其最終用於閘極電極製造。當作已完成裝置之範例，圖36A及36B個別地闡明具有複數鰭片之非平面半導體裝置的橫斷面視圖及平面視圖(沿著橫斷面視圖之a-a’軸)，依據本發明之實施例。
參考圖36A，半導體結構或裝置3600包括從基底3602所形成(且於隔離區3606內)之非平面主動區(例 如，包括突出鰭片部分3604及子鰭片區3605之鰭片結構)。閘極線3608被配置於非平面主動區之突出部分3604上方以及於隔離區3606之一部分上方。如圖所示，閘極線3608包括閘極電極3650及閘極電介質層3652。於一實施例中，閘極線3608亦可包括電介質層蓋層3654。閘極接點3614、及上方閘極接點通孔3616亦從此透視圖看出，連同上方金屬互連3660，其均被配置於層間電介質堆疊或層3670中。亦從圖36A之透視圖看出，閘極接點3614(於一實施例中)被配置於隔離區3606之上，但不是於非平面主動區之上。
參考圖36B，閘極線3608被顯示為配置於突出鰭片部分3604之上。突出鰭片部分3604之源極和汲極區3604A和3604B可從此透視圖看出。於一實施例中，源極和汲極區3604A和3604B為突出鰭片部分3604之原始材料的摻雜部分。於另一實施例中，突出鰭片部分3604之材料被移除並取代以另一半導體材料，例如藉由外延沈積。於任一情況下，源極和汲極區3604A和3604B可延伸於電介質層3606之高度底下，亦即，進入子鰭片區3605。
於一實施例中，半導體結構或裝置3600為非平面裝置，諸如(但不限定於)fin-FET或三閘極裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線3608之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側 壁。
文中所揭露之實施例可被用以製造多種不同類型的積體電路及/或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖37闡明一計算裝置3700，依據本發明之一實施方式。計算裝置3700含有電路板3702。電路板3702可包括數個組件，包括(但不限定於)處理器3704及至少一通訊晶片3706。處理器3704被實體地及電氣地耦合至電路板3702。於某些實施方式中，至少一通訊晶片3706亦被實體地及電氣地耦合至電路板3702。於進一步實施方式中，通訊晶片3706為處理器3704之部分。
根據其應用，計算裝置3700可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板3702。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片 組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片3706致能無線通訊，以供資料之轉移至及自計算裝置3700。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片3706可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置3700可包括複數通訊晶片3706。例如，第一通訊晶片3706可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片3706可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置3700之處理器3704包括封裝於處理器3704內之積體電路晶粒。於本發明之一些實施方式中，處理器之積體電路晶粒包括一或更多使用CEBL所製造的 結構，依據本發明之實施例的實施方式。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片3706亦包括封裝於通訊晶片3706內之積體電路晶粒。依據本發明之實施例的實施方式，通訊晶片之積體電路晶粒包括一或更多使用CEBL所製造的結構，依據本發明之實施例的實施方式。
於進一步實施方式中，計算裝置3700內所包括之另一組件可含有積體電路晶粒，其包括一或更多使用CEBL所製造的結構，依據本發明之實施例的實施方式。
於各種實施方式中，計算裝置3700可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置3700可為處理資料之任何其他電子裝置。
本發明之實施例可被提供為電腦程式產品(或軟體)，其可包括其上儲存有指令之機器可讀取媒體，其可被用以編程電腦系統(或其他電子裝置)來執行依據本發明之實施例的程序。於一實施例中，電腦系統被耦合與電子束工具，諸如配合圖4及/或圖24A-24C所描述者。機器可讀取媒體包括任何用以儲存或傳輸可由機器(例如， 電腦)讀取之形式的資訊之機制。例如，機器可讀取媒體(例如，電腦可讀取)媒體包括機器(例如，電腦)可讀取儲存媒體(例如，唯讀記憶體(「ROM」)、隨機存取記憶體(「RAM」)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置，等等)；機器(例如，電腦)可讀取傳輸媒體(電、光、聲或其他形式的傳播信號(例如，紅外線信號、數位信號等等))，等等。
圖38闡明以電腦系統3800之範例形式的機器之圖形表示，於該系統內可執行一組指令以致使機器執行文中所述之任何一或更多方法(諸如端點檢測)。於替代實施例中，機器可被連接(例如，連網)至區域網路(LAN)、內部網路、外部網路、或網際網路中之其他機器。機器可操作於用戶伺服器網路環境下之伺服器或用戶機器之範圍中、或者當作點對點(或分散式)網路環境下之同級機器。機器可為個人電腦(PC)、輸入板PC、機上盒(STB)、個人數位助理(PDA)、行動電話、網路器具、伺服器、網路路由器、開關或橋、或者能夠執行其指明由該機器所採取之行動的一組指令(序列或其他)的任何機器。再者，雖僅顯示單一機器，但術語「機器」亦應被視為包括其獨立地或聯合地履行一組(或多組)用來執行文中所述之任何一或更多方法的指令之機器(例如，電腦)的任何集合。
範例電腦系統3800包括處理器3802、主記憶體3804(例如，唯讀記憶體(ROM)、快閃記憶體、動態隨機存 取記憶體(DRAM)，諸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等等)、靜態記憶體3806(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等等)、以及附屬記憶體3818(例如，資料儲存裝置)，其係經由匯流排3830而彼此通連。
處理器3802代表一或更多一般用途處理裝置，諸如微處理器、中央處理單元，等等。更特別地，處理器3802可為複雜指令組計算(CISC)微處理器、減少指令組計算(RISC)微處理器、極長指令字元(VLIW)微處理器、實施其他指令組的處理器、或實施指令組之組合的處理器。處理器3802亦可為一或更多特殊用途處理裝置，諸如特定應用積體電路(ASIC)、場可編程閘極陣列(FPGA)、數位信號處理器(DSP)、網路處理器，等等。處理器3802組態成履行處理邏輯3826，用以執行文中所述之操作。
電腦系統3800可進一步包括網路介面裝置3808。電腦系統3800亦可包括視頻顯示單元3810(例如，液晶顯示(LCD)、發光二極體顯示(LED)、或陰極射線管(CRT))、文數輸入裝置3812(例如，鍵盤)、游標控制裝置3814(例如，滑鼠)、及信號產生裝置3816(例如，揚聲器)。
附屬記憶體3818可包括機器可存取儲存媒體(或更明確地，電腦可讀取儲存媒體)3832，於其上儲存有一或更多實施文中所述之任何一或更多方法或功能的指令組 (軟體3822)。軟體3822亦可駐存(完全地或至少部分地)於主記憶體3804內及/或於處理器3802內，在藉由電腦系統3800之其執行期間，主記憶體3804及處理器3802亦構成機器可讀取儲存媒體。軟體3822可進一步透過網路3820而被傳輸或接收，經由網路介面裝置3808。
雖然機器可存取儲存媒體3832被顯示於範例實施例中為單一媒體，術語「機器可讀取儲存媒體」應被視為包括單一媒體或多重媒體(例如，集中式或分散式資料庫、及/或相關快取及伺服器)，其係儲存一或更多指令集。術語「機器可讀取媒體」亦應被視為包括能夠儲存或編碼供由機器所履行的指令集之任何媒體，且該媒體致使該機器執行本發明之一或更多方法。術語「機器可讀取儲存媒體」應因此被視為包括(但不限定於)固態記憶體、及光學和磁性媒體。
本發明之實施例的實施方式可被形成或執行於基底(諸如半導體基底)上。於一實施方式中，半導體基底可為使用大塊矽所形成的結晶基底或矽絕緣體基底。於其他實施方式中，半導體基底可使用替代材料而被形成，該些材料可或可不與矽結合，其包括(但不限定於)鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或III-V族或IV族材料之其他組合。雖然於此描述了可用來形成基底之材料，但任何可作用為基礎以便可於其上建立半導體裝置之材料均落入本發明之精神及範圍內。
複數電晶體，諸如金氧半導體場效電晶體(MOSFET 或僅稱為MOS電晶體)，可被製造於基底上。於本發明之各個實施方式中，MOS電晶體可為平面電晶體、非平面電晶體、或兩者之組合。非平面電晶體包括FinFET電晶體(諸如雙閘極電晶體或三閘極電晶體)、及圍繞或包圍閘極電晶體(諸如奈米帶及奈米線電晶體)。雖然文中所述之實施方式可僅顯示平面電晶體，但應注意：本發明亦可使用非平面電晶體來執行。
各MOS電晶體包括由至少兩層(閘極電介質層及閘極電極層)所形成的閘極堆疊。閘極電介質層可包括一層或層之堆疊。一或更多層可包括氧化矽、二氧化矽(SiO2)及/或高k電介質材料。高k電介質材料可包括元件，諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅。可用於閘極電介質層之高k材料的範例包括(但不限定於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。於某些實施例中，退火製程可被執行在閘極電介質層上以增進其品質，當使用高k材料時。
閘極電極層被形成於閘極電介質層上，並可由至少一P型工作函數金屬或N型工作函數金屬所組成，根據電晶體將是PMOS或NMOS電晶體。於某些實施方式中，閘極電極層可包括二或更多金屬層之堆疊，其中一或更多金屬層為工作函數金屬層且至少一金屬層為填充金屬層。
針對PMOS電晶體，其可用於閘極電極之金屬包括 (但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將致能一種具有介於約4.9eV與約5.2eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極電極之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能一種具有介於約3.9eV與約4.2eV間之工作函數的NMOS閘極電極之形成。
於某些實施方式中，閘極電極可包括「U」狀結構，其包括實質上平行於基底之表面的底部部分及實質上垂直於基底之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可單純為平面層，其係實質上平行於基底之頂部表面而不包括實質上垂直於基底之頂部表面的側壁部分。於本發明之進一步實施方式中，閘極電極可包括U狀結構及平面、非U狀結構之組合。例如，閘極電極可包括一或更多U狀金屬層，其係形成於一或更多平面、非U狀層之頂部上。
於本發明之某些實施方式中，一對側壁間隔物可被形成於其包圍閘極堆疊之閘極堆疊的相對側上。側壁間隔物可被形成自一種材料，諸如氮化矽、氧化矽、碳化矽、摻雜碳之氮化矽、及氧氮化矽。用以形成側壁間隔物之程序為本技術中眾所周知的，且通常包括沈積及蝕刻製程步驟。於替代實施方式中，複數間隔物對可被使用，例如，兩對、三對、或四對側壁間隔物可被形成於閘極堆疊之相 對側上。
如本技術中眾所周知者，源極和汲極區被形成於鄰近各MOS電晶體之閘極堆疊的基底內。源極和汲極區通常係使用植入/擴散程序或者蝕刻/沈積程序來形成。於前者之程序中，諸如硼、鋁、銻、磷或砷等摻雜物可被離子植入基底以形成源極和汲極區。一種啟動摻雜物並致使其進一步擴散入基底之退火程序通常係接續於離子植入程序之後。於後者之程序中，基底可首先被蝕刻以形成凹陷於源極和汲極區之位置上。外延沈積程序可接著被執行而利用一種用來製造源極和汲極區之材料以填充該些凹陷。於某些實施方式中，源極和汲極區可使用諸如矽鍺或碳化矽等矽合金來製造。於某些實施方式中，外延地沈積的矽合金可被原處摻雜以諸如硼、砷、或磷等摻雜物。於進一步實施例中，源極和汲極區可使用一或更多替代的半導體材料(諸如鍺)或III-V族材料或合金而被形成。且於進一步實施例中，一或更多層金屬及/或金屬合金可被用以形成源極和汲極區。
一或更多層間電介質(ILD)被沈積於MOS電晶體之上。ILD層可使用已知其在積體電路結構中之可應用性的電介質材料而被形成，諸如低k電介質材料。可被使用之電介質材料的範例包括(但不限定於)氧化矽(SiO2)、碳摻雜的氧化物(CDO)、氮化矽、有機聚合物(諸如全氟環丁烷或聚四氟乙烯)、氟矽酸鹽玻璃(FSG)、及有機矽酸鹽(諸如半矽氧烷、矽氧烷、或有機矽酸鹽玻 璃)。ILD層可包括孔洞或空氣間隙以進一步減少其電介質常數。
圖39闡明其包括本發明之一或更多實施例的插入器3900。插入器3900為中間基底，用以橋接第一基底3902至第二基底3904。第一基底3902可為(例如)積體電路晶粒。第二基底3904可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，插入器3900之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，插入器3900可將積體電路晶粒耦合至球柵陣列(BGA)3906，其可後續地被耦合至第二基底3904。於某些實施例中，第一及第二基底3902/3904被安裝至插入器3900之相反側。於其他實施例中，第一及第二基底3902/3904被安裝至插入器3900之相同側。以及於進一步實施例中，三或更多基底係經由插入器3900而被互連。
插入器3900可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，插入器可被形成以替代的堅硬或彈性材料，其可包括用於半導體基底之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
插入器可包括金屬互連3908及通孔3910，包括(但不限定於)穿越矽通孔(TSV)3912。插入器3900可進一步包括嵌入式裝置3914，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電 感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於插入器3900上。
依據本發明之實施例，文中所揭露之設備或程序可被用於插入器3900之製造。
圖40闡明一計算裝置4000，依據本發明之一實施例。計算裝置4000可包括複數組件。於一實施例中，這些組件被安裝至一或更多主機板。於一替代實施例中，這些組件被製造於主機板之外的單一晶片上系統(SoC)晶粒上。計算裝置4000中之組件包括(但不限定於)積體電路晶粒4002及至少一通訊晶片4008。於某些實施方式中，通訊晶片4008被製造為積體電路晶粒4002之部分。積體電路晶粒4002可包括CPU 4004以及晶粒上記憶體4006(常被使用為快取記憶體)，其可由諸如嵌入式DRAM(eDRAM)或自旋力矩轉移記憶體(STTM或STTM-RAM)等技術所提供。
計算裝置4000可包括其他組件，其可被或可不被實體地及電氣地耦合至主機板或者被製造於SoC晶粒內。這些其他組件包括(但不限定於)揮發性記憶體4010(例如，DRAM)、非揮發性記憶體4012(例如，ROM或快閃記憶體)、圖形處理單元4014(GPU)、數位信號處理器4016、密碼處理器4042(一種執行硬體內之密碼演算法的特殊化處理器)、晶片組4020、天線4022、顯示或 觸控式螢幕顯示4024、觸控式螢幕控制器4026、電池4029或其他電源、功率放大器(未顯示)、全球定位系統(GPS)裝置4028、羅盤4030、動作共處理器或感應器4032(其可包括加速計、迴轉儀、及羅盤)、揚聲器4034、相機4036、使用者輸入裝置4038(諸如鍵盤、滑鼠、尖筆、及觸控板)、以及大量儲存裝置4040(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)，等等)。
通訊晶片4008致能無線通訊，以供資料之轉移至及自計算裝置4000。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片4008可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置4000可包括複數通訊晶片4008。例如，第一通訊晶片4008可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片4008可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置4000之處理器4004包括一或更多使用CEBL所製造的結構，依據本發明之實施例的實施方式。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片4008亦可包括一或更多使用CEBL所製造的結構，依據本發明之實施例的實施方式。
於進一步實施例中，計算裝置4000內所包括之另一組件可含有一或更多使用CEBL所製造的結構，依據本發明之實施例的實施方式。
於各種實施方式中，計算裝置4000可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置4000可為處理資料之任何其他電子裝置。
闡明本發明的實施方式之上述描述(包括摘要中所述者)不是想要詳盡或者限制本發明之實施例於所揭露的精確形式。雖然本發明之特定實施方式(及範例)被描述於文中以供說明性目的，但於本發明之範圍內的各個同等修改是可能的，如那些熟悉相關技藝人士所將理解者。
可根據上述詳細描述以對本發明做出這些修改。以下申請專利範圍中所使用之術語不應被解讀為限制本發明於 說明書及申請專利範圍中所揭露的特定實施方式。反之，本發明之範圍應完全由後附申請專利範圍所判定，該申請專利範圍應依據已建立的申請專利範圍解讀原理來解釋。
於一實施例中，用於電子束工具之消除器孔陣列(BAA)包括具有沿著第一方向之第一行開口及沿著該第一方向並交錯自該些第一行開口之第二行開口的第一陣列開口，該些第一陣列開口具有第一節距。該BAA亦包括具有沿著該第一方向之第三行開口及沿著該第一方向並交錯自該些第三行開口之第四行開口的第二陣列開口，該些第二陣列開口具有第二節距。該BAA亦包括具有沿著該第一方向之第五行開口及沿著該第一方向並交錯自該些第五行開口之第六行開口的第三陣列開口，該些第三陣列開口具有第三節距。該BAA之掃描方向係沿著第二方向、正交於該第一方向。該BAA之所有開口於該第二方向上與一單向柵格對準，該單向柵格具有該些第一、第二及第三節距之最小者的一半之節距。該些第一、第二、及第三節距為該柵格之該節距的整數倍。
於一實施例中，該些第一行開口為在該第一方向上對準之第一單行開口，該些第二行開口為在該第一方向上對準之第二單行開口，該些第三行開口為在該第一方向上對準之第三單行開口，該些第四行開口為在該第一方向上對準之第四單行開口，該些第五行開口為在該第一方向上對準之第五單行開口，以及該些第六行開口為在該第一方向上對準之第六單行開口。
於一實施例中，該柵格之該節距為10nm，該第一節距為20nm，該第二節距為30nm，而該第三節距為40nm。
於一實施例中，當沿著該第二方向而掃描時，該些第一行開口之該些開口不會與該些第二行開口之該些開口重疊，該些第三行開口之該些開口不會與該些第四行開口之該些開口重疊，以及該些第五行開口之該些開口不會與該些第六行開口之該些開口重疊。
於一實施例中，當沿著該第二方向而掃描時，該些第一行開口之該些開口與該些第二行開口之該些開口稍微地重疊，該些第三行開口之該些開口與該些第四行開口之該些開口稍微地重疊，以及該些第五行開口之該些開口與該些第六行開口之該些開口稍微地重疊。
於一實施例中，該些第一、第二、及第三陣列開口為形成於矽之薄片中的第一、第二、及第三陣列孔。
於一實施例中，該些第一、第二、及第三陣列孔之一或更多者具有金屬於其周圍。
於一實施例中，該些第一陣列孔為4096孔之陣列，該些第二陣列孔為2730孔之陣列，且其中該些第三陣列孔為2048孔之陣列。
於一實施例中，一種形成半導體結構之圖案的方法涉及形成平行線之圖案於基底之上，平行線之該圖案與一具有節距之單向柵格對準。該方法亦涉及對準該基底於電子束工具中以提供與該電子束工具之掃描方向平行的平行線 之該圖案，其中該電子束工具包括一具有消除器孔陣列(BAA)之行。該BAA包括具有沿著一正交於該掃描方向之陣列方向的第一行開口之第一陣列開口，該第一陣列進一步具有沿著該陣列方向並交錯自該些第一行開口之第二行開口，該些第一陣列開口具有第一節距。該BAA亦包括具有沿著該陣列方向之第三行開口及沿著該陣列方向並交錯自該些第三行開口之第四行開口的第二陣列開口，該些第二陣列開口具有第二節距。該BAA亦包括具有沿著該陣列方向之第五行開口及沿著該陣列方向並交錯自該些第五行開口之第六行開口的第三陣列開口，該些第三陣列開口具有第三節距。該BAA之所有開口係沿著具有該單向柵格之該掃描方向，該單向柵格之該節距為該些第一、第二及第三節距之最小者的一半。該些第一、第二、及第三節距為該單向柵格之該節距的整數倍。該方法亦涉及從該BAA之該第一陣列、該第二陣列或該第三陣列選擇一陣列。該方法亦涉及藉由沿著該掃描方向掃描該基底以形成截斷之圖案於平行線之該圖案之中或之上以提供平行線之該圖案的線斷裂。
於一實施例中，從該BAA之該第一陣列、該第二陣列或該第三陣列選擇一陣列涉及使用該電子束工具之該行的偏轉器。
於一實施例中，形成平行線之該圖案涉及使用節距減半或節距減為四分之一技術。
於一實施例中，形成截斷之該圖案涉及暴露光抗蝕劑 材料之層的區。
於一實施例中，電子束工具之行包括用以提供一束電子之電子源。該行亦包括沿著該束電子之該束的路徑之一與該電子源耦合的限制孔。該行亦包括沿著該束電子之該束的該路徑之與該限制孔耦合的高高寬比照明光學裝置。該行亦包括沿著該束電子之該束的該路徑之一與該高高寬比照明光學裝置耦合的成形孔。該行亦包括沿著該束電子之該束的該路徑之一與該成形孔耦合的消除器孔陣列(BAA)。該BAA包括具有沿著第一方向之第一行開口及沿著該第一方向並交錯自該些第一行開口之第二行開口的第一陣列開口，該些第一陣列開口具有第一節距。該BAA亦包括具有沿著該第一方向之第三行開口及沿著該第一方向並交錯自該些第三行開口之第四行開口的第二陣列開口，該些第二陣列開口具有第二節距。該BAA亦包括具有沿著該第一方向之第五行開口及沿著該第一方向並交錯自該些第五行開口之第六行開口的第三陣列開口，該些第三陣列開口具有第三節距。該行亦包括沿著該束電子之該束的該路徑之一與該BAA耦合的最終孔。該行亦包括用以接收該束電子之樣本台。該樣本台之掃描方向係沿著第二方向，正交於該BAA之該第一方向。該BAA之所有開口於該第二方向上與一單向柵格對準，該單向柵格具有該些第一、第二及第三節距之最小者的一半之節距，且其中該些第一、第二、及第三節距為該柵格之該節距的整數倍。
於一實施例中，該行進一步包括一用以從該些第一陣列開口、該些第二陣列開口及該些第三陣列開口之一者選擇的偏轉器。
於一實施例中，該柵格之該節距為10nm，該第一節距為20nm，該第二節距為30nm，而該第三節距為40nm。
於一實施例中，當該樣本台沿著該第二方向而被掃描時，該些第一行開口之該些開口不會與該些第二行開口之該些開口重疊，該些第三行開口之該些開口不會與該些第四行開口之該些開口重疊，以及該些第五行開口之該些開口不會與該些第六行開口之該些開口重疊。
於一實施例中，當該樣本台沿著該第二方向而被掃描時，該些第一行開口之該些開口與該些第二行開口之該些開口稍微地重疊，該些第三行開口之該些開口與該些第四行開口之該些開口稍微地重疊，以及該些第五行開口之該些開口與該些第六行開口之該些開口稍微地重疊。
於一實施例中，該BAA之該些第一、第二、及第三陣列開口為配置於矽之薄片中的第一、第二、及第三陣列孔。
於一實施例中，該些第一、第二、及第三陣列孔之該些孔的一或更多者具有金屬於其周圍。
於一實施例中，該金屬包括用以將該束電子之一部分傳遞或引導至一裝入該行中之法拉第杯或遮沒孔的一或更多電極。
於一實施例中，該些第一陣列孔為4096孔之陣列，其中該些第二陣列孔為2730孔之陣列，及其中該些第三陣列孔為2048孔之陣列。
於一實施例中，該成形孔為一維成形孔。
於一實施例中，該樣本台可旋轉90度以調適交替的正交層圖案化。

Claims (23)

  1. 一種用於電子束工具之消除器孔陣列(BAA)，該BAA包含：包含有沿著第一方向之第一行開口及沿著該第一方向並交錯自該些第一行開口之第二行開口的第一陣列開口，該些第一陣列開口具有第一節距；包含沿著該第一方向之第三行開口及沿著該第一方向並交錯自該些第三行開口之第四行開口的第二陣列開口，該些第二陣列開口具有第二節距；以及包含沿著該第一方向之第五行開口及沿著該第一方向並交錯自該些第五行開口之第六行開口的第三陣列開口，該些第三陣列開口具有第三節距，其中該BAA之掃描方向係沿著第二方向、正交於該第一方向，其中該BAA之所有開口於該第二方向上與一單向柵格對準，該單向柵格具有該些第一、第二及第三節距之最小者的一半之節距，及其中該些第一、第二、及第三節距為該柵格之該節距的整數倍。
  2. 如申請專利範圍第1項之消除器孔陣列，其中該些第一行開口為在該第一方向上對準之第一單行開口，該些第二行開口為在該第一方向上對準之第二單行開口，該些第三行開口為在該第一方向上對準之第三單行開口，該些第四行開口為在該第一方向上對準之第四單行開口，該些第五行開口為在該第一方向上對準之第五單行開口，以及該些第六行開口為在該第一方向上對準之第六單行開口。
  3. 如申請專利範圍第1項之消除器孔陣列，其中該柵格之該節距為10nm，該第一節距為20nm，該第二節距為30nm，而該第三節距為40nm。
  4. 如申請專利範圍第1項之消除器孔陣列，其中當沿著該第二方向而掃描時，該些第一行開口之該些開口不會與該些第二行開口之該些開口重疊，該些第三行開口之該些開口不會與該些第四行開口之該些開口重疊，以及該些第五行開口之該些開口不會與該些第六行開口之該些開口重疊。
  5. 如申請專利範圍第1項之消除器孔陣列，其中當沿著該第二方向而掃描時，該些第一行開口之該些開口與該些第二行開口之該些開口稍微地重疊，該些第三行開口之該些開口與該些第四行開口之該些開口稍微地重疊，以及該些第五行開口之該些開口與該些第六行開口之該些開口稍微地重疊。
  6. 如申請專利範圍第1項之消除器孔陣列，其中該些第一、第二、及第三陣列開口為形成於矽之薄片中的第一、第二、及第三陣列孔。
  7. 如申請專利範圍第6項之消除器孔陣列，其中該些第一、第二、及第三陣列孔之一或更多者具有金屬於其周圍。
  8. 如申請專利範圍第6項之消除器孔陣列，其中該些第一陣列孔為4096孔之陣列，其中該些第二陣列孔為2730孔之陣列，及其中該些第三陣列孔為2048孔之陣 列。
  9. 一種形成半導體結構之圖案的方法，該方法包含：形成平行線之圖案於基底之上，平行線之該圖案與一具有節距之單向柵格對準；對準該基底於電子束工具中以提供與該電子束工具之掃描方向平行的平行線之該圖案，其中該電子束工具包含一具有消除器孔陣列(BAA)之行，包含：包含沿著一正交於該掃描方向之陣列方向的第一行開口之第一陣列開口，該第一陣列進一步包含沿著該陣列方向並交錯自該些第一行開口之第二行開口，該些第一陣列開口具有第一節距；包含沿著該陣列方向之第三行開口及沿著該陣列方向並交錯自該些第三行開口之第四行開口的第二陣列開口，該些第二陣列開口具有第二節距；以及包含沿著該陣列方向之第五行開口及沿著該陣列方向並交錯自該些第五行開口之第六行開口的第三陣列開口，該些第三陣列開口具有第三節距，其中該BAA之所有該些開口係沿著具有該單向柵格之該掃描方向，及其中該單向柵格之該節距為該些第一、第二及第三節距之最小者的一半，以及其中該些第一、第二及第三節距為該單向柵格之該節距的整數倍；從該BAA之該第一陣列、該第二陣列或該第三陣列選擇一陣列；及藉由沿著該掃描方向掃描該基底以形成截斷之圖案於 平行線之該圖案之中或之上以提供平行線之該圖案的線斷裂。
  10. 如申請專利範圍第9項之方法，其中從該BAA之該第一陣列、該第二陣列或該第三陣列選擇一陣列包含使用該電子束工具之該行的偏轉器。
  11. 如申請專利範圍第9項之方法，其中形成平行線之該圖案包含使用節距減半或節距減為四分之一技術。
  12. 如申請專利範圍第9項之方法，其中形成截斷之該圖案包含暴露光抗蝕劑材料之層的區。
  13. 一種用於電子束工具之行，該行包含：用以提供一束電子之電子源；沿著該束電子之該束的路徑之與該電子源耦合的一限制孔；沿著該束電子之該束的該路徑之與該限制孔耦合的高高寬比照明光學裝置；沿著該束電子之該束的該路徑之與該高高寬比照明光學裝置耦合的一成形孔；沿著該束電子之該束的該路徑之與該成形孔耦合的一消除器孔陣列(BAA)，該BAA包含：包含有沿著第一方向之第一行開口及沿著該第一方向並交錯自該些第一行開口之第二行開口的第一陣列開口，該些第一陣列開口具有第一節距；包含沿著該第一方向之第三行開口及沿著該第一方向並交錯自該些第三行開口之第四行開口的第二陣列開 口，該些第二陣列開口具有第二節距；以及包含沿著該第一方向之第五行開口及沿著該第一方向並交錯自該些第五行開口之第六行開口的第三陣列開口，該些第三陣列開口具有第三節距；沿著該束電子之該束的該路徑之與該BAA耦合的一最終孔；及用以接收該束電子之樣本台，其中該樣本台之掃描方向係沿著第二方向，正交於該BAA之該第一方向，其中該BAA之所有開口於該第二方向上與一單向柵格對準，該單向柵格具有該些第一、第二及第三節距之最小者的一半之節距，且其中該些第一、第二、及第三節距為該柵格之該節距的整數倍。
  14. 如申請專利範圍第13項之用於電子束工具之行，進一步包含：一用以從該些第一陣列開口、該些第二陣列開口及該些第三陣列開口之一者選擇的偏轉器。
  15. 如申請專利範圍第13項之用於電子束工具之行，其中該柵格之該節距為10nm，該第一節距為20nm，該第二節距為30nm，而該第三節距為40nm。
  16. 如申請專利範圍第13項之用於電子束工具之行，其中當該樣本台沿著該第二方向而被掃描時，該些第一行開口之該些開口不會與該些第二行開口之該些開口重疊，該些第三行開口之該些開口不會與該些第四行開口之該些開口重疊，以及該些第五行開口之該些開口不會與該些第 六行開口之該些開口重疊。
  17. 如申請專利範圍第13項之用於電子束工具之行，其中當該樣本台沿著該第二方向而被掃描時，該些第一行開口之該些開口與該些第二行開口之該些開口稍微地重疊，該些第三行開口之該些開口與該些第四行開口之該些開口稍微地重疊，以及該些第五行開口之該些開口與該些第六行開口之該些開口稍微地重疊。
  18. 如申請專利範圍第13項之用於電子束工具之行，其中BAA之該些第一、第二、及第三陣列開口為配置於矽之薄片中的第一、第二、及第三陣列孔。
  19. 如申請專利範圍第18項之用於電子束工具之行，其中該些第一、第二、及第三陣列孔之一或更多者具有金屬於其周圍。
  20. 如申請專利範圍第19項之用於電子束工具之行，其中該金屬包含用以將該束電子之一部分傳遞或引導至一該行中容納之法拉第杯或遮沒孔的一或更多電極。
  21. 如申請專利範圍第18項之用於電子束工具之行，其中該些第一陣列孔為4096孔之陣列，其中該些第二陣列孔為2730孔之陣列，及其中該些第三陣列孔為2048孔之陣列。
  22. 如申請專利範圍第13項之用於電子束工具之行，其中該成形孔為一維成形孔。
  23. 如申請專利範圍第13項之用於電子束工具之行，其中該樣本台可旋轉90度以調適交替的正交層圖案化。
TW104114299A 2014-06-13 2015-05-05 電子束非全域截斷器 TWI575567B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462012215P 2014-06-13 2014-06-13
PCT/US2014/071668 WO2015191106A1 (en) 2014-06-13 2014-12-19 Ebeam non-universal cutter

Publications (2)

Publication Number Publication Date
TW201611091A TW201611091A (zh) 2016-03-16
TWI575567B true TWI575567B (zh) 2017-03-21

Family

ID=54834049

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104114299A TWI575567B (zh) 2014-06-13 2015-05-05 電子束非全域截斷器

Country Status (7)

Country Link
US (1) US9952511B2 (zh)
EP (1) EP3155649A4 (zh)
JP (1) JP6526718B2 (zh)
KR (1) KR102373197B1 (zh)
CN (1) CN106463349B (zh)
TW (1) TWI575567B (zh)
WO (1) WO2015191106A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106716597B (zh) * 2014-08-19 2021-02-23 英特尔公司 用于电子束(ebeam)直接写入系统的圆角化校正
CN106537556B (zh) * 2014-08-19 2021-09-07 英特尔公司 利用电子束通用切具的交叉扫描接近度校正
US10312091B1 (en) * 2015-10-13 2019-06-04 Multibeam Corporation Secure permanent integrated circuit personalization
CN110337715B (zh) * 2016-12-23 2023-08-25 英特尔公司 高级光刻和自组装装置
US10304728B2 (en) 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
WO2019066827A1 (en) * 2017-09-27 2019-04-04 Intel Corporation CHARACTERISTICS AND APPROACHES TO GRID ASSISTANCE FOR ELECTRON BEAM DIRECT WRITE LITHOGRAPHY (EBDW)
US10790205B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Overlay structure and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430304A (en) * 1992-03-17 1995-07-04 Fujitsu Limited Blanking aperture array type charged particle beam exposure
US6465796B1 (en) * 1998-07-10 2002-10-15 Advantest Corporation Charge-particle beam lithography system of blanking aperture array type
US20050242302A1 (en) * 2004-04-30 2005-11-03 Ims Nanofabrication Gmbh Advanced pattern definition for particle-beam processing
US20130078577A1 (en) * 2011-09-28 2013-03-28 Canon Kabushiki Kaisha Charged particle beam drawing apparatus, drawing data generation method, drawing data generation program storage medium, and article manufacturing method
JP2013093567A (ja) * 2011-10-03 2013-05-16 Param Co Ltd 電子ビーム描画方法および描画装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6142128A (ja) * 1984-08-06 1986-02-28 Nippon Telegr & Teleph Corp <Ntt> 荷電ビ−ム露光装置
GB2413694A (en) * 2004-04-30 2005-11-02 Ims Nanofabrication Gmbh Particle-beam exposure apparatus
JP5988537B2 (ja) * 2010-06-10 2016-09-07 株式会社ニコン 荷電粒子線露光装置及びデバイス製造方法
JP5744564B2 (ja) 2011-02-25 2015-07-08 キヤノン株式会社 描画装置、描画方法、および、物品の製造方法
US8878143B2 (en) * 2011-10-03 2014-11-04 Param Corporation Electron beam lithography device and lithographic method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430304A (en) * 1992-03-17 1995-07-04 Fujitsu Limited Blanking aperture array type charged particle beam exposure
US6465796B1 (en) * 1998-07-10 2002-10-15 Advantest Corporation Charge-particle beam lithography system of blanking aperture array type
US20050242302A1 (en) * 2004-04-30 2005-11-03 Ims Nanofabrication Gmbh Advanced pattern definition for particle-beam processing
US20130078577A1 (en) * 2011-09-28 2013-03-28 Canon Kabushiki Kaisha Charged particle beam drawing apparatus, drawing data generation method, drawing data generation program storage medium, and article manufacturing method
JP2013093567A (ja) * 2011-10-03 2013-05-16 Param Co Ltd 電子ビーム描画方法および描画装置

Also Published As

Publication number Publication date
CN106463349B (zh) 2019-12-20
US9952511B2 (en) 2018-04-24
US20170069461A1 (en) 2017-03-09
JP2017522716A (ja) 2017-08-10
EP3155649A4 (en) 2018-02-21
KR102373197B1 (ko) 2022-03-11
CN106463349A (zh) 2017-02-22
TW201611091A (zh) 2016-03-16
JP6526718B2 (ja) 2019-06-05
KR20170017882A (ko) 2017-02-15
WO2015191106A1 (en) 2015-12-17
EP3155649A1 (en) 2017-04-19

Similar Documents

Publication Publication Date Title
TWI663631B (zh) 利用電子束通用切割器的橫切掃描近似校正
TWI598923B (zh) 用於電子束工具的行和消除器孔徑陣列及形成半導體結構之圖案的方法
TWI575567B (zh) 電子束非全域截斷器
TWI597761B (zh) 用於電子束工具之行和遮蔽器孔徑陣列及形成用於半導體結構的圖形之方法
TWI567575B (zh) 使用互補式電子束微影術的單向金屬層佈局
TWI600044B (zh) 用於電子束工具的行和消除器孔徑陣列及形成半導體結構之圖案的方法
TWI603375B (zh) 電子束裝置和使用電子束裝置的即時對準方法
TWI567509B (zh) 用於電子束通量的資料壓縮
TWI664657B (zh) 用於電子束（ｅｂｅａｍ）直寫系統之圓角校正