TWI555168B - 同軸多芯矽穿孔晶片結構及其製造方法 - Google Patents

Description

同軸多芯矽穿孔晶片結構及其製造方法

本發明係有關於半導體晶片之縱向互連通道(vertical interconnect access,VIA)，特別係有關於一種同軸多芯矽穿孔晶片結構及其製造方法。

矽穿孔(Through Silicon Via,TSV)係為貫穿晶圓或晶片之縱向互連通道。矽穿孔廣泛應用在立體(3D)晶片對晶片堆疊，相較於傳統打線連接之晶片堆疊與封裝立體堆疊(Package-On-Package,POP)可縮短訊號傳輸距離，以達到高速互連傳輸。然而，當晶片尺寸縮小或是傳輸腳位增加時，矽穿孔的數量亦需要增加，晶片碎裂(die crack)的問題便容易產生。

美國公開專利US 2011/0095435 A1號教示一種同軸型態之矽穿孔晶片結構。如第1及2圖所示，習知矽穿孔晶片結構200係包含一半導體基板210、一貫穿該半導體基板210之貫穿孔220。該半導體基板210之上下表面係各形成有一表面絕緣層231與一晶背絕緣層261，一介電襯裡232係形成於該表面絕緣層231上以及該貫穿孔220之內孔壁，該貫穿孔220之中心係為一半導體軸心柱221，藉以形成一環形孔洞，以利於該貫穿孔220內複數個同軸空心管241、242、243之電鍍形成，該些同軸空 心管241、242、243之間係介設有一孔絕緣層233。最後，在該半導體基板210之表面上形成BSG絕緣層與蝕刻該半導體基板210，以構成同軸型態之矽穿孔。然而，習知矽穿孔晶片結構200未具體揭示該些同軸空心管241、242、243之連接方式，該些同軸空心管241、242、243之間的間隙過小時，同平面的連接容易引起漏電流之問題，並且該半導體軸心柱221亦佔據了該貫穿孔220之有效電鍍空間。

為了解決上述之問題，本發明之主要目的係在於提供一種同軸多芯矽穿孔晶片結構及其製造方法，使得多訊號可共用同一矽穿孔且無漏電流(leakage)之風險，藉以減少矽穿孔的設置數量，進而降低因矽穿孔數量增加所造成之晶片碎裂(die crack)。

本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種同軸多芯矽穿孔晶片結構，其係包含一半導體基板、一貫穿該半導體基板之貫穿孔、一第一表面絕緣層、一第一表面導電層、一第二表面絕緣層、一第二表面導電層、一第一晶背絕緣層、一第一晶背導電層、一第二晶背絕緣層、以及一第二晶背導電層。該半導體基板係具有一主動面與一背面。該第一表面絕緣層係形成於該半導體基板之主動面上以及該貫穿孔內。該第一表面導電層係形成於該主動面上以及該貫穿孔內，並且該第一表面導電層係包含一在該貫穿孔內之同軸空心管，在該主動面上之該第一表面導電層係圖案化為一連接該同軸空心管之第一線路圖案。該第二表面絕緣層係形成於該第一表面絕緣層上以及該貫穿孔內，該第二表面絕緣層係覆蓋該第一線路圖案，該貫穿孔內係具有一不被 該第二表面絕緣層填滿之軸心孔。該第二表面導電層係形成於該第二表面絕緣層上以及該貫穿孔之該軸心孔內，以使該第二表面導電層包含一在該軸心孔內並且與該同軸空心管為電性絕緣之軸心柱，在該第二表面絕緣層上之該第二表面導電層係圖案化為一對準連接在該軸心柱上之上接墊以及一連接該上接墊之第二線路圖案。該第一晶背絕緣層係形成於該背面上，該同軸空心管之端面與該軸心柱之端面係顯露在該背面。該第一晶背導電層係形成於該第一晶背絕緣層上，並且該第一晶背導電層係包含一第三線路圖案，其係連接該同軸空心管之端面。該第二晶背絕緣層係形成於該第一晶背絕緣層上，該第二晶背絕緣層係覆蓋該第三線路圖案，而不覆蓋該軸心柱之端面。該第二晶背導電層係形成於該第二晶背絕緣層上，該第二晶背導電層係圖案化為一對準連接在該軸心柱下之下接墊，其中該同軸空心管係完全被該第二表面絕緣層與該第二晶背絕緣層包覆，並且該同軸空心管之長度係小於該軸心柱之長度，以使該上接墊與該下接墊為電性絕緣於該同軸空心管及其連接之該第一線路圖案與該第三線路圖案。本發明另揭示上述晶片結構之製造方法。

本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。

在前述之晶片結構之一較佳實施例中，該第一表面導電層係可更包含一在該主動面上之獨立線路圖案，該獨立線路圖案係電性絕緣於該第一線路圖案與該同軸空心管，該第二線路圖案係電性導接至該獨立線路圖案，故該第二線路圖案係可電絕緣地越過該第一線路圖案，以電性連接至該半導體基板。

在前述之晶片結構之一較佳實施例中，可另包 含至少一第一外接端子與至少一第二外接端子，該第一外接端子係接合於該下接墊，該第二晶背導電層係另包含一接合至該第三線路圖案之重配置墊，該第二外接端子係接合於該重配置墊，藉以使通過同一矽穿孔之兩訊號由不同的外接端子作個別的縱向導通。

在前述之晶片結構之一較佳實施例中，該下接墊與該重配置墊係可為凸塊化，該第一外接端子與該第二外接端子係為銲料。

在前述之晶片結構之一較佳實施例中，該第一晶背導電層係可更包含一增長塊，其係接合至該軸心柱之端面，用以增加該軸心柱之長度。

在前述之晶片結構之一較佳實施例中，該上接墊係可為複數個配置，且具有不同之形狀，以作為辨識用接合墊。

100‧‧‧同軸多芯矽穿孔晶片結構

110‧‧‧半導體基板

111‧‧‧主動面

112‧‧‧背面

112A‧‧‧未薄化前背面

113‧‧‧第一銲墊

114‧‧‧第二銲墊

120‧‧‧貫穿孔

120A‧‧‧孔穴

121‧‧‧軸心孔

131‧‧‧第一表面絕緣層

132‧‧‧第二表面絕緣層

140‧‧‧第一表面導電層

141‧‧‧同軸空心管

142‧‧‧第一線路圖案

143‧‧‧獨立線路圖案

150‧‧‧第二表面導電層

151‧‧‧軸心柱

152‧‧‧第二線路圖案

153‧‧‧上接墊

161‧‧‧第一晶背絕緣層

162‧‧‧第二晶背絕緣層

170‧‧‧第一晶背導電層

171‧‧‧第三線路圖案

172‧‧‧增長塊

180‧‧‧第二晶背導電層

181‧‧‧下接墊

182‧‧‧重配置墊

191‧‧‧第一外接端子

192‧‧‧第二外接端子

200‧‧‧矽穿孔晶片結構

210‧‧‧半導體基板

220‧‧‧貫穿孔

221‧‧‧半導體軸心柱

231‧‧‧表面絕緣層

232‧‧‧介電襯裡

233‧‧‧孔絕緣層

241‧‧‧同軸空心管

242‧‧‧同軸空心管

243‧‧‧同軸空心管

261‧‧‧晶背絕緣層

第1圖：習知矽穿孔晶片結構之局部截面示意圖。

第2A與2B圖：習知矽穿孔晶片結構之局部上視示意圖。

第3圖：依據本發明之一具體實施例，一種同軸多芯矽穿孔晶片結構之局部截面示意圖。

第4圖：依據本發明之一具體實施例，繪示該矽穿孔結構之局部上視示意圖。

第5A至5Q圖：依據本發明之一具體實施例，繪示該矽穿孔結構在製造過程中之局部截面示意圖。

以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與 本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。

依據本發明之一具體實施例，一種同軸多芯矽穿孔晶片結構舉例說明於第3圖之局部截面示意圖、第4圖之局部上視示意圖以及第5A至5Q圖繪示其在製程各步驟中之主要元件局部截面示意圖。該同軸多芯矽穿孔晶片結構100係包含一半導體基板110、一貫穿孔120、一第一表面絕緣層131、一第一表面導電層140、一第二表面絕緣層132、一第二表面導電層150、一第一晶背絕緣層161、一第一晶背導電層170、一第二晶背絕緣層162、以及一第二晶背導電層180。

該半導體基板110係具有一主動面111與一背面112。該半導體基板110之基材係為半導體材質，例如矽(Si)，該主動面111設置有積體電路元件以及適當的互連導線(conducting interconnect)，並且一第一銲墊113與一第二銲墊114係可設置於該主動面111，以供積體電路之訊號傳輸。該貫穿孔120係貫穿該半導體基板110。該貫穿孔120之數量並非限制於一個，其總數應依據晶片之腳位除以某一倍數(2或更大)得到的除值，再作適當的數量增減。該貫穿孔120係應不對準於該第一銲墊113與該第二銲墊114。

該第一表面絕緣層131係形成於該半導體基板110之主動面111上以及該貫穿孔120內，用以隔離該第一表面導電層140與該半導體基板110。該第一表面導電層140係形成於該主動面111上以及該貫穿孔120內，並且該 第一表面導電層140係包含一在該貫穿孔120內之同軸空心管141，在該主動面111上之該第一表面導電層140係圖案化為一連接該同軸空心管141之第一線路圖案142，其係可電性連接至該半導體基板110之該第一銲墊113。較佳地，該第一表面導電層140係可更包含一在該主動面111上之獨立線路圖案143，該獨立線路圖案143係電性絕緣於該第一線路圖案142與該同軸空心管141。

該第二表面絕緣層132係形成於該第一表面絕緣層131上以及該貫穿孔120內，該第二表面絕緣層132係覆蓋該第一線路圖案142，用以隔離該第一表面導電層140與該第二表面導電層150。該貫穿孔120內係具有一不被該第二表面絕緣層132填滿之軸心孔121。該第二表面導電層150係形成於該第二表面絕緣層132上以及該貫穿孔120之該軸心孔121內，以使該第二表面導電層150包含一在該軸心孔121內並且與該同軸空心管141為電性絕緣之軸心柱151。在該第二表面絕緣層132上之該第二表面導電層150係圖案化為一對準連接在該軸心柱151上之上接墊153以及一連接該上接墊153之第二線路圖案152。通常該上接墊153係可為複數個配置，且具有不同之形狀，例如圓形墊與方形墊之組合(如第4圖所示)，以作為辨識用接合墊。較佳地，該第二線路圖案152係可電性導接至該獨立線路圖案143，故該第二線路圖案152係可電絕緣地越過該第一線路圖案142，以電性連接至該半導體基板110之該第二銲墊114。

該第一晶背絕緣層161係形成於該背面112上，用以隔離該第一晶背導電層170與該半導體基板110。該同軸空心管141之端面與該軸心柱151之端面係顯露在該背面112。該第一晶背導電層170係形成於該第一晶背 絕緣層161上，並且該第一晶背導電層170係包含一第三線路圖案171，其係連接該同軸空心管141之端面。

該第二晶背絕緣層162係形成於該第一晶背絕緣層161上，用以隔離該第二晶背導電層180與該第一晶背導電層170。該第二晶背絕緣層162係覆蓋該第三線路圖案171，而不覆蓋該軸心柱151之端面。該第二晶背導電層180係形成於該第二晶背絕緣層162上，該第二晶背導電層180係圖案化為一對準連接在該軸心柱151下之下接墊181。

其中該同軸空心管141係完全被該第二表面絕緣層132與該第二晶背絕緣層162包覆，並且該同軸空心管141之長度係小於該軸心柱151之長度，以使該上接墊153與該下接墊181為電性絕緣於該同軸空心管141及其連接之該第一線路圖案142與該第三線路圖案171。此外，該第一晶背導電層170係可更包含一增長塊172，其係接合至該軸心柱151之端面，用以增加該軸心柱151之長度。

更具體地，該同軸多芯矽穿孔晶片結構100係可另包含至少一第一外接端子191與至少一第二外接端子192，該第一外接端子191係接合於該下接墊181，而該第二晶背導電層180係另包含一接合至該第三線路圖案171之重配置墊182，該第二外接端子192係接合於該重配置墊182，藉以使通過同一矽穿孔之兩訊號由不同的外接端子作個別的縱向導通。較佳地，該下接墊181與該重配置墊182係可為凸塊化，例如銅柱凸塊，該第一外接端子191與該第二外接端子192係為銲料，例如無鉛銲料，用以接合至鄰近晶片結構之上接墊153。

在該同軸多芯矽穿孔晶片結構100之製程中之各步驟係可參閱第5A至5Q圖。首先，如第5A圖所示， 提供一在晶圓型態之半導體基板110，係具有一主動面111與一背面，其係為第5A圖中之未薄化前背面112A。該主動面111係為積體電路之形成表面並可設置有至少一第一銲墊113。之後，如第5B圖所示，由該主動面111形成一孔穴120A，該孔穴120A之深度係小於該半導體基板110之未薄化厚度以及大於該半導體基板110之薄化後厚度。該孔穴120A之形成方法係可為微影成像與蝕刻方法，特別是反應性離子蝕刻(RIE)。該孔穴120A之形狀係可為圓形、矩形或三角形。之後，如第5C圖所示，形成一第一表面絕緣層131於該主動面111上以及該孔穴120A內。該第一表面絕緣層131係可為四乙氧基矽烷(TEOS)或HARP絕緣層，可利用次大氣壓化學氣相沉積(Sub-Atmospheric CVD,SACVD)製程低溫形成或者是熱氧化(thermal oxidation)製程高溫形成。

之後，如第5D圖所示，形成一第一表面導電層140於該主動面111上以及該孔穴120A內，並且該第一表面導電層140係包含一在該孔穴120A內之同軸空心管141。該第一表面導電層140係可為濺鍍形成之鈦(Ti)、電鍍形成之銅(Cu)、或是低壓化學氣相沉積(Low-pressure CVD,LPCVD)製程形成之多晶矽(poly-Si)。接著，如第5E圖所示，以微影成像與圖案化蝕刻技術，使在該主動面111上之該第一表面導電層140係圖案化為一連接該同軸空心管141之第一線路圖案142。此外，該第一表面導電層140係更包含一在該主動面111上之獨立線路圖案143，該獨立線路圖案143係電性絕緣於該第一線路圖案142與該同軸空心管141。

之後，如第5F圖所示，形成一第二表面絕緣層132於該第一表面絕緣層131上以及該孔穴120A內，該 第二表面絕緣層132係覆蓋該第一線路圖案142，該孔穴120A內係具有一不被該第二表面絕緣層132填滿之軸心孔121。該第二表面絕緣層132係可為化學氣相沉積(CVD)製程形成之二氧化矽(SiO₂)、或者是次大氣壓化學氣相沉積(Sub-Atmospheric CVD,SACVD)製程形成之四乙氧基矽烷(TEOS)或HARP絕緣層。之後，如第5G圖所示，形成該第二表面絕緣層132之開孔，例如雷射切割或是圖案化乾蝕刻，以顯露該獨立線路圖案143之接點。

之後，如第5H圖所示，形成一第二表面導電層150於該第二表面絕緣層132上以及該孔穴120A之該軸心孔121內，以使該第二表面導電層150包含一在該軸心孔121內並且與該同軸空心管141為電性絕緣之軸心柱151。該第二表面導電層150之形成方法係可與上述該第一表面導電層140之形成方法為相同。之後，如第5I圖所示，以微影成像與圖案化蝕刻技術，使在該第二表面絕緣層132上之該第二表面導電層150係圖案化為一對準連接在該軸心柱151上之上接墊153以及一連接該上接墊153之第二線路圖案152。較佳地，該第二線路圖案152係透過該第二表面絕緣層132之開孔而電性導接至該獨立線路圖案143。

之後，如第5J圖所示，由該背面112薄化該半導體基板110，以致使該孔穴120A形成為一貫穿該半導體基板110之貫穿孔120。上述由該背面112薄化該半導體基板110之步驟除了晶背研磨之外係可更包含化學蝕刻，而使該軸心柱151與該同軸空心管141突出於該薄化背面112。之後，如第5K圖所示，形成一第一晶背絕緣層161於該薄化背面112上。

之後，如第5L圖所示，顯露該同軸空心管141 之端面與該軸心柱151之端面在該薄化背面112。而上述顯露該同軸空心管141之端面與該軸心柱151之端面在該薄化背面112之步驟係包含晶圓背面之化學機械拋光。之後，如第5M圖所示，形成一第一晶背導電層170於該第一晶背絕緣層161上。並且，如第5N圖所示，可利用微影成像與圖案化蝕刻之技術，使得該第一晶背導電層170係包含一第三線路圖案171，其係連接該同軸空心管141之端面。該第一晶背導電層170係可另包含一增長塊172，其係接合至該軸心柱151之端面，用以增加該軸心柱151之長度。該增長塊172係不連接至該第三線路圖案171。

之後，如第5O圖所示，形成一第二晶背絕緣層162於該第一晶背絕緣層161上，該第二晶背絕緣層162係覆蓋該第三線路圖案171。之後，如第5P圖所示，圖案化蝕刻該第二晶背絕緣層162，以顯露該第三線路圖案171之接墊以及該軸心柱151下方之直接或間接端面，以使該第二晶背絕緣層162不覆蓋該軸心柱151之端面。

之後，如第5Q圖所示，形成一第二晶背導電層180於該第二晶背絕緣層162上，該第二晶背導電層180係圖案化為一對準連接在該軸心柱151下之下接墊181，其中該同軸空心管141係完全被該第二表面絕緣層132與該第二晶背絕緣層162包覆，並且該同軸空心管141之長度係小於該軸心柱151之長度，以使該上接墊153與該下接墊181為電性絕緣於該同軸空心管141及其連接之該第一線路圖案142與該第三線路圖案171。此外，可設置至少一第一外接端子191與至少一第二外接端子192，該第一外接端子191係接合於該下接墊181，該第二晶背導電層180係另包含一接合至該第三線路圖案171之重配置墊182，該第二外接端子192係接合於該重配置墊182。

因此，利用本發明提供之一種同軸多芯矽穿孔晶片結構及其製造方法，多訊號可共用同一矽穿孔且無漏電流(leakage)之風險，藉以減少矽穿孔的設置數量，進而降低因過多矽穿孔造成之晶片碎裂(die crack)。

以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。

100‧‧‧同軸多芯矽穿孔晶片結構

110‧‧‧半導體基板

111‧‧‧主動面

112‧‧‧背面

113‧‧‧第一銲墊

114‧‧‧第二銲墊

120‧‧‧貫穿孔

121‧‧‧軸心孔

131‧‧‧第一表面絕緣層

132‧‧‧第二表面絕緣層

140‧‧‧第一表面導電層

141‧‧‧同軸空心管

142‧‧‧第一線路圖案

143‧‧‧獨立線路圖案

150‧‧‧第二表面導電層

151‧‧‧軸心柱

152‧‧‧第二線路圖案

153‧‧‧上接墊

161‧‧‧第一晶背絕緣層

162‧‧‧第二晶背絕緣層

170‧‧‧第一晶背導電層

171‧‧‧第三線路圖案

172‧‧‧增長塊

180‧‧‧第二晶背導電層

181‧‧‧下接墊

182‧‧‧重配置墊

191‧‧‧第一外接端子

192‧‧‧第二外接端子

Claims (10)

1. 一種同軸多芯矽穿孔晶片結構，包含：一半導體基板，係具有一主動面與一背面；一貫穿孔，係貫穿該半導體基板；一第一表面絕緣層，係形成於該主動面上以及該貫穿孔內；一第一表面導電層，係形成於該主動面上以及該貫穿孔內，並且該第一表面導電層係包含一在該貫穿孔內之同軸空心管，在該主動面上之該第一表面導電層係圖案化為一連接該同軸空心管之第一線路圖案；一第二表面絕緣層，係形成於該第一表面絕緣層上以及該貫穿孔內，該第二表面絕緣層係覆蓋該第一線路圖案，該貫穿孔內係具有一不被該第二表面絕緣層填滿之軸心孔；一第二表面導電層，係形成於該第二表面絕緣層上以及該貫穿孔之該軸心孔內，以使該第二表面導電層包含一在該軸心孔內並且與該同軸空心管為電性絕緣之軸心柱，在該第二表面絕緣層上之該第二表面導電層係圖案化為一對準連接在該軸心柱上之上接墊以及一連接該上接墊之第二線路圖案；一第一晶背絕緣層，係形成於該背面上，該同軸空心管之端面與該軸心柱之端面係顯露在該背面；一第一晶背導電層，係形成於該第一晶背絕緣層上，並且該第一晶背導電層係包含一第三線路圖案，其係連接該同軸空心管之端面；一第二晶背絕緣層，係形成於該第一晶背絕緣層上，該第二晶背絕緣層係覆蓋該第三線路圖案，而不覆 蓋該軸心柱之端面；以及一第二晶背導電層，係形成於該第二晶背絕緣層上，該第二晶背導電層係圖案化為一對準連接在該軸心柱下之下接墊，其中該同軸空心管係完全被該第二表面絕緣層與該第二晶背絕緣層包覆，並且該同軸空心管之長度係小於該軸心柱之長度，以使該上接墊與該下接墊為電性絕緣於該同軸空心管及其連接之該第一線路圖案與該第三線路圖案。
2. 依據申請專利範圍第1項所述之同軸多芯矽穿孔晶片結構，其中該第一表面導電層係更包含一在該主動面上之獨立線路圖案，該獨立線路圖案係電性絕緣於該第一線路圖案與該同軸空心管，該第二線路圖案係電性導接至該獨立線路圖案。
3. 依據申請專利範圍第1項所述之同軸多芯矽穿孔晶片結構，另包含至少一第一外接端子與至少一第二外接端子，該第一外接端子係接合於該下接墊，該第二晶背導電層係另包含一接合至該第三線路圖案之重配置墊，該第二外接端子係接合於該重配置墊。
4. 依據申請專利範圍第3項所述之同軸多芯矽穿孔晶片結構，其中該下接墊與該重配置墊係為凸塊化，該第一外接端子與該第二外接端子係為銲料。
5. 依據申請專利範圍第1項所述之同軸多芯矽穿孔晶片結構，其中該第一晶背導電層係另包含一增長塊，其係接合至該軸心柱之端面，用以增加該軸心柱之長度。
6. 依據申請專利範圍第1項所述之同軸多芯矽穿孔晶片結構，其中該上接墊係為複數個配置，且具有不同之形狀，以作為辨識用接合墊。
7. 一種同軸多芯矽穿孔晶片結構之製造方法，包含步驟 為：提供一半導體基板，係具有一主動面與一背面；由該主動面形成一孔穴；形成一第一表面絕緣層於該主動面上以及該孔穴內；形成一第一表面導電層於該主動面上以及該孔穴內，並且該第一表面導電層係包含一在該孔穴內之同軸空心管，在該主動面上之該第一表面導電層係圖案化為一連接該同軸空心管之第一線路圖案；形成一第二表面絕緣層於該第一表面絕緣層上以及該孔穴內，該第二表面絕緣層係覆蓋該第一線路圖案，該孔穴內係具有一不被該第二表面絕緣層填滿之軸心孔；形成一第二表面導電層於該第二表面絕緣層上以及該孔穴之該軸心孔內，以使該第二表面導電層包含一在該軸心孔內並且與該同軸空心管為電性絕緣之軸心柱，在該第二表面絕緣層上之該第二表面導電層係圖案化為一對準連接在該軸心柱上之上接墊以及一連接該上接墊之第二線路圖案；由該背面薄化該半導體基板，以致使該孔穴形成為一貫穿該半導體基板之貫穿孔；形成一第一晶背絕緣層於該薄化背面上；顯露該同軸空心管之端面與該軸心柱之端面在該薄化背面；形成一第一晶背導電層於該第一晶背絕緣層上，並且該第一晶背導電層係包含一第三線路圖案，其係連接該同軸空心管之端面；形成一第二晶背絕緣層於該第一晶背絕緣層上，該第二晶背絕緣層係覆蓋該第三線路圖案，而不覆蓋該 軸心柱之端面；以及形成一第二晶背導電層於該第二晶背絕緣層上，該第二晶背導電層係圖案化為一對準連接在該軸心柱下之下接墊，其中該同軸空心管係完全被該第二表面絕緣層與該第二晶背絕緣層包覆，並且該同軸空心管之長度係小於該軸心柱之長度，以使該上接墊與該下接墊為電性絕緣於該同軸空心管及其連接之該第一線路圖案與該第三線路圖案。
8. 依據申請專利範圍第7項所述之同軸多芯矽穿孔晶片結構之製造方法，其中該第一表面導電層係更包含一在該主動面上之獨立線路圖案，該獨立線路圖案係電性絕緣於該第一線路圖案與該同軸空心管，該第二線路圖案係電性導接至該獨立線路圖案。
9. 依據申請專利範圍第7項所述之同軸多芯矽穿孔晶片結構之製造方法，另包含：設置至少一第一外接端子與至少一第二外接端子，該第一外接端子係接合於該下接墊，該第二晶背導電層係另包含一接合至該第三線路圖案之重配置墊，該第二外接端子係接合於該重配置墊。
10. 依據申請專利範圍第7項所述之同軸多芯矽穿孔晶片結構之製造方法，其中上述由該背面薄化該半導體基板之步驟係包含化學蝕刻，而使該軸心柱與該同軸空心管突出於該薄化背面；而上述顯露該同軸空心管之端面與該軸心柱之端面在該薄化背面之步驟係包含化學機械拋光。