TWI537823B - 用以提供向量族群計數功能之方法、設備、指令及邏輯組件 - Google Patents

用以提供向量族群計數功能之方法、設備、指令及邏輯組件 Download PDF

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TWI537823B
TWI537823B TW103125535A TW103125535A TWI537823B TW I537823 B TWI537823 B TW I537823B TW 103125535 A TW103125535 A TW 103125535A TW 103125535 A TW103125535 A TW 103125535A TW I537823 B TWI537823 B TW I537823B
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    • G06F9/30105—Register structure
    • G06F9/30112—Register structure comprising data of variable length

Description

用以提供向量族群計數功能之方法、設備、指令及邏輯組件 發明領域
本揭示案係關於處理邏輯組件、微處理器及相關聯指令集架構的領域，該相關聯指令集架構在由處理器或其他處理邏輯組件執行時執行邏輯運算、數學運算或其他功能運算。特別地，本揭示案係關於用以提供族群計數功能之指令及邏輯組件。
發明背景
人類基因表示大量資訊，且儲存此類大量資訊通常涉及將四個鹼基核苷酸，亦即胸腺嘧啶、胞嘧啶、腺嘌呤及鳥嘌呤(T、C、A、G)表示為位元對。在人類基因中存在約30億個鹼基對，且每鹼基兩個位元(四個選擇)，人類基因具有約60億個位元或約750MB資訊(儲存每一染色體之一複本)。通常，使用兩個位元表示鹼基對之每一鹼基核苷酸可為更常見的實踐，從而需要約1.4GB資訊。用於儲存序列之一格式被稱為「packedDna」。緊縮為每鹼基兩個位元的DNA或去氧核糖核酸表示被為二進位2位元值：T=00，C=01，A=10，G=11。第一鹼基在位元組之最高有 效的2個位元中；最後鹼基在最低有效的2個位元中。例如，序列TCAG以二進位表示為00011011(十六進位0x1B)。類似壓縮方案亦使用於一些其他資料庫、資料挖掘應用及搜尋應用中。
基因排比中常見的運算為對核苷酸在串內之出現進行計數，以便匹配或部分匹配鹼基對串。在緊縮資料格式(諸如packedDna)的情況下，技術可涉及查找表之使用，連同移位及遮蔽運算，及/或按位元族群計數連同邏輯運算，以便對串內的不同核苷酸出現進行計數。
現代處理器通常包括用以提供運算密集的運算但提供高階資料平行性之指令，該高階資料平行性可經由使用各種資料儲存裝置進行的有效實行來利用，該等各種資料儲存裝置諸如例如單指令多資料(SIMD)向量暫存器。在SIMD執行中，單個指令對並行地或同時對多個資料元件進行操作。此通常藉由擴充諸如暫存器及算術邏輯單元(ALU)之各種資源之寬度來實行，從而允許該等資源分別保存多個資料元件或對多個資料元件進行操作。
中央處理單元(CPU)可提供此類平行硬體以支援向量之SIMD處理。向量為保存許多連續資料元件的資料結構。大小為L之向量暫存器可含有大小為M之N個向量元件，其中N=L/M。例如，64位元組向量暫存器可分割為(a)64個向量元件，其中每一元件保存佔據1個位元組的資料項，(b)32個向量元件，以保存各自佔據2個位元組(或一個「字」)的資料項，(c)16個向量元件，以保存各自佔據4個位元組(或 一個「雙字」)的資料項，或(d)8個向量元件，以保存各自佔據8個位元組(或一個「四倍字」)的資料項。另一方面，一些應用程式可儲存緊縮次位元組資料元件且對該等緊縮次位元組資料元件進行操作，其中大小為k個位元之暫存器或暫存器之部分可含有大小為m之n個向量元件，其中n=k/m。例如，64位元暫存器或寄存器之部分可分割為(e)64個緊縮元件，其中每一元件保存佔據1個位元的資料項，(f)32個緊縮元件，以保存各自佔據2個位元的資料項，或(g)16個緊縮元件，以保存各自佔據4個位元(或一「尼(nibble)」)的資料項。32位元暫存器或暫存器之部分可分割為(h)32個緊縮元件，其中每一元件保存佔據1個位元的資料項，(i)16個緊縮元件，以保存各自佔據2個位元的資料項或(j)8個緊縮元件，以保存各自佔據4個位元的資料項。
許多應用程式具有大量資料層平行性，且可能能夠受益於SIMD支援。然而，一些應用在諸如對資料重訂格式之運算上花費大量的時間來利用SIMD平行性。一些應用(例如，諸如基因定序及排比、資料庫、資料挖掘及搜尋應用)可具有小於8位元之資料元件。為維持SIMD效率，此等次位元組元件可需要在被平行處理之前經解壓以各自佔據一位元組。因此，此類應用可看到來自SIMD、運算之稍微有限的效能利益。
至今，尚未充分地探索用於此類效能問題及有關處理困難之潛在解決方案。
依據本發明之一實施例，係特地提出一種處理器，其包含：一儲存器，其用以儲存一第一來源向量部分，該第一來源向量部分包含第一多個緊縮資料欄位，其中該來源向量之該第一部分中的該等第一多個緊縮資料欄位用以儲存包含四個或多於四個位元的第二多個位元；一目的暫存器部分，其對應於該第一來源向量部分，該目的暫存器部分用以儲存一對應的一或多個預定二進位值在該來源向量之該對應的部分中之出現的一或多個計數；一解碼級段，其用以解碼指定一向量族群計數運算及一緊縮資料欄位大小的一第一指令；以及一或多個執行單元，其回應於該解碼後第一指令而進行以下操作：讀取該來源向量之該第一部分中的該等緊縮資料欄位中每一個之該等第二多個位元；對於該來源向量之該第一部分中的該等第一多個資料欄位，對等於該一或多個預定二進位值的二進位值之該等出現進行計數，且將該等所計數出現儲存於對應於該第一來源向量部分的該目的暫存器之該部分中，作為對應於該一或多個預定二進位值的該一或多個計數。
100‧‧‧系統/取樣系統/電腦系統
102‧‧‧處理器/通用處理器
104‧‧‧1階(L1)內部快取記憶體
106、145、164‧‧‧暫存器檔案
108、142、162、462‧‧‧執行單元
109、143‧‧‧緊縮指令集
110‧‧‧處理器匯流排
112‧‧‧圖形控制器/圖形卡
114‧‧‧加速圖形埠(AGP)互連體
116‧‧‧系統邏輯晶片/MCH
118‧‧‧高頻寬記憶體路徑/記憶體介面
120、640、732、734、1140‧‧‧記憶體
122‧‧‧系統I/O/專屬集線器介面匯流排
124‧‧‧資料儲存器/資料儲存裝置
126‧‧‧無線收發機
128‧‧‧韌體集線器(快閃BIOS)
130‧‧‧I/O控制器集線器(ICH)/ICH
134‧‧‧網路控制器
140‧‧‧資料處理系統/電腦系統
141‧‧‧匯流排
144、165、165B‧‧‧解碼器
146‧‧‧同步動態隨機存取記憶體(SDRAM)控制
147‧‧‧靜態隨機存取記憶體(SRAM)控制
148‧‧‧叢發快閃記憶體介面
149‧‧‧個人電腦記憶卡國際協會(PCMCIA)/緊密快閃(CF)卡控制
150‧‧‧液晶顯示器(LCD)控制
151‧‧‧直接記憶體存取(DMA)控制器
152‧‧‧匯流排主控介面
153‧‧‧I/O匯流排
154‧‧‧I/O橋接器
155‧‧‧通用異步接收器/發射器(UART)
156‧‧‧通用串列匯流排(USB)
157‧‧‧藍牙無線UART
159、170‧‧‧處理核心
158‧‧‧I/O擴充介面
160‧‧‧資料處理系統
161‧‧‧SIMD共處理器
163‧‧‧指令集
166‧‧‧主處理器
167‧‧‧快取記憶體
168‧‧‧輸入/輸出系統
169‧‧‧無線介面
171‧‧‧處理器匯流排
200、870、880，1000、1215、1314、1316‧‧‧處理器
201‧‧‧循序前端/前端
202‧‧‧快速排程器/uop排程器/排程器
203‧‧‧亂序執行引擎
204‧‧‧緩慢/一般浮點排程器/uop排程器/排程器
206‧‧‧簡單浮點排程器/uop排程器/排程器
208‧‧‧暫存器檔案/整數暫存器檔案
210‧‧‧暫存器檔案/浮點暫存器檔案
211‧‧‧執行區塊
212‧‧‧執行單元/位址產生單元/AGU
214‧‧‧執行單元/AGU
216‧‧‧執行單元/快速ALU/高速ALU執行單元/整數ALU/ALU
218‧‧‧執行單元/快速ALU/高速ALU執行單元/整數ALU/ALU
220‧‧‧執行單元/緩慢ALU/整數ALU/ALU
222‧‧‧執行單元/浮點ALU/浮點執行區塊/浮點單元
224‧‧‧執行單元/浮點移動單元/浮點執行區塊/浮點單元
226‧‧‧指令預擷取器
228‧‧‧指令解碼器/解碼器
230‧‧‧追蹤快取記憶體
232‧‧‧微碼ROM
234‧‧‧uop隊列
310‧‧‧緊縮位元組/緊縮位元組格式
320‧‧‧緊縮字/緊縮字格式
330‧‧‧緊縮雙字/緊縮雙字格式
341‧‧‧緊縮一半
342‧‧‧緊縮單
343‧‧‧緊縮雙
344‧‧‧無符號緊縮位元組表示
345‧‧‧帶正負號緊縮位元組表示
346‧‧‧無符號緊縮字表示/無符號緊縮字暫存器內表示
347‧‧‧帶正負號緊縮字表示
348‧‧‧無符號緊縮雙字表示/無符號緊縮雙字暫存器內表示
349‧‧‧帶正負號緊縮雙字表示
360、370‧‧‧運算編碼(運算碼)格式/運算碼格式/格式
361、362、371、372‧‧‧欄位
363、373‧‧‧MOD欄位
364、365‧‧‧來源運算元識別符/識別符/運算元識別符
366‧‧‧目的運算元識別符
374、375‧‧‧來源運算元識別符/運算元識別符/識別符
376‧‧‧目的運算元識別符
378‧‧‧欄位/前綴位元組
380‧‧‧運算編碼(運算碼)格式
381‧‧‧條件欄位
382、389‧‧‧CDP運算碼欄位
383、384、387、388、392‧‧‧欄位
385、390‧‧‧來源運算元識別符
386‧‧‧目的運算元識別符
391、396‧‧‧選擇性VEX前綴位元組/欄位/EVEX前綴位元組
393‧‧‧選擇性比例變址基址(SIB)識別符
394‧‧‧選擇性位移識別符
395‧‧‧選擇性立即位元組
397‧‧‧運算编码(運算碼)格式
400‧‧‧處理管線/管線
402‧‧‧擷取級段
404‧‧‧長度解碼級段
406‧‧‧解碼級段/解碼
408‧‧‧分配級段
410‧‧‧重新命名級段
412‧‧‧排程級段
414‧‧‧暫存器讀取/記憶體讀取級段
416‧‧‧執行級段
418‧‧‧回寫/記憶體寫入級段
422‧‧‧異常處置級段
424‧‧‧確認級段
430‧‧‧前端單元
432‧‧‧分支預測單元
434‧‧‧指令快取記憶體單元
436‧‧‧指令轉譯後備緩衝器(TLB)
438‧‧‧指令擷取單元/指令擷取
440‧‧‧解碼單元
450‧‧‧執行引擎單元
452‧‧‧重新命名/分配器單元
454‧‧‧引退單元
456‧‧‧排程器單元
458‧‧‧實體暫存器檔案單元
460‧‧‧執行聚集
464‧‧‧記憶體存取單元
470‧‧‧記憶體單元
472‧‧‧資料TLB單元
474‧‧‧資料快取記憶體單元
476‧‧‧2階(L2)快取記憶體單元
490‧‧‧處理器核心/核心
500‧‧‧多心處理器/處理器
502A、502N‧‧‧核心
506‧‧‧共享快取記憶體單元
508‧‧‧整合型圖形邏輯組件
510‧‧‧系統代理單元/系統代理
512‧‧‧環式互連單元
514‧‧‧整合型記憶體控制器單元
516‧‧‧匯流排控制器單元
600‧‧‧系統
610、615‧‧‧處理器/實體資源
620‧‧‧圖形記憶體控制器集線器/GMCH
645‧‧‧顯示器
650‧‧‧輸入/輸出(I/O)控制器集線器/ICH
660‧‧‧外部圖形裝置
670‧‧‧周邊裝置
695‧‧‧前端匯流排
700‧‧‧第二系統/多處理器系統
714‧‧‧I/O裝置
716‧‧‧第一匯流排
718‧‧‧匯流排橋接器
720‧‧‧第二匯流排
722‧‧‧鍵盤及/或滑鼠
724‧‧‧音訊I/O
727‧‧‧通訊裝置
728‧‧‧儲存單元
730‧‧‧指令/碼及資料
738‧‧‧高效能圖形電路
739‧‧‧高效能圖形介面
750‧‧‧點對點互連體/點對點(P-P)介面
752、754‧‧‧P-P介面
770‧‧‧第一處理器/處理器
772、782‧‧‧整合型記憶體控制器單元/IMC
776‧‧‧點對點介面/P-P介面/點對點介面電路
778‧‧‧點對點介面/P-P介面/P-P介面電路
780‧‧‧第二處理器/處理器
786‧‧‧P-P介面/點對點介面電路
788‧‧‧P-P介面/P-P介面電路
790‧‧‧晶片組
794、798‧‧‧點對點介面電路
796‧‧‧介面
800‧‧‧第三系統
814‧‧‧I/O裝置
815‧‧‧舊式I/O裝置
832、834‧‧‧記憶體
872、882‧‧‧I/O控制邏輯組件/CL
890‧‧‧晶片組
900‧‧‧SoC
902‧‧‧互連單元
910‧‧‧應用處理器
920‧‧‧媒體處理器
924‧‧‧影像處理器
926‧‧‧音訊處理器
928‧‧‧視訊處理器
930‧‧‧靜態隨機存取記憶體(SRAM)單元
932‧‧‧直接記憶體存取(DMA)單元
940‧‧‧顯示單元
1005‧‧‧CPU
1010‧‧‧GPU
1015‧‧‧影像處理器
1020‧‧‧視訊處理器
1025‧‧‧USB控制器
1030‧‧‧UART控制器
1035‧‧‧SPI/SDIO控制器
1040‧‧‧顯示裝置
1045‧‧‧高畫質多媒體介面(HDMI)控制器
1050‧‧‧MIPI控制器
1055‧‧‧快閃記憶體控制器
1060‧‧‧雙資料速率(DDR)控制器
1065‧‧‧安全引擎
1070‧‧‧I2S/I2C介面
1110‧‧‧硬體或軟體模型
1120‧‧‧模擬軟體
1130‧‧‧儲存器
1150‧‧‧有線連接
1160‧‧‧無線連接
1205‧‧‧程式
1210‧‧‧仿真邏輯組件
1302‧‧‧高階語言
1304‧‧‧x86編譯器
1306‧‧‧x86二進位碼
1308‧‧‧替代性指令集編譯器
1310‧‧‧替代性指令集二進位碼
1312‧‧‧指令轉換器
1401‧‧‧雙螺旋
1402‧‧‧糖磷酸骨架
1403‧‧‧核苷酸
1404‧‧‧電腦應用軟體
1410、1420‧‧‧鹼基對
1412‧‧‧鳥嘌呤核苷酸
1414‧‧‧胞嘧啶核苷酸
1422‧‧‧胸腺嘧啶核苷酸
1424‧‧‧腺嘌呤核苷酸
1442、1444‧‧‧字符串
1452、1454‧‧‧序列
1509、1510‧‧‧混洗處理區塊
1512、1514‧‧‧來源
1515、1522、1525、1530、1541、1543‧‧‧向量
1517、1518‧‧‧移位處理區塊
1528‧‧‧混洗處理
1542、1544‧‧‧與(AND)處理區塊
1601~1605‧‧‧設備
1612、1614、1618‧‧‧來源向量
1620~1623、1640、1641、1648、1668、1678、1680~1687、1710~1714、1718~1738、1740~1744、1748、1658、1790、1799、1810~1814、1818~1824、1828~1834、1838~1844、1848~1854、1858、1890、1899‧‧‧處理區塊
1501、1502、1701、1702、1704、1708、1801、1802、1804、1808‧‧‧過程
1630~1637、1653、1663、1673‧‧‧POP
1642‧‧‧預定固定值/預定值/值/處理區塊
1643‧‧‧處理區塊/POP
1644‧‧‧預定固定值/預定值/值
1650、1652、1654‧‧‧目的地
在伴隨圖式之諸圖中以實例而非限制之方式例示出本發明。
圖1A為執行用以提供SIMD向量族群計數功能之指令的系統之一實施例的方塊圖。
圖1B為執行用以提供SIMD向量族群計數功能之指令的系統之另一實施例的方塊圖。
圖1C為執行用以提供SIMD向量族群計數功能之指令的系統之另一實施例的方塊圖。
圖2為執行用以提供SIMD向量族群計數功能之指令的處理器之一實施例的方塊圖。
圖3A例示出根據一實施例的緊縮資料類型。
圖3B例示出根據一實施例的緊縮資料類型。
圖3C例示出根據一實施例的緊縮資料類型。
圖3D例示出根據一實施例的用以提供SIMD向量族群計數功能之指令編碼。
圖3E例示出根據另一實施例的用以提供SIMD向量族群計數功能之指令編碼。
圖3F例示出根據另一實施例的用以提供SIMD向量族群計數功能之指令編碼。
圖3G例示出根據另一實施例的用以提供SIMD向量族群計數功能之指令編碼。
圖3H例示出根據另一實施例的用以提供SIMD向量族群計數功能之指令編碼。
圖4A例示出用以執行提供SIMD向量族群計數功能之指令的處理器微型架構之一實施例之元件。
圖4B例示出用以執行提供SIMD向量族群計數功能之指令的處理器微型架構之另一實施例之元件。
圖5為用以執行提供SIMD向量族群計數功能之指令的處理器之一實施例的方塊圖。
圖6為用以執行提供SIMD向量族群計數功能之 指令的電腦系統之一實施例的方塊圖。
圖7為用以執行提供SIMD向量族群計數功能之指令的電腦系統之另一實施例的方塊圖。
圖8為用以執行提供SIMD向量族群計數功能之指令的電腦系統之另一實施例的方塊圖。
圖9為用以執行提供SIMD向量族群計數功能之指令的單晶片系統之一實施例的方塊圖。
圖10為用以執行提供SIMD向量族群計數功能之指令的處理器之一實施例的方塊圖。
圖11為提供SIMD向量族群計數功能之IP核心開發系統之一實施例的方塊圖。
圖12例示出提供SIMD向量族群計數功能之架構仿真系統的一實施例。
圖13例示出用以轉譯提供SIMD向量族群計數功能之指令的系統之一實施例。
圖14例示出用於基因定序及排比處理之實例之一實施例的圖表，該基因定序及排比處理可使用用以提供SIMD向量族群計數功能之指令。
圖15A例示出用於在準備使用用以提供SIMD向量族群計數功能之指令中的向量次位元組解壓之實例之一實施例的流程圖。
圖15B例示出用於在準備使用用以提供SIMD向量族群計數功能之指令中的向量次位元組解壓之實例之一替代性實施例的流程圖。
圖16A例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之一實施例。
圖16B例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之一替代性實施例。
圖16C例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之另一替代性實施例。
圖16D例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之另一替代性實施例。
圖16E例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之另一替代性實施例。
圖17A例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之一實施例的流程圖。
圖17B例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之一替代性實施例的流程圖。
圖17C例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之另一替代性實施例的流程圖。
圖17D例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之另一替代性實施例的流程圖。
圖18A例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之一實施例的流程圖。
圖18B例示出用於執行用以提供SIMD向量族群 計數功能之指令的示例性過程之一替代性實施例的流程圖。
圖18C例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之另一替代性實施例的流程圖。
圖18D例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之另一替代性實施例的流程圖。
較佳實施例之詳細說明
以下描述揭示用以提供處理器、電腦系統或其他處理設備內或與上述各者相關聯的SIMD向量族群計數功能之指令及處理邏輯組件。一些實施例包括處理器，該等處理器具有用以儲存包含多個緊縮資料欄位之來源向量部分的暫存器或其他儲存媒體，其中來源向量之部分中的該等多個緊縮資料欄位中每一個用以儲存至少四個位元之資料，且該等處理器具有用以儲存對應的一或多個預定二進位值在來源向量之對應部分中之出現的一或多個計數的目的暫存器部分，該目的暫存器部分對應於來源向量部分。處理器解碼級段解碼指定向量族群計數運算及緊縮資料欄位大小之指令。一或多個處理器執行單元回應於解碼後指令而讀取來源向量之部分中的緊縮資料欄位中每一個之位元。對於來源向量之該部分中的該等多個資料欄位，產生等於一或多個預定二進位值中每一個的二進位值之出現的 計數，且將所計數出現儲存於對應於來源向量部分的目的暫存器之部分中，作為用於對應的一或多個預定二進位值中每一個之一或多個計數。
一些實施例在向量暫存器或記憶體向量之n個資料欄位之一部分中的每一資料欄位中儲存至少四個位元之資料。在處理器中，執行用於向量族群計數之SIMD指令，使得對於向量暫存器或記憶體向量中的n個資料欄位之該部分，對等於第一一或多個預定二進位值中每一個的二進位值之出現進行計數，且將所計數出現儲存於對應於該向量暫存器或記憶體向量中的該等n個資料欄位之該部分的目的暫存器之一部分中，作為對應於該第一一或多個預定二進位值的第一一或多個計數。
將瞭解到，SIMD族群計數指令可用於基因定序及排比處理。類似壓縮方案亦更通常地使用於其他資料庫、資料挖掘應用及搜尋應用中，使得此等應用亦可使用SIMD族群計數指令。
基因排比中常見的運算為對核苷酸在串內之出現進行計數，以便匹配或部分匹配鹼基對串。在緊縮資料格式(諸如packedDna)的情況下，可另外涉及查找表之使用，連同移位運算及遮蔽運算，及/或按位元族群計數連同邏輯運算，以便對串內的不同核苷酸出現進行計數的技術可相反地使用SIMD族群計數指令。藉由使用SIMD族群計數指令，可消除先前對串內的不同核苷酸出現進行計數所需要的運算中之許多。因此，可顯著地改良諸如基因定序 及排比處理之應用之效能，且更一般而言用於諸如資料挖掘之資料庫應用及搜尋應用之效能。
在以下描述中，闡述了諸如處理邏輯組件、處理器類型、微型架構條件、事件、賦能機構等之許多特定細節，以便提供對本發明之實施例的更徹底理解。然而，熟悉此項技術者將瞭解的是，可在無此類特定細節的情況下實踐本發明。另外，一些熟知的結構、電路等並未詳細地展示以避免不必要地使本發明之實施例模糊。
儘管以下實施例參考處理器予以描述，但是其他實施例適用於其他類型之積體電路及邏輯裝置。本發明之實施例的類似技術及教示可應用於可受益於較高管線通量及改良的效能之其他類型之電路或半導體裝置。本發明之實施例的教示適用於執行資料調處之任何處理器或機器。然而，本發明不限於執行512位元、256位元、128位元、64位元、32位元或16位元資料運算之處理器或機器，且可應用於執行資料之調處或管理之任何處理器及機器。另外，以下描述提供實例，且伴隨圖式展示出各種實例以用於圖解之目的。然而，不應以限制性意義來理解此等實例，因為該等實例僅意欲提供本發明之實施例的實例而非提供本發明之實施例的所有可能實行方案之詳盡清單。
儘管以下實例描述在執行單元及邏輯電路之上下文中的指令處置及分佈，但是本發明之其他實施例可藉由儲存在機器可讀的有形媒體上之資料及/或指令實現，該等資料及/或指令在由機器執行時使機器執行與本發明之 至少一實施例一致的功能。在一實施例中，與本發明之實施例相關聯的功能體現於機器可執行指令中。指令可用來使以指令程式設計的通用處理器或專用處理器執行本發明之步驟。本發明之實施例可提供為電腦程式產品或軟體，該電腦程式產品或軟體可包括上面儲存有指令的機器可讀媒體或電腦可讀媒體，該等指令可用來程式設計電腦(或其他電子裝置)以執行根據本發明之實施例的一或多個運算。或者，可藉由含有用於執行步驟之固定功能邏輯組件的特殊硬體部件，或藉由程式設計的電腦部件及固定功能硬體部件之任何組合來執行本發明之實施例的步驟。
用來程式設計用以執行本發明之實施例的邏輯組件的指令可儲存在系統中之記憶體內，該記憶體諸如DRAM、快取記憶體、快閃記憶體或其他儲存器。此外，可經由網路或藉由其他電腦可讀媒體分佈指令。因此，機器可讀媒體可包括用於以可由機器(例如，電腦)讀取的形式儲存或傳輸資訊之任何機構，但是不限於軟碟片、光碟、光碟片唯讀記憶體(CD-ROM)及磁光碟片、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電氣可抹除可規劃唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體，或在網際網路上經由電信號、光信號、聲信號或其他形式之傳播信號(例如，載波、紅外信號、數位信號等)進行的資訊傳輸中使用的有形的機器可讀儲存器。因此，電腦可讀媒體包括適合於以可由機器(例如，電腦)讀取的形式儲存或傳輸電子指令或資訊的任何類 型之有形的機器可讀媒體。
設計可經歷各種級段，自創造至模擬至製造。表示設計的資料可以許多方式來表示設計。首先，如用於模擬中的，硬體可使用硬體描述語言或另一功能描述語言來表示。另外，可在設計過程之一些級段處產生具有邏輯閘及/或電晶體閘之電路層模型。此外，大多數設計在一些級段處達到表示各種裝置在硬體模型中之實體置放的資料層。在使用習知半導體製造技術的情況下，表示硬體模型之資料可為指定用來產生積體電路之遮罩的不同遮罩層上之各種特徵之存在或不存在的資料。在設計之任何表示中，資料可以機器可讀媒體之任何形式儲存。諸如碟片之記憶體或磁儲存器或光儲存器可為用以儲存資訊的機器可讀媒體，該資訊係經由經調變或以其他方式產生來傳輸此類資訊之光波或電波傳輸。當傳輸指示或攜帶碼或設計的電載波時，在執行電信號之複製、緩衝或重新傳輸的程度上，製作新複本。因此，通訊提供者或網路提供者可將實施本發明之實施例之技術的製品(諸如編碼成載波之資訊)至少暫時地儲存在有形的機器可讀媒體上。
在現代處理器中，許多不同的執行單元用來處理且執行各種碼及指令。並非所有指令經創造為相同的，因為一些完成得較快，而其他的可花費許多時鐘週期來完成。指令之通量愈快，處理器之整體效能愈好。因此，使盡可能多的指令盡可能快地執行將為有利的。然而，存在具有較大複雜性且在執行時間及處理器資源方面需要得更 多的某些指令。例如，存在浮點指令、載入/儲存運算、資料移動等。
因為更多的電腦系統使用於網際網路、本文及多媒體應用中，所以隨著時間推移已引入額外的處理器支援。在一實施例中，指令集可與一或多個電腦架構相關聯，該一或多個電腦架構包括資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及異常處置，以及外部輸入及輸出(I/O)。
在一實施例中，指令集架構(ISA)可由一或多個微型架構來實行，該一或多個微型架構包括用來實行一或多個指令集之處理器邏輯組件及電路。因此，具有不同微型架構之處理器可共享共用指令集之至少一部分。例如，Intel® Pentium 4處理器、Intel® CoreTM處理器及來自Advanced Micro Devices公司(Sunnyvale CA)的處理器實行x86指令集(以及一些擴展，較新版本已新增該等擴展)之幾乎相同的版本，但具有不同內部設計。類似地，由諸如ARM Holdings公司、MIPS或上述兩者之被授權人或接受者的其他處理器開發公司設計的處理器可共享共用指令集之至少一部分，但可包括不同處理器設計。例如，ISA之相同暫存器架構可使用新技術或熟知技術以不同方式實行於不同微型架構中，其中包括專用實體暫存器、使用暫存器重新命名機構(例如，暫存器別名表(RAT)、重新排序緩衝器(ROB)及引退(retirement)暫存器檔案之使用)的一或多個動態分配的實體暫存器。在一實施例中，暫存器可包括一或多個暫 存器、暫存器架構、暫存器檔案或其他暫存器集合，該等其他暫存器集合可能可由軟體程式設計師尋址或可能不可由該軟體程式設計師尋址。
在一實施例中，指令可包括一或多個指令格式。在一實施例中，指令格式可指示各種欄位(位元之數目、位元之位置等)以尤其指定將要執行的運算及運算元，將要對該運算元執行該運算。一些指令格式可由指令模板(或子格式)之進一步分解定義。例如，給定指令格式之指令模板可經定義成具有指令格式的欄位之不同子集且/或定義成具有不同地解譯的給定欄位。在一實施例中，指令係使用指令格式(且，若經定義，則以該指令格式之指令模板中之一給定指令模板)來表達，且指定或指示運算及運算元，該運算將對該等運算元進行操作。
科學、金融、自向量化一般目的、RMS(識別、挖掘及合成)，以及視覺及多媒體應用(例如，2D/3D圖形、影像處理、視訊壓縮/解壓縮、語音識別演算法及音訊調處)可需要相同運算對大量資料項執行。在一實施例中，單指令多資料(SIMD)代表使處理器對多個資料元件執行運算的指令類型。SIMD技術可用於可將暫存器中之位元劃分為許多固定大小或可變大小的資料元件的處理器中，該等資料元件中每一個表示單獨的值。例如，在一實施例中，64位元暫存器中之位元可經組織為含有四個單獨的16位元資料元件之來源運算元，該四個單獨的16位元資料元件中每一個表示單獨的16位元值。此類型之資料可被稱為「緊縮」 資料類型或「向量」資料類型，且此資料類型之運算元被稱為緊縮資料運算元或向量運算元。在一實施例中，緊縮資料項或向量可為儲存在單個暫存器內之緊縮資料元件之序列，且緊縮資料運算元或向量運算元可為SIMD指令(或「緊縮資料指令」或「向量指令」)之來源運算元或目的運算元。在一實施例中，SIMD指令指定單個向量運算將要對兩個來源向量運算元執行，以產生相同大小或不同大小之目的向量運算元(亦被認為結果向量運算元)，該目的向量運算元具有相同或不同數目的資料元件，且以相同資料元件順序或不同資料元件順序。
SIMD技術已賦能於應用效能之顯著改良，該SIMD技術諸如由具有包括x86、MMXTM、串流SIMD擴展(SSE)、SSE2、SSE3、SSE4.1及SSE4.2指令之指令集的Intel® CoreTM處理器、ARM處理器(諸如具有包括向量浮點(VFP)及/或NEON指令之指令集的ARM Cortex®族處理器)及MIPS處理器(諸如由中國科學院計算技術研究所(ICT)開發的Loongson族處理器)使用之SIMD技術(CoreTM及MMXTM為Intel公司(Santa Clara,Calif.)的註冊商標或商標)。
在一實施例中，目的暫存器及來源暫存器/資料為用以表示對應的資料或運算之來源或目的地之通用術語。在一些實施例中，該等目的暫存器及來源暫存器/資料可由暫存器、記憶體或其他儲存區來實行，該等其他儲存區具有不同於所描繪的該等名稱或功能之名稱或功能。例如，在一實施例中，「DEST1」可為暫時儲存暫存器或其他 儲存區，而「SRC1」及「SRC2」可為第一來源儲存暫存器及第二來源儲存暫存器，等等。在其他實施例中，SRC及DEST儲存區中之兩個或兩個以上可對應於相同儲存區(例如，SIMD暫存器)內之不同資料儲存元件。在一實施例中，來源暫存器之一可藉由例如將對第一來源資料及第二來源資料執行的運算之結果寫回充當目的暫存器的兩個來源暫存器之一亦充當目的暫存器。
圖1A為使用處理器形成之示範性電腦系統的方塊圖，該處理器包括用以執行根據本發明之一實施例的指令之執行單元。系統100包括諸如處理器102之部件，以使用包括根據本發明之邏輯組件的執行單元來執行諸如本文所述之實施例中的程序資料之演算法。系統100表示基於可得自Intel公司(Santa Clara,California)的PENTIUM® III、PENTIUM® 4、XeonTM、Itanium®、XScaleTM及/或StrongARMTM微處理器之處理系統，然而可亦使用其他系統(包括具有其他微處理器、工程工作站、機上盒(set-top box)等之PC)。在一實施例中，取樣系統100可執行可得自Microsoft公司(Redmond,Washington)的WINDOWSTM作業系統之一版本，然而可亦使用其他作業系統(例如UNIX及Linux)、嵌入式軟體及/或圖形使用者介面。因此，本發明之實施例不限於硬體電路及軟體之任何特定組合。
實施例不限於電腦系統。本發明之替代性實施例可使用於諸如手持裝置及嵌入式應用之其他裝置中。手持裝置之一些實例包括行動電話、網際網路協定裝置、數位 相機、個人數位助理(PDA)及手持PC。嵌入式應用可包括微控制器、數位信號處理器(DSP)、單晶片系統、網路電路(NetPC)、機上盒、網路集線器(network hub)、廣域網路(WAN)交換器(switch)或可執行根據至少一實施例之一或多個指令的任何其他系統。
圖1A為使用處理器102形成之電腦系統100的方塊圖，該處理器包括用以執行演算法以執行根據本發明之一實施例的至少一指令之一或多個執行單元108。一實施例可描述於單處理器桌面或伺服器系統之上下文中，但替代性實施例可包括於多處理器系統中。系統100為「集線器」系統架構之一實例。電腦系統100包括用以處理資料信號之處理器102。處理器102可為複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令字(VLIW)微處理器、實行指令集之組合的處理器，或任何其他處理器裝置，諸如例如數位信號處理器。處理器102耦接至處理器匯流排110，該處理器匯流排可在處理器102與系統100中之其他部件之間傳輸信號。系統100之元件執行熟習此項技術者熟知的該等元件之習知功能。
在一實施例中，處理器102包括1階(L1)內部快取記憶體104。取決於架構，處理器102可具有單個內部快取記憶體或多階內部快取記憶體。或者，在另一實施例中，快取記憶體可存在於處理器102外部。其他實施例可取決於特定實行方案及需求而亦包括內部快取記憶體及外部快取記憶體兩者之組合。暫存器檔案106可將不同類型之資料儲 存於各種暫存器中，該等各種暫存器包括整數暫存器、浮點暫存器、狀態暫存器及指令指標暫存器。
包括用以執行整數運算及浮點運算之邏輯組件的執行單元108亦存在於處理器102中。處理器102亦包括微碼(ucode)ROM，該微碼ROM儲存用於某些巨集指令之微碼。對於一實施例，執行單元108包括用以處置緊縮指令集109之邏輯組件。藉由在通用處理器102之指令集中包括緊縮指令集109，連同執行該等指令之關聯電路，由許多多媒體應用使用之操作可使用通用處理器102中之緊縮資料而被執行。因此，許多多媒體應用可藉由使用處理器之資料匯流排之全寬度來對緊縮資料執行運算而更有效地加速且執行。此舉可消除如下的需要：對越過處理器之資料匯流排傳送資料之較小單元以每次一個資料元件執行一或多次運算。
執行單元108之替代性實施例可亦使用於微控制器、嵌入式處理器、圖形裝置、DSP及其他類型之邏輯電路中。系統100包括記憶體120。記憶體120可為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置或其他記憶體裝置。記憶體120可儲存由資料信號表示的指令及/或資料，該等資料信號可由處理器102執行。
系統邏輯晶片116耦接至處理器匯流排110及記憶體120。例示出的實施例中之系統邏輯晶片116為記憶體控制器集線器(MCH)。處理器102可經由處理器匯流排110 傳達至MCH 116。MCH 116提供通向記憶體120之高頻寬記憶體路徑118，以用於指令及資料儲存且用於圖形命令、資料及紋理之儲存。MCH 116用以在處理器102、記憶體120與系統100中之其他部件之間導引資料信號，且用以在處理器匯流排110、記憶體120與系統I/O 122之間橋接資料信號。在一些實施例中，系統邏輯晶片116可提供用於耦接至圖形控制器112的圖形埠。MCH 116經由記憶體介面118耦接至記憶體120。圖形卡112經由加速圖形埠(AGP)互連體114耦接至MCH 116。
系統100使用專屬集線器介面匯流排122來將MCH 116耦接至I/O控制器集線器(ICH)130。ICH 130經由區域I/O匯流排提供至一些I/O裝置的直接連接。區域I/O匯流排為用於將周邊設備連接至記憶體120、晶片組及處理器102之高速I/O匯流排。一些實例為音訊控制器、韌體集線器(快閃BIOS)128、無線收發機126、資料儲存器124、含有使用者輸入及鍵盤介面之舊式I/O控制器、諸如通用串列匯流排(USB)之串列擴充埠，及網路控制器134。資料儲存裝置124可包含硬碟片驅動機、軟碟片驅動機、CD-ROM裝置、快閃記憶體裝置或其他大量儲存裝置。
對於系統之另一實施例，根據一實施例之指令可與單晶片系統一起使用。單晶片系統之一實施例由處理器及記憶體組成。用於一個此類系統之記憶體為快閃記憶體。快閃記憶體可位於與處理器及其他系統部件相同的晶粒上。另外，諸如記憶體控制器或圖形控制器之其他邏輯 區塊可亦位於單晶片系統上。
圖1B例示出實行本發明之一實施例之原理的資料處理系統140。熟習此項技術者將易於瞭解的是，本文所述之實施例可在不脫離本發明之實施例之範疇的情況下與替代性處理系統一起使用。
電腦系統140包含處理核心159，該處理核心能夠執行根據一實施例之至少一指令。對於一實施例，處理核心159表示任何類型之架構之處理單元，該任何類型之架構包括但不限於CISC類型架構、RISC類型架構或VLIW類型架構。處理核心159可亦適合於一或多個製程技術中的製造，且藉由被足夠詳細地表示在機器可讀媒體上，可適合於促進該製造。
處理核心159包含執行單元142、暫存器檔案145之集合及解碼器144。處理核心159亦包括額外電路(未展示)，該額外電路並非理解本發明之實施例所必需的。執行單元142用於執行由處理核心159接收之指令。除執行典型的處理器指令之外，執行單元142可執行緊縮指令集143中之指令，以用於對緊縮資料格式執行運算。緊縮指令集143包括用於執行本發明之實施例的指令及其他緊縮指令。執行單元142藉由內部匯流排耦接至暫存器檔案145。暫存器檔案145表示處理核心159上用於儲存資訊(包括資料)的儲存區。如先前所提及，將理解的是，用於儲存緊縮資料之儲存區並非關鍵的。執行單元142耦接至解碼器144。解碼器144用於將由處理核心159接收之指令解碼為控件信號及 /或微碼入口點。回應於此等控件信號及/或微碼入口點，執行單元142執行適當的運算。在一實施例中，解碼器用來解譯指令之運算碼(opcode)，該運算碼將指示應對該指令內指示的對應資料執行何運算。
處理核心159與匯流排141耦接以用於與各種其他系統裝置通訊，該等各種其他系統裝置可包括但不限於例如同步動態隨機存取記憶體(SDRAM)控制146、靜態隨機存取記憶體(SRAM)控制147、叢發快閃記憶體介面148、個人電腦記憶卡國際協會(PCMCIA)/緊密快閃(CF)卡控制149、液晶顯示器(LCD)控制150、直接記憶體存取(DMA)控制器151及替代性匯流排主控介面152。在一實施例中，資料處理系統140可亦包含用於經由I/O匯流排153與各種I/O裝置通訊的I/O橋接器154。此類I/O裝置可包括但不限於例如通用異步接收器/發射器(UART)155、通用串列匯流排(USB)156、藍牙無線UART 157及I/O擴充介面158。
資料處理系統140之一實施例提供行動通訊、網路通訊及/或無線通訊以及能夠執行包括正文字串比較運算之SIMD運算的處理核心159。處理核心159可使用各種音訊、視訊、圖像及通訊演算法來程式設計，該等演算法包括：不連續變換，諸如華須-哈德瑪(Walsh-Hadamard)變換、快速傅立葉(Fourier)變換(FFT)、離散餘弦變換(DCT)及上述各者的個別逆變換；壓縮/解壓技術，諸如色空間變換、視訊編碼運動估計或視訊解碼運動補償；以及調變/解調(MODEM)功能，諸如脈碼調變(PCM)。
圖1C例示出能夠執行用以提供SIMD向量族群計數功能之指令的資料處理系統之另一替代性實施例。根據一替代性實施例，資料處理系統160可包括主處理器166、SIMD共處理器161、快取記憶體167及輸入/輸出系統168。輸入/輸出系統168可選擇性地耦接至無線介面169。SIMD共處理器161能夠執行包括根據一實施例之指令的運算。處理核心170可適合於在一或多個處理技術中之製造，且藉由被足夠詳細地表示在機器可讀媒體上，可適合於促進包括處理核心170的資料處理系統160之全部或部分之製造。
對於一實施例，SIMD共處理器161包含執行單元162及暫存器檔案164之集合。主處理器166之一實施例包含解碼器165以辨識包括根據一實施例之指令的指令集163之指令，以用於由執行單元162執行。對於替代性實施例，SIMD共處理器161亦包含解碼器165B之至少部分以解碼指令集163之指令。處理核心170亦包括額外電路(未展示)，該額外電路並非理解本發明之實施例所必需的。
在運算中，主處理器166執行資料處理指令之串流，該等資料處理指令控制一般類型之資料處理運算，該等資料處理運算包括與快取記憶體167及輸入/輸出系統168的互動。嵌入資料處理指令之串流內的是SIMD共處理器指令。主處理器166之解碼器165將此等SIMD共處理器指令辨識為具有應由附接SIMD共處理器161執行的類型。因此，主處理器166將此等SIMD共處理器指令(或表示SIMD 共處理器指令之控件信號)發佈於共處理器匯流排171上，該等SIMD共處理器指令由任何附接SIMD共處理器自該共處理器匯流排接收。在此狀況下，SIMD共處理器161將接受且執行預定給該SIMD共處理器之任何接收的SIMD共處理器指令。
資料可經由無線介面169接收，以用於由SIMD共處理器指令處理。對於一實例，語音通訊可以數位信號之形式被接收，該數位信號可由SIMD共處理器指令處理來重新產生表示語音通訊之數位音訊樣本。對於另一實例，壓縮音訊及/或視訊可以數位位元串流之形式被接收，該數位位元串流可由SIMD共處理器指令處理來重新產生數位音訊樣本及/或運動視訊訊框。對於處理核心170之一實施例，主處理器166及SIMD共處理器161整合至單個處理核心170中，該單個處理核心包含執行單元162、暫存器檔案164之集合及解碼器165，以辨識包括根據一實施例之指令的指令集163之指令。
圖2為用於處理器200之微型架構的方塊圖，該處理器包括用以執行根據本發明之一實施例的指令之邏輯電路。在一些實施例中，可實行根據一實施例之指令以對資料元件進行操作，該等資料元件具有位元組、字、雙字、四倍字等之大小以及諸如單倍及雙倍精度整數及浮點資料型式之資料型式。在一實施例中，循序前端201為處理器200之部分，該循序前端擷取將要執行之指令且使該等指令準備稍後用於處理器管線中。前端201可包括若干單元。在一 實施例中，指令預擷取器226自記憶體擷取指令，且將該等指令饋送至指令解碼器228，該指令解碼器又解碼或解譯該等指令。例如，在一實施例中，解碼器將接收的指令解碼為機器可執行的稱為「微指令」或「微運算」(亦稱為micro op或uop)的一或多個運算。在其他實施例中，解碼器將指令剖析為運算碼及對應的資料以及控制欄位，該運算碼及對應的資料以及控制欄位由微型架構用來執行根據一實施例之運算。在一實施例中，追蹤快取記憶體230取得解碼後uop且將該等解碼後uop組合成uop隊列234中之程式有序序列或追蹤，以用於執行。當追蹤快取記憶體230遭遇複雜指令時，微碼ROM 232提供完成運算所需之uop。
一些指令經轉換為單個micro-op，而其他指令需要若干micro-op來完成全部運算。在一實施例中，若需要多於四個micro-op來完成指令，則解碼器228存取微碼ROM 232以執行指令。對於一實施例，指令可經解碼為少量micro op，以用於在指令解碼器228處處理。在另一實施例中，指令可儲存在微碼ROM 232內，應需要許多micro-op來實現運算。追蹤快取記憶體230代表入口點可規劃邏輯陣列(PLA)，以確定用於自微碼ROM 232讀取用以完成根據一實施例之一或多個指令之微碼序列的正確微指令指標。在微碼ROM 232完成對指令之micro-op定序之後，機器之前端201恢復自追蹤快取記憶體230擷取micro-op。
亂序執行引擎203為指令為執行做準備的所在之處。亂序執行邏輯組件具有許多緩衝器以平滑並重新排序 微指令流，以在該等微指令流過管線且經排程以用於執行時最佳化效能。分配器邏輯組件分配每一uop需要的機器緩衝器及資源以便執行。暫存器重新命名邏輯組件將邏輯暫存器重新命名至暫存器檔案中之入口上。分配器亦在指令排程器：快速排程器202、緩慢/一般浮點排程器204及簡單浮點排程器206前方為兩個uop隊列(一個用於記憶體運算且一個用於非記憶體運算)中之一個中的每一uop分配一入口。uop排程器202、204、206基於其相依輸入暫存器運算元來源之就緒狀態及uop需要以完成該等uop之運算的執行資源之可利用性來決定uop何時準備好執行。一實施例之快速排程器202可在主時鐘週期之每一半上排程，而其他排程器可每主處理器時鐘週期僅排程一次。排程器為分派埠仲裁以排程uop用於執行。
暫存器檔案208、210位於排程器202、204、206與執行區塊211中之執行單元212、214、216、218、220、222、224之間。分別存在用於整數運算及浮點運算之單獨的暫存器檔案208、210。一實施例之每一暫存器檔案208、210亦包括旁路網路，該旁路網路可將尚未寫入暫存器檔案中之剛剛完成的結果旁路或轉送至新的相依uop。整數暫存器檔案208及浮點暫存器檔案210亦能夠與另一者通訊資料。對於一實施例，將整數暫存器檔案208分為兩個單獨的暫存器檔案，一個暫存器檔案用於低次32個位元之資料且第二暫存器檔案用於高次32個位元之資料。一實施例之浮點暫存器檔案210具有128位元寬的入口，因為浮點指令通 常具有寬度自64個位元至128個位元之運算元。
執行區塊211含有執行單元212、214、216、218、220、222、224，指令實際上在該等執行單元中執行。此部分包括暫存器檔案208、210，該等暫存器檔案儲存整數及浮點資料運算元值，微指令需要該等整數及浮點資料運算元值來執行。一實施例之處理器200由以下許多執行單元組成：位址產生單元(AGU)212、AGU 214、快速ALU 216、快速ALU 218、緩慢ALU 220、浮點ALU 222、浮點移動單元224。對於一實施例，浮點執行區塊222、224執行浮點運算、MMX運算、SIMD運算及SSE運算，或其他運算。一實施例之浮點ALU 222包括64位元乘64位元浮點除法器，以執行除法、平方根及餘數micro-op。對於本發明之實施例，可使用浮點硬體來處置涉及浮點值的指令。在一實施例中，ALU運算轉至高速ALU執行單元216、218。一實施例之快速ALU 216、218可在半個時鐘週期之有效潛伏的情況下快速地執行運算。對於一實施例，最複雜的整數運算轉至緩慢ALU 220，因為緩慢ALU 220包括用於長潛伏類型的運算之整數執行硬體，諸如乘法器、移位、旗標邏輯組件及分支處理。記憶體載入/儲存運算係由AGU 212、214執行。對於一實施例，整數ALU 216、218、220描述於對64位元資料運算元執行整數運算的上下文中。在替代性實施例中，可實行ALU 216、218、220以支援包括16位元、32位元、128位元、256位元等之各種資料位元。類似地，可實行浮點單元222、224以支援具有各種寬度之位元的運算 元之範圍。對於一實施例，浮點單元222、224可結合SIMD及多媒體指令對128個位元寬的緊縮資料運算元進行操作。
在一實施例中，uop排程器202、204、206在父載入已完成執行之前分派相依運算。因為uop在處理器200中被臆測性地排程且執行，所以處理器200亦包括用以處置記憶體未中之邏輯組件。若資料載入在資料快取記憶體中遺漏，則在管線中可存相依運算處於飛行中，該等相依運算已在具有暫時不正確的資料的情況下離開排程器。重播機構追蹤且重新執行使用不正確資料的指令。僅相依運算需要被重播，且允許獨立運算完成。處理器之一實施例的排程器及重播機構亦經設計來擷取提供SIMD向量族群計數功能之指令。
「暫存器」一詞可代表用作識別運算元的指令之部分的機載處理器儲存位置。換言之，暫存器可為自處理器之外部(自程式設計師的視角)可使用的該等處理器儲存位置。然而，一實施例之暫存器在意義上不應限於特定類型之電路。實情為，一實施例之暫存器能夠儲存且提供資料，並且執行本文所述之功能。可使用許多不同的技術由處理器內之電路來實行本文所述之暫存器，諸如專用實體暫存器、使用暫存器重新命名之動態分配實體暫存器、專用實體暫存器及動態分配實體暫存器之組合等。在一實施例中，整數暫存器儲存三十二位元整數資料。一實施例之暫存器檔案亦含有用於緊縮資料之八個多媒體SIMD暫存器。對於以下論述，暫存器係理解為經設計來保存緊縮資 料之資料暫存器，諸如以來自Intel公司(Santa Clara,California)的MMX技術賦能之微處理器中之64個位元寬的MMXTM暫存器(在一情況下亦稱為「mm」暫存器)。可以整數及浮點形式兩者利用的此等MMX暫存器可使用伴隨SIMD及SSE指令的緊縮資料元件來進行操作。類似地，與SSE2、SSE3、SSE4或之外的(屬類地被稱為「SSEx」)技術有關的128個位元寬的XMM暫存器亦可用來保存此類緊縮資料運算元。在一實施例中，在儲存緊縮資料及整數資料中，暫存器不需要區分兩個資料類型。在一實施例中，整數及浮點含於相同暫存器檔案或不同暫存器檔案中。此外，在一實施例中，浮點及整數資料可儲存於不同暫存器或相同暫存器中。
在以下諸圖之實例中，描述許多資料運算元。圖3A例示出根據本發明之一實施例的多媒體暫存器中之各種緊縮資料類型表示。圖3A例示出用於128個位元寬的運算元之緊縮位元組310、緊縮字320及緊縮雙字(dword)330的資料類型。此實例之緊縮位元組格式310為128個位元長，且含有十六個緊縮位元組資料元件。位元組在此係定義為8個位元之資料。用於每一位元組資料元件之資訊係儲存於位元7至位元0中供位元組0用、儲存於位元15至位元8中供位元組1用、儲存於位元23至位元16中供位元組2用，以及最後儲存於位元120至位元127中供位元組15用。因此，所有可利用的位元在暫存器中皆被使用。此儲存佈置提高處理器之儲存效率。又，在存取十六個資料元件的情況下，現可並 行地對十六個資料元件執行一運算。
大體而言，資料元件為單獨資料件，其與具有相同長度之其他資料元件一起儲存於單個暫存器或記憶體位置中。在與SSEx技術有關的一些緊縮資料序列中，儲存於XMM暫存器中之資料元件之數目為128個位元除以獨立資料元件之位元的長度。類似地，在與MMX及SSE技術有關的緊縮資料序列中，儲存於MMX暫存器中之資料元件之數目為64個位元除以獨立資料元件之位元的長度。儘管圖3A中例示出之資料類型為128位元長，但是本發明之實施例亦可使用64位元寬、256位元寬、512位元寬或其他大小的運算元進行操作。此實例之緊縮字格式320為128個位元長，且含有八個緊縮字資料元件。每一緊縮字皆含有十六個位元之資訊。圖3A之緊縮雙字格式330為128個位元長，且含有四個緊縮雙字資料元件。每一緊縮雙字資料元件皆含有三十二個位元之資訊。緊縮四倍字為128個位元長，且含有兩個緊縮四倍字資料元件。
圖3B例示出替代性暫存器內資料儲存格式。每一緊縮資料可包括多於一個獨立的資料元件。例示出三個緊縮資料格式：緊縮一半(packed half)341、緊縮單(packed single)342及緊縮雙(packed double)343。緊縮一半341、緊縮單342及緊縮雙343之一實施例含有定點資料元件。對於一替代性實施例，緊縮一半341、緊縮單342及緊縮雙343中之一或多個可含有浮點資料元件。緊縮一半341之一替代性實施例為一百二十八個位元長，含有八個16位元資料元 件。緊縮單342之一實施例為一百二十八個位元長，且含有四個32位元資料元件。緊縮雙343之一實施例為一百二十八個位元長，且含有兩個64位元資料元件。將瞭解到，此類緊縮資料格式可進一步擴充至其他暫存器長度，例如，擴充至96位元、160位元、192位元、224位元、256位元、512位元或更長。
圖3C例示出根據本發明之一實施例的多媒體暫存器中之帶正負號緊縮資料類型表示及無符號緊縮資料類型表示。無符號緊縮位元組表示344例示出無符號緊縮位元組在SIMD暫存器中之儲存。用於每一位元組資料元件之資訊係儲存於位元七至位元零中供位元組零用、儲存於位元十五至位元八中供位元組一用、儲存於位元二十三至位元十六中供位元組二用等等，以及最終儲存於位元一百二至位元一百二十七中供位元組十五用。因此，所有可利用的位元在暫存器中皆被使用。此儲存佈置可提高處理器之儲存效率。又，在存取十六個資料元件的情況下，現可以並行方式對十六個資料元件執行一運算。帶正負號緊縮位元組表示345例示出帶正負號緊縮位元組之儲存。請注意，每一位元組資料元件之第八位元為正負號指示元。無符號緊縮字表示346例示出字七至字零如何儲存於SIMD暫存器中。帶正負號緊縮字表示347類似於無符號緊縮字暫存器內表示346。請注意，每一字資料元件之第十六位元為正負號指示元。無符號緊縮雙字表示348展示出如何儲存雙字資料元件。帶正負號緊縮雙字表示349類似於無符號緊縮雙字暫 存器內表示348。請注意，必要的正負號位元為每一雙字資料元件之第三十二位元。
圖3D為與在位於intel.com/products/processor/manuals/之全球資訊網(www)上可得自Intel公司(Santa Clara,CA)的「Intel® 64 and IA-32 Intel Architecture Software Developer’s Manual Combined Volumes 2A and 2B：Instruction Set Reference A-Z」中所述的一類型運算碼格式一致的具有三十二個或三十二個以上位元的運算編碼(運算碼)格式360及暫存器/記憶體運算元尋址模式之一實施例的描繪。在一實施例中，指令可由欄位361及362中之一或多個編碼。可識別達每指令兩個運算元位置，包括達兩個來源運算元識別符364及365。對於一實施例，目的運算元識別符366與來源運算元識別符364相同，而在其他實施例中其為不同的。對於一替代性實施例，目的運算元識別符366與來源運算元識別符365相同，而在其他實施例中其為不同的。在一實施例中，由來源運算元識別符364及365識別的來源運算元之一由指令之結果重寫，而在其他實施例中識別符364對應於來源暫存器元件且識別符365對應於目的暫存器元件。對於一實施例，運算元識別符364及365可用來識別32位元或64位元來源運算元及目的運算元。
圖3E為具有四十個或四十個以上位元之另一替代性運算編碼(運算碼)格式370的描繪。運算碼格式370與運算碼格式360一致，且包含選擇性前綴位元組378。根據一實施例之指令可由欄位378、371及372中之一或多個編碼。 可由來源運算元識別符374及375且由前綴位元組378識別達每指令兩個運算元位置。對於一實施例，前綴位元組378可用來識別32位元或64位元來源運算元及目的運算元。對於一實施例，目的運算元識別符376與來源運算元識別符374相同，而在其他實施例中其為不同的。對於一替代性實施例，目的運算元識別符376與來源運算元識別符375相同，而在其他實施例中其為不同的。在一實施例中，指令對由運算元識別符374及375識別之運算元中之一或多個進行操作，且由運算元識別符374及375識別之一或多個運算元由該指令之結果重寫，而在其他實施例中，由識別符374及375識別之運算元經寫入至另一暫存器中之另一資料元件。運算碼格式360及370允許部分由MOD欄位363及373且由選擇性比例變址基址(scale-index-base)及位移位元組指定的暫存器至暫存器、記憶體至暫存器、暫存器藉由暫存器、暫存器藉由立即、暫存器至記憶體尋址。
接下來轉至圖3F，在一些替代性實施例中，可經由共處理器資料處理(CDP)指令執行64位元(或128位元，或256位元，或512位元或更長)單指令多資料(SIMD)算術運算。運算編碼(運算碼)格式380描繪具有CDP運算碼欄位382及389之一個此類CDP指令。對於替代性實施例，可由欄位383、384、387及388中之一或多個編碼該類型CDP指令運算。可識別達每指令三個運算元位置，包括達兩個來源運算元識別符385及390以及一目的運算元識別符386。共處理器之一實施例可對8位元、16位元、32位元及64位元值進行 操作。對於一實施例，對整數資料元件執行指令。在一些實施例中，可有條件地執行指令，使用條件欄位381。對於一些實施例，可由欄位383編碼來源資料大小。在一些實施例中，可在SIMD欄位上進行零(Z)偵測、負(N)偵測、進位(C)偵測及溢位(V)偵測。對於一些指令，可由欄位384編碼飽和之類型。
接下來轉至圖3G，其為與在位於intel.com/products/processor/manuals/之全球資訊網(www)上可得自Intel公司(Santa Clara,CA)的「Intel® Advanced Vector Extensions Programming Reference」中所述的一類型運算碼格式一致的用以根據另一實施例提供SIMD向量族群計數功能的另一替代性運算編碼(運算碼)格式397的描繪。
原始x86指令集提供具有含於額外位元組中之位址字節及立即運算元之各種格式的1位元組運算碼，該等額外位元組之存在係自第一「運算碼」位元組知悉。另外，存在保留為運算碼之修飾符(稱為前綴，因為其必須置放在指令之前)的某些位元組值。當256個運算碼位元組(包括此等特殊前綴值)之原始調色板耗盡時，將單個位元組專門用作256個運算碼之新集合的逸出。當增添向量指令(例如，SIMD)時，產生對更多運算碼之需要，且「二位元組」運算碼映射亦為不充分的，即使在藉由前綴之使用進行擴充時。為此，將新指令增添於額外映射中，該等額外映射使用2個位元組加上選擇性前綴作為識別符。
另外，為了促進64位元模式之額外暫存器，可在前綴與運算碼(及決定運算碼所必需的任何逸出位元組)之間使用額外前綴(稱為「REX」)。在一實施例中，REX可具有4個「酬載」位元，以指示64位元模式之額外暫存器的使用。在其他實施例中，REX可具有少於或多於4個位元。至少一指令集之一般格式(其通常與格式360及/或格式370一致)藉由以下格式屬類地例示出： [prefixes][rex]escape[escape2]opcode modrm(等)
運算碼格式397與運算碼格式370一致，且包括選擇性VEX前綴位元組391(在一實施例中開始於C4十六進位)，以替換大多數其他常用舊式指令前綴位元組及逸出碼。例如，以下例示出使用兩個欄位來編碼指令之一實施例，當第二逸出碼存在於原始指令中時，或當需要REX欄位中之額外位元(例如，XB欄位及W欄位)以使用時，可使用該實施例。在以下例示出之實施例，舊式逸出由新逸出值表示，舊式前綴完全經壓縮為「酬載」位元組之部分，舊式前綴經收回且可利用於未來擴展，第二逸出碼經壓縮於具有可利用的未來映射或特徵空間之「映射」欄位中，且增添新特徵(例如，增加的向量長度及額外來源暫存器說明符)。
可由欄位391及392中之一或多個編碼根據一實施例之指令。可由欄位391結合來源運算元識別符374及375且結合選擇性比例變址基址(SIB)識別符393、選擇性位移識別符394及選擇性立即位元組395識別達每指令四個運算元位置。對於一實施例，VEX前綴位元組391可用來識別32位元或64位元來源運算元及目的運算元及/或128位元或256位元SIMD暫存器或記憶體運算元。對於一實施例，由運算碼格式397提供之功能可為使用運算碼格式370之冗餘，而在其他實施例中其為不同的。運算碼格式370及397允許部分由MOD欄位373且由選擇性(SIB)識別符393、選擇性位移識別符394及選擇性立即位元組395指定的暫存器至暫存器、記憶體至暫存器、暫存器藉由記憶體、暫存器藉由暫存器、暫存器藉由立即、暫存器至記憶體尋址。
接下來轉至圖3H，其為用以根據另一實施例提供SIMD向量族群計數功能之另一替代性運算編碼(運算碼)格式398的描繪。運算碼格式398與運算碼格式370及397一致，且包含選擇性EVEX前綴位元組396(在一實施例中開始於62十六進位)，以替換大多數其他常用的舊式指令前綴位元組及逸出碼且提供額外功能。可由欄位396及392中之一或多個編碼根據一實施例之指令。可由欄位396結合來源運算元識別符374及375且結合選擇性比例變址基址(SIB)識別符393、選擇性位移識別符394及選擇性立即位元組395識別達每指令四個運算元位置及一遮罩。對於一實施例，EVEX前綴位元組396可用來識別32位元或64位元來源運算元及 目的運算元及/或128位元、256位元或512位元SIMD暫存器或記憶體運算元。對於一實施例，由運算碼格式398提供之功能可為使用運算碼格式370或397之冗餘，而在其他實施例中其為不同的。運算碼格式398允許部分由MOD欄位373且由選擇性(SIB)識別符393、選擇性位移識別符394及選擇性立即位元組395指定的在具有遮罩的情況下的暫存器至暫存器、記憶體至暫存器、暫存器藉由記憶體、暫存器藉由暫存器、暫存器藉由立即、暫存器至記憶體尋址。至少一指令集之一般格式(其通常與格式360及/或格式370一致)藉由以下格式屬類地例示出：evex1 RXBmmmmm WvvvLpp evex4 opcode modrm[sib][disp][imm]
對於一實施例，根據EVEX格式398編碼之指令可具有額外「酬載」位元，該等額外「酬載」位元可用來提供具有額外新特徵之SIMD向量族群計數功能，該等額外新特徵諸如例如使用者可組配的遮罩暫存器、額外運算元或自128位元、256位元或512位元向量暫存器之選擇，或用以選擇之更多暫存器等。
例如，在VEX格式397可用來提供不具有遮罩的SIMD向量族群計數功能的情況下，EVEX格式398可用來提供具有顯示使用者可組配遮罩的SIMD向量族群計數功能。另外，在VEX格式397可用來在128位元或256位元向量暫存器上提供SIMD向量族群計數功能的情況下，EVEX格式398可用來在128位元、256位元、512位元或更大(或更小)向量暫存器上提供SIMD向量族群計數功能。
由以下實例例示出用以提供SIMD向量族群計數功能向量族群計數功能以基因定序及排比之示例性指令：
將瞭解到，如以上實例中之SIMD族群計數指令可用於基因定序及排比處理。類似壓縮方案亦用於一些其他資料庫、資料挖掘應用及搜尋應用中，使得此等應用可亦使用SIMD族群計數指令，如以上實例中所示。
基因排比中常見的運算為對核苷酸在串內之出現進行計數，以便匹配或部分匹配鹼基對串。在緊縮資料格式(諸如packedDna)的情況下，技術可另外涉及查找表之使用，連同移位及遮蔽運算，及/或按位元族群計數連同邏輯運算，以便對串內的不同核苷酸出現進行計數。藉由使用如以上實例中之SIMD族群計數指令，可消除先前對串內的不同核苷酸出現進行計數對所需要的運算中之許多。因此，可顯著地改良諸如基因定序及排比處理之應用之效 能，且更一般而言用於諸如資料挖掘之資料庫應用及搜尋應用之效能。
圖4A為例示出根據本發明之至少一實施例的循序管線及暫存器重新命名級段、亂序發佈/執行管線的方塊圖。圖4B為例示出根據本發明之至少一實施例的將包括於處理器中之循序架構核心及暫存器重新命名邏輯組件、亂序發佈/執行邏輯組件的方塊圖。圖4A中之實線方框例示出循序管線，而虛線方框例示出暫存器重新命名、亂序發佈/執行管線。類似地，圖4B中之實線方框例示出循序架構邏輯組件，而虛線方框例示出暫存器重新命名邏輯組件及亂序發佈/執行邏輯組件。
在圖4A中，處理管線400包括擷取級段402、長度解碼級段404、解碼級段406、分配級段408、重新命名級段410、排程(亦稱為分派或發佈)級段412、暫存器讀取/記憶體讀取級段414、執行級段416、回寫/記憶體寫入級段418、異常處置級段422及確認級段424。
在圖4B中，箭頭表示兩個或兩個以上單元之間的耦接，且箭頭之方向指示該等單元之間的資料流之方向。圖4B展示出處理器核心490，其包括耦接至執行引擎單元450之前端單元430，且該執行引擎單元及該前端單元兩者皆耦接至記憶體單元470。
核心490可為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字(VLIW)核心，或混合式或替代性核心類型。作為另一選項，核心490可為專用核 心，諸如例如，網路或通訊核心、壓縮引擎、圖形核心等。
前端單元430包括耦接至指令快取記憶體單元434之分支預測單元432，該指令快取記憶體單元耦接至指令轉譯後備緩衝器(TLB)436，該指令TLB耦接至指令擷取單元438，該指令擷取單元耦接至解碼單元440。解碼單元或解碼器可解碼指令，且產生一或多個微運算、微碼入口點、微指令、其他指令或其他控制信號作為輸出，上述各者係自原始指令解碼所得，或以其他方式反映原始指令，或係由原始指令導出。可使用各種不同機構來實行解碼器。適合的機構之實例包括但不限於查找表、硬體實行方案、可規劃邏輯陣列(PLA)、微碼唯讀記憶體(ROM)等。指令快取記憶體單元434進一步耦接至記憶體單元470中之2階(L2)快取記憶體單元476。解碼單元440耦接至執行引擎單元450中之重新命名/分配器單元452。
執行引擎單元450包括重新命名/分配器單元452，該重新命名/分配器單元耦接至引退單元454及一或多個排程器單元456之集合。排程器單元456表示任何數目之不同排程器，包括保留站、中央指令窗等。排程器單元456耦接至實體暫存器檔案單元458。實體暫存器檔案單元458中每一個表示一或多個實體暫存器檔案，該一或多個實體暫存器檔案中之不同實體暫存器檔案儲存一或多個不同資料類型(諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點等)、狀態(例如，指令指標，其為將要執行之下一個指令之位址)等。實體暫存器檔案單元458由 引退單元454重疊以例示出可實行暫存器重新命名及亂序執行之各種方式(例如，使用重新排序緩衝器及引退暫存器檔案，使用未來檔案、歷史緩衝器及引退暫存器檔案；使用暫存器映射及暫存器池；等等)。一般而言，架構暫存器為自處理器之外部或自程式設計師之視角為可見的。暫存器不限於任何已知特定類型之電路。各種不同類型之暫存器為適合的，只要其能夠儲存及提供如本文所述之資料即可。適合的暫存器之實例包括但不限於專用實體暫存器、使用暫存器重新命名的動態分配實體暫存器、專用實體暫存器及動態分配實體暫存器之組合等。引退單元454及實體暫存器檔案單元458耦接至執行聚集460。執行叢集460包括一或多個執行單元462之集合及一或多個記憶體存取單元464之集合。執行單元462可執行各種運算(例如，移位、加法、減法、乘法)且對各種類型之資料(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)進行執行。雖然一些實施例可包括專門針對特定功能或功能集合之許多執行單元，但其他實施例可包括僅一個執行單元或多個執行單元，該等執行單元均執行所有功能。排程器單元456、實體暫存器檔案單元458及執行叢集460被展示為可能係多個，因為某些實施例針對某些類型之資料/運算創建單獨的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線，及/或記憶體存取管線，其中每一管線具有其自有之排程器單元、實體暫存器檔案單元及/或執行叢集，且在單獨的記憶體存取管線的情況下，所實行 的某些實施例中，唯有此管線之執行叢集具有記憶體存取單元464)。亦應理解，在使用單獨的管線之情況下，此等管線中之一或多者可為亂序發佈/執行而其餘管線為循序發佈/執行。
記憶體存取單元464之集合耦接至記憶體單元470，該記憶體單元包括耦接至資料快取記憶體單元474的資料TLB單元472，該資料快取記憶體單元耦接至2階(L2)快取記憶體單元476。在一示範性實施例中，記憶體存取單元464可包括載入單元、儲存位址單元及儲存資料單元，上述單元中之每一個耦接至記憶體單元470中之資料TLB單元472。L2快取記憶體單元476耦接至一或多個其他階快取記憶體且最終耦接至主記憶體。
藉由實例，示範性暫存器重新命名亂序發佈/執行核心架構可將管線400實行如下：1)指令擷取438執行擷取級段402及長度解碼級段404；2)解碼單元440執行解碼級段406；3)重新命名/分配器單元452執行分配級段408及重新命名級段410；4)排程器單元456執行排程級段412；5)實體暫存器檔案單元458及記憶體單元470執行暫存器讀取/記憶體讀取級段414；執行叢集460執行執行級段416；6)記憶體單元470及實體暫存器檔案單元458執行回寫/記憶體寫入級段418；7)異常處置級段422中可涉及各種單元；以及8)引退單元454及實體暫存器檔案單元458執行確認級段424。
核心490可支援一或多個指令集(例如，x86指令 集(以及一些擴展，較新版本已新增該等擴展)；MIPS Technologie公司(Sunnyvale,CA)的MIPS指令集；ARM Holdings公司(Sunnyvale,CA)的ARM指令集(以及選擇性的額外擴展，諸如NEON))。
應理解，該核心可支援多執行緒處理(multithreading)(執行運算或執行緒之兩個或兩個以上並行集合)，且可以各種方式完成此支援，其中包括經時間切割之多執行緒處理、同時多執行緒處理(其中單個實體核心針對該實體核心同時在多執行緒處理的各執行緒中之每一者提供一邏輯核心)或上述各者之組合(例如，經時間切割之擷取及解碼以及隨後同時的多執行緒處理，諸如在Intel®超多執行緒處理(Hyperthreading)技術中)。
雖然在亂序執行之上下文中描述暫存器重新命名，但應理解，暫存器重新命名可用於循序架構中。雖然處理器之所例示實施例亦包括單獨的指令與資料快取記憶體單元434/474以及共享的L2快取記憶體單元476，但替代性實施例可具有用於指令與資料兩者的單個內部快取記憶體，諸如1階(L1)內部快取記憶體或多階內部快取記憶體。一些實施例中，系統可包括內部快取記憶體與外部快取記憶體之組合，該外部快取記憶體在核心及/或處理器外部。或者，所有快取記憶體可在核心及/或處理器外部。
圖5為根據本發明之實施例的具有整合型記憶體控制器及圖形之單核心處理器及多心處理器500的方塊圖。圖5中之實線方框例示出處理器500，其具有單個核心 502A、系統代理510、一或多個匯流排控制器單元516之集合，而虛線方框之選擇性增添例示出替代性處理器500，其具有多個核心502A-N、位於系統代理單元510中之一或多個整合型記憶體控制器單元514之集合，以及整合型圖形邏輯組件508。
記憶體階層包括該等核心內的一或多階快取記憶體、一或多個共享快取記憶體單元506之集合、耦接至整合型記憶體控制器單元514之集合的外部記憶體(未展示)。共享快取記憶體單元506之集合可包括一或多個中階快取記憶體，諸如2階(L2)、3階(L3)、4階(L4)，或其他階快取記憶體、末階快取記憶體(LLC)，及/或上述各者之組合。雖然在一實施例中，環式互連單元512對整合型圖形邏輯組件508、共享快取記憶體單元506之集合及系統代理單元510進行互連，但替代性實施例可使用任何數目的熟知技術來互連此等單元。
在一些實施例中，核心502A-N中之一或多個能夠進行多執行緒處理。系統代理510包括協調並操作核心502A-N之彼等部件。系統代理單元510可包括例如功率控制單元(PCU)及顯示單元。PCU可為調節核心502A-N及整合型圖形邏輯組件508之功率狀態所需要的邏輯組及部件，或者包括上述邏輯組件及部件。顯示單元係用於驅動一或多個外部已連接顯示器。
核心502A-N在架構及/或指令集方面可為同質的或異質的。例如，核心502A-N中之一些可為循序的，而其 他核心為亂序的。如另一實例，核心502A-N中之兩個或兩個以上可能能夠執行相同指令集，而其他核心可能能夠執行僅指令集之子集或不同指令集。
處理器可為通用處理器，諸如CoreTM i3、i5,、i7、2 Duo及Quad、XeonTM、ItaniumTM、XScaleTM或StrongARMTM處理器，上述各者可得自Intel公司(Santa Clara,Calif)。或者，處理器可來自另一公司，諸如ARM Holdings公司、MIPS等。處理器可為專用處理器，諸如例如，網路或通訊處理器、壓縮引擎、圖形處理器、共處理器、嵌入式處理器等。處理器可實行於一或多個晶片上。處理器500可為一或多個基板之部分及/或可使用許多處理技術(諸如例如，BiCMOS、CMOS或NMOS)中之任一者將處理器500實行於一或多個基板上。
圖6至圖8為適合於包括處理器500的示範性系統，而圖9為可包括核心502中之一或多個的示範性單晶片系統(SoC)。此項技術中已知的關於以下各者之其他系統設計及組配亦適合：膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、交換器、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視訊遊戲裝置、機上盒、微控制器、行動電話、攜帶型媒體播放器、手持式裝置，以及各種其他電子裝置。一般而言，能夠併入如本文中所揭示之處理器及/或其他執行邏輯組件的多種系統或電子裝置通常適合。
現參閱圖6，所展示係根據本發明之一實施例之 系統600的方塊圖。系統600可包括耦接至圖形記憶體控制器集線器(GMCH)620的一或多個處理器610、615。圖6中用間斷線表示額外處理器615之選擇性性質。
每一處理器610、615可為處理器500之一些版本。然而，應注意的是，整合型圖形邏輯組件及整合型記憶體控制單元不太可能存在於處理器610、615中。圖6例示出GMCH 620可耦接至記憶體640，該記憶體可為例如動態隨機存取記憶體(DRAM)。對於至少一實施例，DRAM可與非依電性快取記憶體相關聯。
GMCH 620可為晶片組或晶片組之一部分。GMCH 620可與處理器610、615通訊且控制介於處理器610、615與記憶體640之間的互動。GMCH 620亦可充當介於處理器610、615與系統600之其他元件之間的加速匯流排介面。對於至少一實施例，GMCH 620經由多分支匯流排(諸如前端匯流排(frontside bus；FSB)695)與處理器610、615通訊。
此外，GMCH 620耦接至顯示器645(諸如平板顯示器)。GMCH 620可包括整合型圖形加速器。GMCH 620進一步耦接至輸入/輸出(I/O)控制器集線器(ICH)650，該ICH可用來將各種周邊裝置耦接至系統600。例如在圖6之實施例中展示之外部圖形裝置660，該外部圖形裝置可為與另一周邊裝置670一起耦接至ICH 650之離散圖形裝置。
或者，額外或不同的處理器亦可存在於系統600中。例如，額外處理器615可包括：與處理器610相同之額 外處理器、與處理器610異質或不對稱之額外處理器、加速器(諸如例如，圖形加速器或數位信號處理(DSP)單元)、場可規劃閘陣列，或任何其他處理器。就優點量度範圍而言，實體資源610、615之間可存在各種差異，其中包括架構特性、微架構特性、熱特性、功率消耗特性等。此等差異可有效表現為處理器610、615之間的不對稱性及異質性。對於至少一實施例，各種處理器610、615可存在於相同晶粒封裝中。
現參閱圖7，所展示係根據本發明之一實施例之第二系統700的方塊圖。如圖7中所示，多處理器系統700係點對點互連系統，且包括第一處理器770及第二處理器780，該等處理器經由點對點互連體750予以耦接。處理器770及780中每一個可為如處理器610、615中一或多個的處理器500之一些版本。
雖然僅展示出兩個處理器770、780，但應理解，本發明之範疇不限於此。在其他實施例中，一或多個額外處理器可存在於給定處理器中。
處理器770及780係展示出為分別包括整合型記憶體控制器單元772及782。處理器770亦包括點對點(P-P)介面776及778，作為其匯流排控制器單元之部分；類似地，第二處理器780包括P-P介面786及788。處理器770、780可使用P-P介面電路778、788經由點對點(P-P)介面750交換資訊。如圖7中所示，IMC 772及782將處理器耦接至個別記憶體，亦即，記憶體732及記憶體734，該等記憶體可為局部 地附接至個別處理器的主記憶體之部分。
處理器770、780各自可使用點對點介面電路776、794、786、798經由個別P-P介面752、754與晶片組790交換資訊。晶片組790亦可經由高效能圖形介面739與高效能圖形電路738交換資訊。
在任一處理器中或兩個處理器外部，可包括共享快取記憶體(未展示)，而該共享快取記憶體經由P-P互連體與該等處理器連接，使得當處理器被置於低功率模式中時，可將任一處理器或兩個處理器之局域快取記憶體資訊儲存在該共享快取記憶體中。
晶片組790可經由介面796耦接至第一匯流排716。在一實施例中，第一匯流排716可為周邊部件互連(PCI)匯流排，或者諸如高速PCI匯流排或另一第三代I/O互連匯流排之匯流排，但本發明之範疇不限於此。
如圖7中所示，各種I/O裝置714以及匯流排橋接器718可耦接至第一匯流排716，該匯流排橋接器將第一匯流排716耦接至第二匯流排720。在一實施例中，第二匯流排720可為低接腳計數(LPC)匯流排。各種裝置可耦接至第二匯流排720，其中包括例如鍵盤及/或滑鼠722、通訊裝置727及儲存單元728(諸如碟片驅動機或其他大量儲存裝置)，在一實施例中，該儲存單元可包括指令/碼及資料730。此外，音訊I/O 724可耦接至第二匯流排720。請注意，其他架構係可能的。例如，代替圖7之點對點架構，系統可實行多分支匯流排或其他此類架構。
現參閱圖8，所展示係根據本發明之一實施例之第三系統800的方塊圖。圖7及圖8中的相似元件帶有相似參考數字，且圖8已省略圖7之某些態樣以避免混淆圖8之其他態樣。
圖8例示出處理器870、880分別可包括整合型記憶體及I/O控制邏輯組件(「CL」)872及882。對於至少一實施例，CL 872、882可包括整合型記憶體控制器單元，諸如以上結合圖5及圖7所述之該整合型記憶體控制器單元。另外，CL 872、882亦可包括I/O控制邏輯組件。圖8例示出不僅記憶體832、834耦接至CL 872、882，而且I/O裝置814亦耦接至控制邏輯組件872、882。舊式I/O裝置815耦接至晶片組890。
現參閱圖9，所展示係根據本發明之一實施例之SoC 900的方塊圖。圖5中之類似元件帶有相似參考數字。此外，虛線方框為更先進SoC上之選擇性特徵。在圖9中，互連單元902耦接至以下各者：應用處理器910，其包括一或多個核心502A-N之集合及共享快取記憶體單元506；系統代理單元510；匯流排控制器單元516；整合型記憶體控制器單元514；一或多個媒體處理器920之集合，其可包括整合型圖形邏輯組件508、用於提供靜物攝影機及/或視訊攝影機功能之影像處理器924、用於提供硬體音訊加速之音訊處理器926及用於提供視訊編碼/解碼加速之視訊處理器928；靜態隨機存取記憶體(SRAM)單元930；直接記憶體存取(DMA)單元932；以及用於耦接至一或多個外部顯示器之 顯示單元940。
圖10例示出含有中央處理單元(CPU)及圖形處理單元(GPU)之處理器，該處理器可執行根據一實施例之至少一指令。在一實施例中，可由CPU執行根據至少一實施例之用以執行運算的指令。在另一實施例中，可由GPU執行指令。在又一實施例中，可經由由GPU及CPU執行的運算之組合為執行指令。例如，在一實施例中，可接收且解碼根據一實施例之指令，以用於在GPU上執行。然而，可由CPU執行解碼後指令內之一或多個運算，且將結果返回至GPU以用於指令之最終引退。相反地，在一些實施例中，CPU可充當主處理器，且GPU充當共處理器。
在一些實施例中，可由GPU執行受益於高並行通量處理器的指令，而可由CPU執行受益於得益於深管線架構的處理器之效能的指令。例如，圖形、科學應用、金融應用及其他並行工作負荷可受益於GPU之效能且因此可被執行，而諸如作業系統核心或應用程式碼之較連續應用可較佳適合於CPU。
在圖10中，處理器1000包括CPU 1005、GPU 1010、影像處理器1015、視訊處理器1020、USB控制器1025、UART控制器1030、SPI/SDIO控制器1035、顯示裝置1040、高畫質多媒體介面(HDMI)控制器1045、MIPI控制器1050、快閃記憶體控制器1055、雙資料速率(DDR)控制器1060、安全引擎1065及I2S/I2C(Integrated Interchip Sound/Inter-Integrated Circuit)介面1070。其他邏輯組件及電 路可包括於圖10之處理器中，其中包括更多CPU或GPU以及其他周邊介面控制器。
至少一實施例之一或多個態樣可藉由儲存於機器可讀媒體上之代表性資料來實行，該機器可讀媒體表示處理器內之各種邏輯組件，該資料在由機器讀取時使機器製造邏輯組件來執行本文所述之技術。此類表示(稱為IP核心)可儲存於有形的機器可讀媒體(磁帶)上，且可供應給各種用戶端或製造設施以載入至實際上製作該邏輯組件或處理器的製造機中。例如，IP核心(諸如由ARM Holdings公司開發的CortexTM族處理器及由中國科學院計算技術研究所(ICT)開發的Loongson IP核心)可授權或出售給各種用戶端或被受權人(諸如Texas Instruments、Qualcomm、Apple或Samsung)且實行於由此等用戶端或被受權人生產的處理器。
圖11展示出例示出根據一實施例之IP核心之開發的方塊圖。儲存器1130包括模擬軟體1120及/或硬體或軟體模型1110。在一實施例中，可經由記憶體1140(例如，硬碟片)、有線連接(例如，網際網路)1150或無線連接1160將表示IP核心設計之資料提供至儲存器1130。由模擬工具及模型產生之IP核心資訊然後可傳輸至製作設施，在該製作設施處IP核心資訊可由第三方製造，以執行根據至少一實施例的至少一指令。
在一些實施例中，一或多個指令可對應於第一類型或架構(例如，x86)且在不同類型或架構(例如，ARM)之 處理器上被轉譯或仿真。因此可在任何處理器或處理器類型(其中包括ARM、x86、MIPS、GPU或其他處理器類型或架構)上執行根據一實施例的指令。
圖12例示出如何由不同類型之處理器來仿真根據一實施例的第一類型之指令。在圖12中，程式1205含有一些指令，該等指令可執行與根據一實施例的指令相同或大體上相同之功能。然而，程式1205之指令可具有與處理器1215不同或不相容的類型及/或格式，此意味程式1205中之類型之指令可無法由處理器1215原型地執行。然而，藉助於仿真邏輯組件1210，將程式1205之指令轉譯為能夠由處理器1215原型地執行之指令。在一實施例中，仿真邏輯組件係體現於硬體中。在另一實施例中，仿真邏輯組件係體現於有形的機器可讀媒體中，該媒體含有軟體，用來將程式1205中之類型之指令轉譯為可由處理器1215原型地執行之類型。在其他實施例中，仿真邏輯組件為固定功能或可規劃硬體與儲存於有形的機器可讀媒體上之程式之組合。在一實施例中，處理器含有仿真邏輯組件，然而在其他實施例中，仿真邏輯組件存在於處理器外部且由第三方提供。在一實施例中，處理器能夠藉由執行含於處理器中或與處理器相關聯之微碼或韌體來載入仿真邏輯組件，該仿真邏輯組件係體現於含有軟體之有形的機器可讀媒體中。
圖13為對照根據本發明之實施例的軟體指令轉換器之用途的方塊圖，該軟體指令轉換器用以將來源指令 集中之二進位指令轉換成目標指令集中之二進位指令。在所例示之實施例中，指令轉換器為軟體指令轉換器，但指令轉換器或者可以軟體、韌體、硬體、或其各種組合來實行。圖13展示出，可使用x86編譯器1304來編譯用高階語言1302撰寫的程式以產生x86二進位碼1306，該x86二進位碼可由具有至少一x86指令集核心之處理器1316原型地執行。具有至少一x86指令集核心之處理器1316表示可執行與具有至少一x86指令集核心之Intel處理器大體相同的功能之任何處理器，上述執行係藉由相容地執行或以其他方式處理以下各者：(1)Intel x86指令集核心之指令集的大部分，或(2)旨在在具有至少一x86指令集核心之Intel處理器上執行的應用程式或其他軟體之目標碼版本，以便達成與具有至少一x86指令集核心之Intel處理器大體相同的結果。x86編譯器1304表示可操作以產生x86二進位碼1306(例如目標碼)之編譯器，該x86二進位碼在經額外連結處理或未經額外連結處理的情況下可在具有至少一x86指令集核心之處理器1316上執行。類似地，圖13展示出，可使用替代性指令集編譯器1308來編譯用高階語言1302撰寫的程式以產生替代性指令集二進位碼1310，該替代性指令集二進位碼可由不具有至少一x86指令集核心之處理器1314(例如，具有多個核心的處理器，該等核心執行MIPS Technologie公司(Sunnyvale,CA)之MIPS指令集，及/或該等核心執行ARM Holdings公司(Sunnyvale,CA)之ARM指令集)原型地執行。指令轉換器1312用來將x86二進位碼1306轉換成可由 不具有一x86指令集核心之處理器1314原型地執行的碼。此轉換後的碼不可能與替代性指令集二進位碼1310相同，因為能夠實現此操作的指令轉換器很難製作，然而，轉換後的碼將完成一般運算且由來自替代性指令集之指令構成。因此，指令轉換器1312表示經由仿真、模擬或任何其他處理程序來允許不具有x86指令集處理器或核心之處理器或其他電子裝置執行x86二進位碼1306的軟體、韌體、硬體或其組合。
圖14例示出用於基因定序及排比處理之實例之一實施例的圖表，該基因定序及排比處理可使用用以提供SIMD向量族群計數功能之指令。雙螺旋1401包含經由四個鹼基核苷酸，亦即胸腺嘧啶、胞嘧啶、腺嘌呤及鳥嘌呤之鹼基對由氫鍵彼此連接的兩股反平行取向的糖磷酸骨架。鹼基對(例如1410及1420)由諸如沿如1402中所示之糖磷酸骨架組織於序列中的1403之核苷酸構成。例如，鹼基對1410由鳥嘌呤核苷酸1412及胞嘧啶核苷酸1414構成；鹼基對1420由胸腺嘧啶核苷酸1422及腺嘌呤核苷酸1424構成。核苷酸之序列由電腦應用軟體1404編碼、儲存且處理(例如，作為T、C、A及G之字符串1442及1444；及/或作為鹼基核苷酸之2位元或有時4位元壓縮編碼之序列1452及1454)。
人類基因表示大量資訊，且儲存此類大量資訊通常涉及將四個鹼基核苷酸，亦即胸嘧啶、胞嘧啶、腺嘌呤及鳥嘌呤(T、C、A、G)表示為位元對。在人類基因中存在約30億個鹼基對，且每鹼基兩個位元(四個選擇)，人類基因 具有約60億個位元或約750MB資訊(儲存每一染色體之一複本)。更常見的實踐可用以使用兩個位元之資料至少以中間格式來表示鹼基對之每一鹼基核苷酸，從而需要約1.4GB資訊。用於儲存序列之一格式被稱為「packedDna」。緊縮為每鹼基兩個位元的DNA或去氧核糖核酸表示為二進位2位元值：T=00，C=01，A=10，G=11。第一鹼基在位元組之最高有效的2個位元中；最後鹼基在最低有效的2個位元中。例如，序列TCAG以二進位表示為00011011(十六進位0x1B)。DNA定序技術需要快速且準確的排比程式，例如，基於使用Burrows-Wheeler變換的反向搜尋的該等排比程式之一通常在飛行中(on the fly)建構用於各種序列長度之鹼基核苷酸出現計數之巨大陣列。因此，對核苷酸之出現進行快速計數可顯著地影響效能及記憶體儲存要求。
圖15A例示出用於在準備使用用以提供SIMD向量族群計數功能之指令中的向量次位元組解壓之實例之一實施例的流程圖。過程1501及本文揭示之其他過程係由處理區塊執行，該等處理區塊可包含可由通用機器或由專用機器或由兩者之組合執行的專用硬體或軟體或韌體運算碼。
所例示之實例為自緊縮每元件2位元格式(例如諸如paclkedDna)至每位元組元件8位元格式的向量解壓之實例。因為二除八，所以緊縮每元件2位元格式之每一位元組平均含有四個元件--每一可能的初始位元排比之一。
在過程1501之混洗處理區塊1509中，將含有至少 一第一兩個次位元組元件a及e的來源1512之第一位元組零(0)及第二位元組一(1)混洗或複製至向量1515之第一向量元件(例如，32位元向量元件)之最低有效部分中。將含有至少一第二兩個次位元組元件i及m的第三位元組二(2)及第四位元組三(3)混洗或複製至向量1515之第一向量元件之最高有效部分中。在混洗處理區塊1509中亦展示出，在為移位作準備中，將含有至少一第三兩個次位元組元件b及f的來源1512之第五位元組零(0)及第六位元組一(1)混洗或複製至向量1515之第二向量元件之最低有效部分中，且將含有至少一第四兩個次位元組元件j及n的第七位元組二(2)及第八位元組三(3)混洗或複製至向量1515之第二向量元件之最高有效部分中。將瞭解到，所有第一兩個次位元組元件及第二兩個次位元組元件可具有相同初始位元排比，且所有第三兩個次位元組元件及第四兩個次位元組元件亦可具有相同初始位元排比。在混洗處理區塊1509中亦展示出，將含有至少一第五兩個次位元組元件c及g的來源1512之第九位元組零(0)及第十位元組一(1)混洗或複製至向量1515之第三向量元件之最低有效部分中，且將含有至少一第六兩個次位元組元件k及o的第十一位元組二(2)及第十二位元組三(3)混洗或複製至向量1515之第三向量元件之最高有效部分中。在為移位作準備中，將含有至少一第七兩個次位元組元件d及h的來源1512之第十三位元組零(0)及第十四位元組一(1)混洗或複製至向量1515之第四向量元件之最低有效部分中，且將含有至少一第八兩個次位元組元件l及p的第 十五位元組二(2)及第十六位元組三(3)混洗或複製至向量1515之第四向量元件之最高有效部分中。
在移位處理區塊1517中，使保存第一兩個及第二兩個次位元組元件(亦即a、e、i及m)的向量1515之第一向量元件移位向量1522中之第一移位計數零(0)；使保存第三兩個及第四兩個次位元組元件(亦即b、f、j及n)的第二向量元件移位第二移位計數二(2)；使保存第五兩個及第六兩個次位元組元件(亦即c、g、k及o)的第三向量元件移位第三移位計數四(4)；且使保存第七兩個及第八兩個次位元組元件(亦即d、h、l及p)的第四向量元件移位第四移位計數六(6)，以使次位元組元件排比至向量1525中的該等次位元組元件之個別位元組之最低有效位元。在一實施例中，此等移位係由SIMD移位器在向量1515之32位元向量元件上並行地執行。在替代性實施例中，可相反地使用更小或更大的移位，且並非所有移位可並行地執行。
在混洗處理1528中，將來自移位後第一、第二、第三及第四向量元件的最低有效位元組位置中每一個的位元組混洗或複製至向量1530之第一向量元件(例如，32位元向量元件)中；將來自移位後第一、第二、第三及第四向量元件的第二最低有效位元組位置中每一個的位元組混洗或複製至向量1530之第二向量元件中；將來自移位後第一、第二、第三及第四向量元件的第二最高有效位元組位置中每一個的位元組混洗或複製至向量1530之第三向量元件中，且將來自移位後第一、第二、第三及第四向量元件的 最高有效位元組位置中每一個的位元組混洗或複製至向量1530之第四向量元件中，以復原其原始次位元組順序。在一實施例中，混洗或複製可由SIMD混洗器根據自解碼一或多個指令產生的單個微運算或micro-op並行地執行，以提供SIMD向量次位元組解壓功能。在替代性實施例中，混洗或複製亦可由SIMD混洗器或其他SIMD執行單元根據多於一個微運算或micro-op執行。
在與(AND)處理區塊1542中，校正或遮蔽(例如，使用向量1541)向量1530之每一位元組之許多最高有效位元。在一實施例中，如圖所示，校正該等許多位元在32位元向量元件之每一位元組中將六個位元設定為零。在一些實施例中，過程1501之SIMD向量次位元組解壓可實行為巨集指令之序列，或微碼指令之序列，或者實行為兩者之組合。
圖15B例示出用於在準備使用用以提供SIMD向量族群計數功能之指令中的向量次位元組解壓之示例性過程1502之一替代性實施例的流程圖。
所例示之實例為自緊縮每元件4位元格式至每位元組元件8位元格式的向量解壓之實例。因為四亦除八，所以每元件緊縮4位元格式之每一位元組平均含有兩個元件--每一可能的初始位元排比之一。
在過程1502之混洗處理區塊1510中，將含有至少一第一兩個次位元組元件a及e的來源1514之第一位元組零(0)及第二位元組二(2)混洗或複製至向量1515之第一向量 元件(例如32位元向量元件)之最低有效部分中。將含有至少一第二兩個次位元組元件i及m的第三位元組四(4)及第四位元組六(6)混洗或複製至向量1515之第一向量元件之最高有效部分中。在混洗處理區塊1510中亦展示出，在為移位作準備中，將含有至少一第三兩個次位元組元件b及f的來源1514之第五位元組零(0)及第六位元組二(2)混洗或複製至向量1515之第二向量元件之最低有效部分中，且將含有至少一第四兩個次位元組元件j及n的第七位元組四(4)及第八位元組六(6)混洗或複製至向量1515之第二向量元件之最高有效部分中。將瞭解到，所有第一兩個次位元組元件及第二兩個次位元組元件可具有相同初始位元排比，且所有第三兩個次位元組元件及第四兩個次位元組元件亦可具有相同初始位元排比。在混洗處理區塊1510中亦展示出，將含有至少一第五兩個次位元組元件c及g的來源1514之第九位元組一(1)及第十位元組三(3)混洗或複製至向量1515之第三向量元件之最低有效部分中，且將含有至少一第六兩個次位元組元件k及o的第十一位元組五(5)及第十二位元組七(7)混洗或複製至向量1515之第三向量元件之最高有效部分中。在為移位作準備中，將含有至少一第七兩個次位元組元件d及h的來源1514之第十三位元組一(1)及第十四位元組三(3)混洗或複製至向量1515之第四向量元件之最低有效部分中，且將含有至少一第八兩個次位元組元件l及p的第十五位元組五(5)及第十六位元組七(7)混洗或複製至向量1515之第四向量元件之最高有效部分中。
在移位處理區塊1518中，使保存第一兩個及第二兩個次位元組元件(亦即a、e、i及m)的向量1515之第一向量元件移位向量1522中之第一移位計數零(0)；使保存第三兩個及第零兩個次位元組元件(亦即b、f、j及n)的第二向量元件移位第二移位計數四(4)；使保存第五兩個及第六兩個次位元組元件(亦即c、g、k及o)的第三向量元件移位第三移位計數零(0)；且使保存第七兩個及第八兩個次位元組元件(亦即d、h、l及p)的第四向量元件移位第四移位計數四(4)，以使次位元組元件排比至向量1525中的該等次位元組元件之個別位元組之最低有效位元。在一實施例中，此等移位係由SIMD移位器在向量1515之32位元向量元件上並行地執行。在替代性實施例中，可相反地使用更小或更大的移位，且並非所有移位可並行地執行。
在混洗處理1528中，將來自移位後第一、第二、第三及第四向量元件的最低有效位元組位置中每一個之位元組混洗或複製至向量1530之第一向量元件(例如，32位元向量元件)中；將來自移位後第一、第二、第三及第四向量元件的第二最低有效位元組位置中每一個之位元組混洗或複製至向量1530之第二向量元件中；將來自移位後第一、第二、第三及第四向量元件的第二最高有效位元組位置中每一個之位元組混洗或複製至向量1530之第三向量元件中，且將來自移位後第一、第二、第三及第四向量元件的最高有效位元組位置中每一個之位元組混洗或複製至向量1530之第四向量元件中，以復原其原始次位元組順序。在 一實施例中，混洗或複製可由SIMD混洗器根據自解碼一或多個指令產生的單個微運算或micro-op並行地執行，以提供SIMD向量次位元組解壓功能。在替代性實施例中，混洗或複製亦可由SIMD混洗器或其他SIMD執行單元根據多於一個微運算或micro-op執行。
在與(AND)處理區塊1544中，校正或遮蔽(例如，使用向量1543)向量1530之每一位元組之許多最高有效位元。在一實施例中，如圖所示，校正該等許多位元在32位元向量元件之每一位元組中將四個位元設定為零。在一些實施例中，過程1502之SIMD向量次位元組解壓可實行為巨集指令之序列，或微碼指令之序列，或者實行為兩者之組合。
將瞭解到，在執行用以提供SIMD向量族群計數功能予緊縮位元組資料之指令之前，過程1501及1502可尤其有用。另一方面，當支援用以直接提供SIMD向量族群計數功能予緊縮2位元資料格式或緊縮4位元資料格式之指令時，過程1501及1502之處理可變為不必要的。
圖16A例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之一實施例。
設備1601之實施例可為用於執行用以提供SIMD族群計數功能之指令的管線400之部分(例如執行級段416)或核心490之部分(例如執行單元462)。設備1601之實施例可與向量暫存器(例如實體暫存器檔案單元458)耦接，該等向量暫存器各自包含一或多個可變多個n個可變大小的資料 欄位，以儲存一或多個可變多個n個可變大小的資料元件之值。設備1601之實施例可亦與解碼級段(例如解碼406)或解碼器(例如解碼單元440)耦接，以解碼指定向量族群計數運算及緊縮資料大小(例如，作為指令助憶碼自身之部分，或作為運算元，或在控制暫存器中)之指令。回應於解碼後指令的一或多個執行單元(例如執行設備1601)可根據指定的緊縮資料大小讀取來源向量1612(例如儲存於記憶體中或儲存於暫存器中)之一部分中的每一緊縮資料欄位之多個位元，其中來源向量之該部分中的第一多個緊縮資料欄位中每一個用以根據指定的緊縮資料大小儲存多個位元。在設備1601之實例中所示的一實施例中，儲存在第一多個緊縮資料欄位中之每一個中的多個位元為兩個。在替代性實施例中，一些其他多個位元可儲存於第一多個緊縮資料欄位中之每一個中。
例如，在設備1601中，將緊縮資料欄位儲存於來源向量1612之第一多個n個資料欄位之一或多個部分中之每一個中，使得來源向量1612之一部分中的每一緊縮資料欄位用以儲存第二多個兩個位元。在處理區塊1620中，回應於用於SIMD 2位元族群計數運算之指令在處理器中被執行，讀取來源向量1612之n個資料欄位之此部分中的緊縮資料欄位，且藉由以下操作來對等於預定值(例如二進位00)的值之出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與預定值進行比較，及接著對POP 1630計數器中的相等之數目進行計數。在用於SIMD 2位元 族群計數之指令的一實施例中，預定值(例如二進位00)可由指令指定為立即運算元。在另一實施例中，預定值可為一組預定固定值1642之一。在另一實施例中，預定值可為由指令指定為暫存器運算元中之一或多個元件的一組值1642之一。處理區塊1620之結果，等於預定值(例如二進位00)的所計數出現可經儲存於對應於來源向量1612之n個資料欄位之該部分的目的地1652之一部分中，作為用於對應的一或多個預定值(例如1642)中每一個之一或多個計數。
選擇性地，在處理區塊1621中，進一步回應於用於SIMD 2位元族群計數運算之指令被執行，藉由以下操作來對等於第二選擇性預定值(例如二進位01)的來源向量1612之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第二預定值進行比較，及接著對POP 1631計數器中的相等之數目進行計數。在用於SIMD 2位元族群計數之指令的一實施例中，第二選擇性預定值(例如二進位01)可由指令指定為立即運算元之部分。在另一實施例中，第二預定值亦可為一組預定固定值1642之一。在另一實施例中，第二預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1642之一。處理區塊1621之結果，等於第二預定值(例如二進位01)的所計數出現亦可經儲存於對應於來源向量1612之n個資料欄位之該部分的目的地1652之一部分中，作為用於對應的一或多個預定值(例如1642)中每一個之一或多個計數。
選擇性地，在處理區塊1622中，進一步回應於用於SIMD 2位元族群計數運算之指令被執行，藉由以下操作來對等於第三選擇性預定值(例如二進位10)的來源向量1612之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第三預定值進行比較，及接著對POP 1632計數器中的相等之數目進行計數。在用於SIMD 2位元族群計數之指令的一實施例中，第三選擇性預定值(例如二進位10)可由指令指定為立即運算元之部分。在另一實施例中，第三預定值亦可為一組預定固定值1642之一。在另一實施例中，第三預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1642之一。處理區塊1622之結果，等於第三預定值(例如二進位10)的所計數出現亦可經儲存於對應於來源向量1612之n個資料欄位之該部分的目的地1652之一部分中，作為用於對應的一或多個預定值(例如1642)中每一個之一或多個計數。
選擇性地，在處理區塊1623中，進一步回應於用於SIMD 2位元族群計數運算之指令被執行，藉由以下操作來對等於第四選擇性預定值(例如二進位11)的來源向量1612之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第四預定值進行比較，及接著對POP 1633計數器中的相等之數目進行計數。在用於SIMD 2位元族群計數之指令的一實施例中，第四選擇性預定值(例如二進位 11)可由指令指定為立即運算元之部分。在另一實施例中，第四預定值亦可為一組預定固定值1642之一。在另一實施例中，第四預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1642之一。處理區塊1623之結果，等於第四預定值(例如二進位11)的所計數出現亦可經儲存於對應於來源向量1612之n個資料欄位之該部分的目的地1652之一部分中，作為用於對應的一或多個預定值(例如1642)中每一個之一或多個計數。
將瞭解到，SIMD族群計數指令可用於基因定序及排比處理。類似壓縮方案亦更通常地使用於其他資料庫、資料挖掘應用及搜尋應用中，使得此等應用亦可使用SIMD族群計數指令。
基因排比中常見的運算為對核苷酸在串內之出現進行計數，以便匹配或部分匹配鹼基對串。在緊縮資料格式(諸如packedDna)的情況下，可另外涉及查找表之使用，連同移位及遮罩運算，以便對串內的不同核苷酸出現進行計數的技術可相反地使用SIMD族群計數指令。藉由使用SIMD族群計數指令，可消除先前對串內的不同核苷酸出現進行計數所需要的運算中之許多。因此，可顯著地改良諸如基因定序及排比處理之應用之效能，且更一般而言用於諸如資料挖掘之資料庫應用及搜尋應用之效能。
圖16B例示出用於執行用以提供SIMD向量族群計數功能之指令的設備1602之一替代性實施例。設備1602之實施例亦可為用於執行用以提供SIMD族群計數功能之 指令的管線400之部分(例如執行級段416)或核心490之部分(例如執行單元462)。設備1602之實施例可與向量暫存器(例如實體暫存器檔案單元458)耦接，該等向量暫存器各自包含一或多個可變多個n個可變大小的資料欄位，以儲存一或多個可變多個n個可變大小的資料元件之值。設備1602之實施例可亦與解碼級段(例如解碼406)或解碼器(例如解碼單元440)耦接，以解碼指定向量族群計數運算及緊縮資料大小(例如，作為指令助憶碼自身之部分，或作為運算元，或在控制暫存器中)之指令。回應於解碼後指令的一或多個執行單元(例如執行設備1602)可根據指定的緊縮資料大小讀取來源向量1612(例如儲存於記憶體中或儲存於暫存器中)之一部分中的每一緊縮資料欄位之多個位元，其中來源向量之該部分中的第一多個緊縮資料欄位中每一個用以根據指定的緊縮資料大小儲存多個位元。在設備1602之實例中所示的一實施例中，儲存在第一多個緊縮資料欄位中每一個中的多個位元為四個位元。在替代性實施例中，一些其他多個位元可儲存於第一多個緊縮資料欄位中的每一個中。
例如，在設備1602中，將緊縮資料欄位儲存於來源向量1614之第一多個n個資料欄位之一或多個部分中之每一個中，使得來源向量1614之一部分中的每一緊縮資料欄位用以儲存第二多個四個位元。在處理區塊1640中，回應於用於SIMD 4位元族群計數運算之指令在處理器中被執行，讀取來源向量1614之n個資料欄位之此部分中的緊縮資 料欄位，且藉由以下操作來對等於預定值(例如T)的值之出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與預定值進行比較，及接著對POP 1630計數器中的相等之數目進行計數。在用於SIMD 4位元族群計數之指令的一實施例中，預定值(例如T)可由指令指定為立即運算元。在另一實施例中，預定值可為一組預定固定值1644之一。在另一實施例中，預定值可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1640之結果，等於預定值(例如T)的所計數出現可經儲存於對應於來源向量1614之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
選擇性地，在處理區塊1641中，進一步回應於用於SIMD 4位元族群計數運算之指令被執行，藉由以下操作來對等於第二選擇性預定值(例如C)的來源向量1614之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第二預定值進行比較，及接著對POP 1631計數器中的相等之數目進行計數。在用於SIMD 4位元族群計數之指令的一實施例中，第二選擇性預定值(例如C)可由指令指定為立即運算元之部分。在另一實施例中，第二預定值亦可為一組預定固定值1644之一。在另一實施例中，第二預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1641之結果，等於第二預定值(例 如C)的所計數出現亦可經儲存於對應於來源向量1614之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
選擇性地，在處理區塊1642中，進一步回應於用於SIMD 4位元族群計數運算之指令被執行，藉由以下操作來對等於第三選擇性預定值(例如A)的來源向量1614之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第三預定值進行比較，及接著對POP 1632計數器中的相等之數目進行計數。在用於SIMD 4位元族群計數之指令的一實施例中，第三選擇性預定值(例如A)可由指令指定為立即運算元之部分。在另一實施例中，第三預定值亦可為一組預定固定值1644之一。在另一實施例中，第三預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1642之結果，等於第三預定值(例如A)的所計數出現亦可經儲存於對應於來源向量1614之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
選擇性地，在處理區塊1643中，進一步回應於用於SIMD 4位元族群計數運算之指令被執行，藉由以下操作來對等於第四選擇性預定值(例如G)的來源向量1614之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計 數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第四預定值進行比較，及接著對POP 1633計數器中的相等之數目進行計數。在用於SIMD 4位元族群計數之指令的一實施例中，第四選擇性預定值(例如G)可由指令指定為立即運算元之部分。在另一實施例中，第四預定值亦可為一組預定固定值1644之一。在另一實施例中，第四預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1643之結果，等於第四預定值(例如G)的所計數出現亦可經儲存於對應於來源向量1614之n個資料欄位之該部分的目的地1654之加侖部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
圖16C例示出用於執行用以提供SIMD向量族群計數功能之指令的設備1603之另一替代性實施例。設備1603之實施例亦可為用於執行用以提供SIMD族群計數功能之指令的管線400之部分(例如執行級段416)或核心490之部分(例如執行單元462)。設備1603之實施例可與向量暫存器(例如實體暫存器檔案單元458)耦接，該等向量暫存器各自包含一或多個可變多個n個可變大小的資料欄位，以儲存一或多個可變多個n個可變大小的資料元件之值。設備1603之實施例可亦與解碼級段(例如解碼406)或解碼器(例如解碼單元440)耦接，以解碼指定向量族群計數運算及緊縮資料大小(例如，作為指令助憶碼自身之部分，或作為運算元，或在控制暫存器中)之指令。回應於解碼後指令的一或 多個執行單元(例如執行設備1603)可根據指定的緊縮資料大小讀取來源向量1618(例如儲存於記憶體中或儲存於暫存器中)之一部分中的每一緊縮資料欄位之多個位元，其中來源向量之該部分中的第一多個緊縮資料欄位中每一個用以根據指定的緊縮資料大小儲存多個位元。在設備1603之實例中所示的一實施例中，儲存在第一多個緊縮資料欄位中每一個中的多個位元為八個位元。在替代性實施例中，一些其他多個位元可儲存於第一多個緊縮資料欄位中的每一個中。
例如，在設備1603中，將緊縮資料欄位儲存於來源向量1618之第一多個n個資料欄位之一或多個部分中之每一個中，使得來源向量1618之一部分中的每一緊縮資料欄位用以儲存第二多個八個位元。在處理區塊1680中，回應於用於SIMD 8位元族群計數運算之指令在處理器中被執行，讀取來源向量1618之n個資料欄位之此部分中的緊縮資料欄位，且藉由以下操作來對等於預定值(例如0x58)的值之出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與預定值進行比較，及接著對POP 1630計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，預定值(例如0x58)可由指令指定為立即運算元。在另一實施例中，預定值可為一組預定固定值1644之一。在另一實施例中，預定值可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1680之結果，等於預定值(例如0x58)的所計數出現可經儲 存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
選擇性地，在處理區塊1681中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於第二選擇性預定值(例如0x43)的來源向量1618之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第二預定值進行比較，及接著對POP 1631計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，第二選擇性預定值(例如0x43)可由指令指定為立即運算元之部分。在另一實施例中，第二預定值亦可為一組預定固定值1644之一。在另一實施例中，第二預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1681之結果，等於第二預定值(例如0x43)的所計數出現亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
選擇性地，在處理區塊1682中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於第三選擇性預定值(例如0x41)的來源向量1618之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取 的值與第三預定值進行比較，及接著對POP 1632計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，第三選擇性預定值(例如0x41)可由指令指定為立即運算元之部分。在另一實施例中，第三預定值亦可為一組預定固定值1644之一。在另一實施例中，第三預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1682之結果，等於第三預定值(例如0x41)的所計數出現亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
選擇性地，在處理區塊1683中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於第四選擇性預定值(例如0x47)的來源向量1618之n個資料欄位之此部分中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第四預定值進行比較，及接著對POP 1633計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，第四選擇性預定值(例如0x47)可由指令指定為立即運算元之部分。在另一實施例中，第四預定值亦可為一組預定固定值1644之一。在另一實施例中，第四預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1683之結果，等於第四預定值(例如0x47)的所計數出現亦可經儲存於對應於來源向量 1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
圖16D例示出用於執行用以提供SIMD向量族群計數功能之指令的設備1604之另一替代性實施例。設備1604之實施例亦可為用於執行用以提供SIMD族群計數功能之指令的管線400之部分(例如執行級段416)或核心490之部分(例如執行單元462)。設備1604之實施例可與向量暫存器(例如實體暫存器檔案單元458)耦接，該等向量暫存器各自包含一或多個可變多個n個可變大小的資料欄位，以儲存一或多個可變多個n個可變大小的資料元件之值。設備1604之實施例可亦與解碼級段(例如解碼406)或解碼器(例如解碼單元440)耦接，以解碼指定向量族群計數運算及緊縮資料大小(例如，作為指令助憶碼自身之部分，或作為運算元，或在控制暫存器中)之指令。回應於解碼後指令的一或多個執行單元(例如執行設備1604)可根據指定的緊縮資料大小讀取來源向量1618(例如儲存於記憶體中或儲存於暫存器中)之一部分中的每一緊縮資料欄位之多個位元，其中來源向量之該部分中的第一多個緊縮資料欄位中每一個用以根據指定的緊縮資料大小儲存多個位元。在設備1604之實例中所示的一實施例中，儲存在第一多個緊縮資料欄位中每一個中的多個位元為八個位元。在替代性實施例中，一些其他多個位元可儲存於第一多個緊縮資料欄位中的每一個中。
例如，在設備1604中，將緊縮資料欄位儲存在來源向量1618之多個n個資料欄位之一或多個部分中之每一個中，使得來源向量1618之一部分中的每一緊縮資料欄位用以儲存多個八個位元。在處理區塊1684中，回應於用於SIMD 8位元族群計數運算之指令的一實施例在處理器中被執行，讀取來源向量1618之n個資料欄位之一部分(例如，最低有效部分)中的緊縮資料欄位，且藉由以下操作來對等於預定值(例如0x58)的值之出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與預定值進行比較，及接著對POP 1634計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，預定值(例如0x58)可由指令指定為立即運算元。在另一實施例中，預定值可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1684之結果，等於預定值(例如0x58)的所計數出現(例如在最低有效部分中)可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如0x58)之一或多個計數。
在處理區塊1685中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於第二選擇性預定值(例如0x43)的來源向量1618之n個資料欄位之一部分(例如第二最低有效部分)中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第二預定值進行比較，及接著將 POP 1635計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，第二選擇性預定值(例如0x43)可由指令指定為立即運算元之部分。在另一實施例中，第二預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1685之結果，等於第二預定值(例如0x43)的所計數出現(例如在第二最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如0x43)之一或多個計數。
在處理區塊1686中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於第三選擇性預定值(例如0x41)的來源向量1618之n個資料欄位之一部分(例如第三最低有效部分)中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第三預定值進行比較，及接著對POP 1636計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，第三選擇性預定值(例如0x41)可由指令指定為立即運算元之部分。在另一實施例中，第三預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1686之結果，等於第三預定值(例如0x41)的所計數出現(例如在第三最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如0x41)之一或多個計數。
在處理區塊1687中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於第四選擇性預定值(例如0x47)的來源向量1618之n個資料欄位之一部分(例如第四最低有效部分)中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與第四預定值進行比較，及接著對POP 1637計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，第四選擇性預定值(例如0x47)可由指令指定為立即運算元之部分。在另一實施例中，第四預定值亦可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1687之結果，等於第四預定值(例如0x47)的所計數出現(例如在第四最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1654之一部分中，作為用於對應的一或多個預定值(例如0x47)之一或多個計數。
圖16E例示出用於執行用以提供SIMD向量族群計數功能之指令的設備之另一替代性實施例。設備1605之實施例亦可為用於執行用以提供SIMD族群計數功能之指令的管線400之部分(例如執行級段416)或核心490之部分(例如執行單元462)。設備1605之實施例可與向量暫存器(例如實體暫存器檔案單元458)耦接，該等向量暫存器各自包含一或多個可變多個n個可變大小的資料欄位，以儲存一或多個可變多個n個可變大小的資料元件之值。設備1605之實施例可亦與解碼級段(例如解碼406)或解碼器(例如解碼單 元440)耦接，以解碼指定向量族群計數運算及緊縮資料大小(例如，作為指令助憶碼自身之部分，或作為運算元，或在控制暫存器中)之指令。回應於解碼後指令的一或多個執行單元(例如執行設備1605)可根據指定的緊縮資料大小讀取來源向量1618(例如儲存於記憶體中或儲存於暫存器中)之一部分中的每一緊縮資料欄位之多個位元，其中來源向量之該部分中的第一多個緊縮資料欄位中每一個用以根據指定的緊縮資料大小儲存多個位元。在設備1605之實例中所示的一實施例中，儲存在第一多個緊縮資料欄位中每一個中的多個位元為八個位元。在替代性實施例中，一些其他多個位元可儲存於第一多個緊縮資料欄位中的每一個中。
例如，在設備1605中，將緊縮資料欄位儲存在來源向量1618之多個n個資料欄位之一或多個部分中的每一個中，使得來源向量1618之一部分中的每一緊縮資料欄位用以儲存多個八個位元。在處理區塊1648中，回應於用於SIMD 8位元族群計數運算之指令的一實施例在處理器中被執行，讀取來源向量1618之n個資料欄位之一部分(例如，最低有效部分)中的緊縮資料欄位，且藉由以下操作來對等於一或多個預定值(例如1644)的值之出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與一或多個預定值(例如1644)中每一個進行比較，及接著對POP 1643計數器中的相等之數目進行計數。在用於SIMD 8位元族群計數之指令的一實施例中，一或多個預定值(例如1644)可由 指令指定為立即運算元。在另一實施例中，一或多個預定值可為由指令指定為暫存器運算元中之一或多個元件的一組值1644之一。處理區塊1648之結果，等於一或多個預定值(例如1644)中每一個的所計數出現(例如在最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1650之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
在處理區塊1658中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於一或多個預定值(例如1644)中每一個的來源向量1618之n個資料欄位之一部分(例如第二最低有效部分)中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與一或多個預定值(例如1644)進行比較，及接著對POP 1653計數器中的相等之數目進行計數。處理區塊1658之結果，等於一或多個預定值(例如1644)中每一個的所計數出現(例如在第二最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1650之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
在處理區塊1668中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於一或多個預定值(例如1644)的來源向量1618之n個資料欄位之一部分(例如第三最低有效部分)中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮 資料欄位讀取的值與一或多個預定值進行比較，及接著對POP 1663計數器中的相等之數目進行計數。處理區塊1668之結果，等於一或多個預定值(例如1644)中每一個的所計數出現(例如在第三最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1650之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
在處理區塊1678中，進一步回應於用於SIMD 8位元族群計數運算之指令被執行，藉由以下操作來對等於一或多個預定值(例如1644)的來源向量1618之n個資料欄位之一部分(例如第四最低有效部分)中的緊縮資料欄位中之值的出現進行計數：首先將自用於相等之此部分中的緊縮資料欄位讀取的值與一或多個預定值進行比較，及接著對POP 1673計數器中的相等之數目進行計數。處理區塊1678之結果，等於一或多個預定值(例如1644)中每一個的所計數出現(例如在第四最低有效部分中的)亦可經儲存於對應於來源向量1618之n個資料欄位之該部分的目的地1650之一部分中，作為用於對應的一或多個預定值(例如1644)中每一個之一或多個計數。
將瞭解到，本文揭示的用於執行SIMD族群計數指令之設備可用於基因定序及排比處理，以改良計算效率且減少功率消耗。類似壓縮方案亦更通常地使用於其他資料庫、資料挖掘應用及搜尋應用中，使得此等應用可亦使用本文揭示的用於SIMD族群計數指令之設備，以改良計算 效率且減少功率消耗。
圖17A例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程1701之一實施例的流程圖。在過程1701之處理區塊1710中，儲存來源向量之n個資料欄位之一或多個部分中的資料欄位，使得來源向量之一部分中的每一資料欄位用以儲存多個位元。在處理區塊1720中，在處理器中執行用於SIMD族群計數運算之指令。接著在處理區塊1730中，對於來源向量之n個資料欄位之此部分中的資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1740中，將所計數出現儲存於對應於來源向量之n個資料欄位之該部分的目的地之一部分中，作為用於對應的一或多個預定值中每一個之一或多個計數。在處理區塊1790中，決定是否完成處理來源向量之所有部分的過程1701。若未完成，則處理重複在處理區塊1730中開始。否則處理在處理區塊1799中結束。
圖17B例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程1702之一替代性實施例的流程圖。在過程1702之處理區塊1712中，儲存來源向量之n個2位元資料欄位之一或多個部分中的資料欄位，使得來源向量之一部分中的每一資料欄位用以儲存一對位元。在處理區塊1722中，在處理器中執行用於SIMD 2位元族群計數運算之指令。接著在處理區塊1732中，對於來源向量之n個2位元資料欄位之此部分中的2位元資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1742中，將所 計數出現儲存於對應於來源向量之n個2位元資料欄位之該部分的目的地之一部分中，作為用於對應的一或多個預定值中每一個之一或多個計數。在處理區塊1790中，決定是否完成處理來源向量之所有部分的過程1702。若未完成，則處理重複在處理區塊1732中開始。否則處理在處理區塊1799中結束。
圖17C例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程1704之另一替代性實施例的流程圖。在過程1704之處理區塊1714中，儲存來源向量之n個4位元資料欄位之一或多個部分中的資料欄位，使得來源向量之一部分中的每一資料欄位用以儲存一對位元。在處理區塊1724中，在處理器中執行用於SIMD 4位元族群計數運算之指令。接著在處理區塊1734中，對於來源向量之n個4位元資料欄位之此部分中的4位元資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1744中，將所計數出現儲存於對應於來源向量之n個4位元資料欄位之該部分的目的地之一部分中，作為用於對應的一或多個預定值中每一個之一或多個計數。在處理區塊1790中，決定是否完成處理來源向量之所有部分的過程1704。若未完成，則處理重複在處理區塊1734中開始。否則處理在處理區塊1799中結束。
圖17D例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程1708之另一替代性實施例的流程圖。在過程1708之處理區塊1718中，儲存來源向量之n 個8位元資料欄位之一或多個部分中的資料欄位，使得來源向量之一部分中的每一資料欄位儲存一對位元。在處理區塊1728中，在處理器中執行用於SIMD 8位元族群計數運算之指令。接著在處理區塊1738中，對於來源向量之n個8位元資料欄位之此部分中的8位元資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1748中，將所計數出現儲存於對應於來源向量之n個8位元資料欄位之該部分的目的地之一部分中，作為用於對應的一或多個預定值中每一個之一或多個計數。在處理區塊1790中，決定是否完成處理來源向量之所有部分的過程1708。若未完成，則處理重複在處理區塊1738中開始。否則處理在處理區塊1799中結束。
圖18A例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程1801之一實施例的流程圖。在過程1801之處理區塊1810中，儲存來源向量之一或多個部分中每一個中的緊縮資料欄位，使得來源向量之一部分中的每一緊縮資料欄位用以儲存多個位元。在處理區塊1820中，解碼指令，該指令指定SIMD族群計數運算及緊縮資料大小。接著在處理區塊1830中，回應於解碼後指令，讀取來源向量之一或多個部分中每一個中的緊縮資料欄位中每一個的多個位元。在處理區塊1840中，對於來源向量之此部分中的緊縮資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1850中，將所計數出現儲存於對應於來源向量部分的目的地之一部分中，作為對應於 一或多個預定值的一或多個計數。在處理區塊1890中，決定是否完成處理來源向量之所有部分的過程1801。若未完成，則處理重複在處理區塊1830中開始。否則處理在處理區塊1899中結束。
圖18B例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程1802之一替代性實施例的流程圖。在過程1802之處理區塊1812中，儲存來源向量之一或多個部分中每一者中的緊縮資料欄位，使得來源向量之一部分中的每一緊縮資料欄位用以儲存一對位元。在處理區塊1822中，解碼指令，該指令指定SIMD族群計數運算及緊縮資料大小。接著在處理區塊1832中，回應於解碼後指令，讀取來源向量之一或多個部分中之一部分中的緊縮資料欄位中每一個的該對位。在處理區塊1842中，對於來源向量之此部分中的緊縮資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1852中，將所計數出現儲存於對應於來源向量部分的目的地之一部分中，作為對應於一或多個預定值的一或多個計數。在處理區塊1890中，決定是否完成處理來源向量之所有部分的過程1802。若未完成，則處理重複在處理區塊1832中開始。否則處理在處理區塊1899中結束。
圖18C例示出例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之另一替代實施例的流程圖。在過程1804之處理區塊1814中，儲存來源向量之一或多個部分中每一個中的緊縮資料欄位，使得來源向量 之一部分中的每一緊縮資料欄位用以儲存4位元尼之位元。在處理區塊1824中，解碼指令，該指令指定SIMD族群計數運算及緊縮資料大小。接著在處理區塊1834中，回應於解碼後指令，讀取來源向量之一或多個部分中之一部分中的緊縮資料欄位中每一個的該尼位元。在處理區塊1844中，對於來源向量之此部分中的緊縮資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1854中，將所計數出現儲存於對應於來源向量部分的目的地之一部分中，作為對應於一或多個預定值的一或多個計數。在處理區塊1890中，決定是否完成處理來源向量之所有部分的過程1804。若未完成，則處理重複在處理區塊1834中開始。否則處理在處理區塊1899中結束。
圖18D例示出用於執行用以提供SIMD向量族群計數功能之指令的示例性過程之另一替代實施例的流程圖。在過程1808之處理區塊1818中，儲存來源向量之一或多個部分中每一者中的緊縮資料欄位，使得來源向量之一部分中的每一緊縮資料欄位用以儲存一位元組之資料。在處理區塊1828中，解碼指令，該指令指定SIMD族群計數運算及緊縮資料大小。接著在處理區塊1838中，回應於解碼後指令，讀取來源向量之一或多個部分中之一部分中的緊縮資料欄位中每一個的該位元組之資料。在處理區塊1848中，對於來源向量之此部分中的緊縮資料欄位，對等於一或多個預定值的值之出現進行計數。在處理區塊1858中，將所計數出現儲存於對應於來源向量部分的目的地之一部 分中，作為對應於一或多個預定值的一或多個計數。在處理區塊1890中，決定是否完成處理來源向量之所有部分的過程1808。若未完成，則處理重複在處理區塊1838中開始。否則處理在處理區塊1899中結束。
將瞭解到，SIMD族群計數指令可用來改良基因定序及排比處理效率。類似壓縮方案亦更通常地使用於其他資料庫、資料挖掘應用及搜尋應用中，使得此等應用亦可使用SIMD族群計數指令來改良效率。
基因排比中常見的運算為對核苷酸在串內之出現進行計數，以便匹配或部分匹配鹼基對串。在緊縮資料格式(諸如packedDna)的情況下，可另外涉及查找表之使用，連同移位及遮罩運算，以便對串內之不同核苷酸出現進行計數的技術可相反地使用SIMD族群計數指令。藉由使用SIMD族群計數指令，可消除先前對串內的不同核苷酸出現進行計數所需要的運算中的許多。因此，可顯著地改良諸如基因定序及排比處理之應用之效能，且更一般而言用於諸如資料挖掘之資料庫應用及搜尋應用之效能。
本文揭示之機構的實施例可以硬體、軟體、韌體或者此類實行方法之組合來實施。本發明之實施例可實行為在可程式化系統上執行之電腦程式或程式碼，該等可程式化系統包含至少一處理器、一儲存系統(包括依電性及非依電性記憶體及/或儲存元件)、至少一輸入裝置及至少一輸出裝置。
可將程式碼應用於輸入指令，以執行本文所述之 功能且產生輸出資訊。可將輸出資訊以已知方式應用於一或多個輸出裝置。出於本申請案之目的，處理系統包括具有處理器之任何系統，諸如數位信號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)或微處理器。
程式碼可以高階程序性或物件導向式程式設計語言來實行，以便與處理系統通訊。必要時，程式碼亦可以組合語言或機器語言來實行。事實上，本文所述之機構的範疇不限於任何特定的程式設計語言。在任何情況下，該語言可為編譯語言或解譯語言。
至少一實施例之一或多個態樣可藉由儲存於機器可讀媒體上之代表性指令來實行，該機器可讀媒體表示處理器內之各種邏輯組件，該等指令在由機器讀取時使機器製造邏輯組件來執行本文所述之技術。此類表示(稱為IP核心)可儲存於有形的機器可讀媒體上，且可供應給各種用戶端或製造設施以載入至實際上製作該邏輯組件或處理器的製造機中。
此等機器可讀儲存媒體可包括(但不限於)由機器或裝置製造或形成的非暫時性有形物品配置，其中包括：儲存媒體，諸如硬碟片、任何其他類型之碟片(包括軟碟片、光碟、光碟片-唯讀記憶體(CD-ROM)、可重寫光碟片(CD-RW)及磁光碟)；半導體裝置，諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)(諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、可抹除可規劃化唯讀記憶體(EPROM)、快閃記憶體、電氣可抹除可規劃化 唯讀記憶體(EEPROM)、磁性或光學卡；或者適合於儲存電子指令的任何其他類型之媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)之設計資料的非暫時性有形機器可讀媒體，其中設計資料定義本文所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
在一些情況下，可使用指令轉換器將指令自來源指令集轉換成目標指令集。例如，指令轉換器可將指令轉譯(例如，使用靜態二進位轉譯、包括動態編譯之動態二進位轉譯)、漸變、仿真或以其他方式轉換成將由核心處理的一或多個其他指令。指令轉換器可以軟體、硬體、韌體或其組合來實施。指令轉換器可位於處理器上、位於處理器外部，或部分位於處理器上而部分位於處理器外部。
因此，揭示用於執行根據至少一實施例之一或多個指令的技術。雖然已描述且在伴隨圖式中展示出某些示範性實施例，但是將理解，此類實施例僅為對廣泛的發明之例示而非限制，且本發明不限於所展示及描述之特定構造及佈置，因為熟習此項技術者在學習本揭示內容後可想到各種其他修改。在諸如成長迅速且進步不容易預見的技術領域中，所揭示之實施例之佈置及細節可為容易修改的，如在不脫離本揭示案之原理或伴隨申請專利範圍之範疇的情況下藉由賦能於技術進步促進的。
200‧‧‧處理器
201‧‧‧循序前端/前端
202‧‧‧快速排程器/uop排程器/排程器
203‧‧‧亂序執行引擎
204‧‧‧緩慢/一般浮點排程器/uop排程器/排程器
206‧‧‧簡單浮點排程器/uop排程器/排程器
208‧‧‧暫存器檔案/整數暫存器檔案
210‧‧‧暫存器檔案/浮點暫存器檔案
211‧‧‧執行區塊
212‧‧‧執行單元/位址產生單元/AGU
214‧‧‧執行單元/AGU
216‧‧‧執行單元/快速ALU/高速ALU執行單元/整數ALU/ALU
218‧‧‧執行單元/快速ALU/高速ALU執行單元/整數ALU/ALU
220‧‧‧執行單元/緩慢ALU/整數ALU/ALU
222‧‧‧執行單元/浮點ALU/浮點執行區塊/浮點單元
224‧‧‧執行單元/浮點移動單元/浮點執行區塊/浮點單元
226‧‧‧指令預擷取器
228‧‧‧指令解碼器/解碼器
230‧‧‧追蹤快取記憶體
232‧‧‧微碼ROM
234‧‧‧uop隊列

Claims (33)

  1. 一種處理器，其包含：一儲存器，其用以儲存一第一來源向量部分，該第一來源向量部分包含第一多個緊縮資料欄位，其中該來源向量之該第一部分中的各個該等第一多個緊縮資料欄位用以儲存包含四個或多於四個位元的第二多個位元；一目的暫存器部分，其對應於該第一來源向量部分，該目的暫存器部分用以儲存對應的一或多個預定二進位值在該來源向量之該對應的部分中之出現的一或多個計數；一解碼級，其用以對指定一向量族群計數運算及一緊縮資料欄位大小的一第一指令解碼；以及一或多個執行單元，其用以回應於該解碼後的第一指令而進行以下操作：讀取該來源向量之該第一部分中的該等緊縮資料欄位中每一者之該等第二多個位元；對於該來源向量之該第一部分中的該等第一多個資料欄位，對等於該一或多個預定二進位值的二進位值之該等出現進行計數，及將該等所計數的出現儲存於對應於該第一來源向量部分的該目的暫存器之該部分中，作為對應於該一或多個預定二進位值的該等一或多個計數。
  2. 如請求項1之處理器，其中該來源向量之該第一部分為32個位元。
  3. 如請求項1之處理器，其中該來源向量之該第一部分為64個位元。
  4. 如請求項1之處理器，其中用以儲存該來源向量之該第一部分的該儲存器為一32位元暫存器。
  5. 如請求項1之處理器，其中用以儲存該來源向量之該第一部分的該儲存器為一快取記憶體位置。
  6. 如請求項1之處理器，其中用以儲存該來源向量之該第一部分的該儲存器為一向量暫存器之一32位元元件。
  7. 如請求項1之處理器，其中該目的暫存器部分為一32位元暫存器。
  8. 如請求項1之處理器，其中該目的暫存器部分為一64位元暫存器之一32位元部分。
  9. 如請求項1之處理器，其中該目的暫存器部分為一128位元向量暫存器之一32位元元件。
  10. 如請求項1之處理器，其中該目的暫存器部分為一64位元暫存器。
  11. 如請求項1之處理器，其中該等第二多個位元為4個位元。
  12. 如請求項1之處理器，其中該等第二多個位元為8個位元。
  13. 如請求項1之處理器，其中該緊縮資料欄位大小為8個位元。
  14. 如請求項1之處理器，其中該等一或多個預定二進位值由該第一指令指定為一立即運算元。
  15. 如請求項1之處理器，其中該等一或多個預定二進位值由該第一指令指定為一暫存器運算元中之一或多個元件。
  16. 如請求項1之處理器，其進一步包含：一或多個執行單元，其用以回應於該解碼後的第一指令而進行以下操作：讀取該來源向量之一第二部分中的該等緊縮資料欄位中每一者之該等第二多個位元；對於該來源向量之該第二部分中相同的第一多個資料欄位，對等於第二一或多個預定二進位值的二進位值之該等出現進行計數，且將該等所計數出現儲存於對應於該第二來源向量部分的該目的暫存器之一部分中，作為對應於該第二一或多個預定二進位值的第二一或多個計數。
  17. 如請求項16之處理器，其中用以儲存該來源向量之該第一部分的該儲存器亦用以將該來源向量之該第二部分儲存為一向量暫存器之32位元元件。
  18. 如請求項16之處理器，其中對應於該第二來源向量部分的該目的暫存器之該部分為一向量暫存器之一32位元元件。
  19. 如請求項16之處理器，其中該第二一或多個預定二進位 值由該第一指令指定為對應於該第二來源向量部分的一暫存器運算元之一部分中的一或多個元件。
  20. 如請求項16之處理器，其中該第二一或多個預定二進位值由該第一指令指定為對應於該第二來源向量部分的一暫存器運算元之一32位元元件。
  21. 如請求項16之處理器，其中該第二一或多個預定二進位值由該第一指令指定為一立即運算元。
  22. 一種方法，其包含：在一第一向量暫存器之多個n個資料欄位之一第一部分中的每一個中儲存包含四個或四個以上位元的第二多個位元；在一處理器中執行用於一向量族群計數之一SIMD指令；以及對於該第一向量暫存器中的該等多個n個資料欄位之該第一部分，對等於第一一或多個預定二進位值中每一個的二進位值之出現進行計數，且將該等所計數出現儲存於對應於該第一向量暫存器中的該等多個n個資料欄位之該第一部分的一目的暫存器之一部分中，作為對應於該第一一或多個預定二進位值的第一一或多個計數。
  23. 如請求項22之方法，其中該第二一或多個預定二進位值由該第一指令指定為一立即運算元。
  24. 如請求項22之方法，其進一步包含：在該第一向量暫存器之多個n個資料欄位之一第二 部分中的每一個中儲存該等第二多個位元；以及對於該第一向量暫存器中的該等多個n個資料欄位之該第二部分，對等於第二一或多個預定二進位值的二進位值之出現進行計數，且將該等所計數出現儲存於對應於該第一向量暫存器中的該等多個n個資料欄位之該第二部分的該目的暫存器之一部分中，作為對應於該等第二一或多個預定二進位值的第二一或多個計數。
  25. 如請求項24之方法，其中對應於該第一向量暫存器之多個n個資料欄位之該第二部分的該目的暫存器之該部分為該目的暫存器之一32位元元件。
  26. 一種處理系統，其包含：一記憶體；以及多個處理器，其中每一處理器包含：一儲存器，其用以儲存一第一來源向量部分，該第一來源向量部分包含第一多個緊縮資料欄位，其中該來源向量之該第一部分中的各個該等第一多個緊縮資料欄位用以儲存包含四個或四個以上位元的第二多個位元；一目的暫存器部分，其對應於該第一來源向量部分，該目的暫存器部分用以儲存對應的一或多個預定二進位值在該來源向量之該對應的部分中之出現的一或多個計數；一解碼級段，其用以對指定一向量族群計數運 算及一緊縮資料欄位大小的一第一指令解碼；以及一或多個執行單元，其回應於該解碼後等第一指令而進行以下操作：讀取該來源向量之該第一部分中的該等緊縮資料欄位中每一者之該等第二多個位元；對於該來源向量之該第一部分中的該等第一多個資料欄位，對等於該一或多個預定二進位值的二進位值之該等出現進行計數，及將該等所計數的出現儲存於對應於該第一來源向量部分的該目的暫存器之該部分中，作為對應於該一或多個預定二進位值的該等一或多個計數。
  27. 如請求項26之處理系統，其中該等第二多個位元為4個位元。
  28. 如請求項26之處理系統，其中該等第二多個位元為8個位元。
  29. 如請求項26之處理系統，每一處理器進一步包含：一或多個執行單元，其回應於該解碼後的第一指令而進行以下操作：讀取該來源向量之一第二部分中的該等緊縮資料欄位中每一者之該等第二多個位元；對於該來源向量之該第二部分中相同的第一多個資料欄位，對等於第二一或多個預定二進位值的二進位值之該等出現進行計數，且 將該等所計數出現儲存於對應於該第二來源向量部分的該目的暫存器之一部分中，作為對應於該第二一或多個預定二進位值的第二一或多個計數。
  30. 如請求項29之處理系統，其中用以儲存該來源向量之該第一部分的該儲存器亦將該來源向量之該第二部分儲存為一向量暫存器之32位元元件。
  31. 如請求項29之處理系統，其中對應於該第二來源向量部分的該目的暫存器之該部分為一向量暫存器之一32位元元件。
  32. 如請求項29之處理系統，其中該第二一或多個預定二進位值由該第一指令指定為對應於該第二來源向量部分的一暫存器運算元之一部分中的一或多個元件。
  33. 如請求項29之處理系統，其中該第二一或多個預定二進位值由該第一指令指定為一立即運算元。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9411592B2 (en) 2012-12-29 2016-08-09 Intel Corporation Vector address conflict resolution with vector population count functionality
US9823924B2 (en) 2013-01-23 2017-11-21 International Business Machines Corporation Vector element rotate and insert under mask instruction
US9778932B2 (en) 2013-01-23 2017-10-03 International Business Machines Corporation Vector generate mask instruction
US9513906B2 (en) 2013-01-23 2016-12-06 International Business Machines Corporation Vector checksum instruction
US9715385B2 (en) 2013-01-23 2017-07-25 International Business Machines Corporation Vector exception code
US9471308B2 (en) 2013-01-23 2016-10-18 International Business Machines Corporation Vector floating point test data class immediate instruction
US9804840B2 (en) 2013-01-23 2017-10-31 International Business Machines Corporation Vector Galois Field Multiply Sum and Accumulate instruction
US9495155B2 (en) * 2013-08-06 2016-11-15 Intel Corporation Methods, apparatus, instructions and logic to provide population count functionality for genome sequencing and alignment
US9513907B2 (en) 2013-08-06 2016-12-06 Intel Corporation Methods, apparatus, instructions and logic to provide vector population count functionality
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10387150B2 (en) 2015-06-24 2019-08-20 International Business Machines Corporation Instructions to count contiguous register elements having a specific value in a selected location
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10050641B1 (en) 2017-03-23 2018-08-14 Hewlett Packard Enterprise Development Lp List manipulation circuits
EP3654172A1 (en) 2017-04-19 2020-05-20 Shanghai Cambricon Information Technology Co., Ltd Fused vector multiplier and method using the same
CN108734281A (zh) 2017-04-21 2018-11-02 上海寒武纪信息科技有限公司 处理装置、处理方法、芯片及电子装置
CN108733408A (zh) * 2017-04-21 2018-11-02 上海寒武纪信息科技有限公司 计数装置及计数方法
US11042375B2 (en) * 2017-08-01 2021-06-22 Arm Limited Counting elements in data items in a data processing apparatus
WO2020039522A1 (ja) * 2018-08-22 2020-02-27 日本電気株式会社 情報処理装置、情報処理方法及びプログラム
US11340904B2 (en) 2019-05-20 2022-05-24 Micron Technology, Inc. Vector index registers
US11327862B2 (en) 2019-05-20 2022-05-10 Micron Technology, Inc. Multi-lane solutions for addressing vector elements using vector index registers
US11507374B2 (en) * 2019-05-20 2022-11-22 Micron Technology, Inc. True/false vector index registers and methods of populating thereof
US11403256B2 (en) 2019-05-20 2022-08-02 Micron Technology, Inc. Conditional operations in a vector processor having true and false vector index registers
JP2021192187A (ja) 2020-06-05 2021-12-16 富士通株式会社 出現頻度算出プログラム、グラフィックス プロセッシング ユニット、情報処理装置、及び出現頻度算出方法
JP2023030745A (ja) * 2021-08-24 2023-03-08 富士通株式会社 計算機および計算方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250473A (ja) * 1984-05-25 1985-12-11 Hitachi Ltd ベクトルプロセツサ
JPS6162974A (ja) * 1984-09-05 1986-03-31 Hitachi Ltd ベクトルプロセツサ
JPH06105459B2 (ja) * 1988-08-11 1994-12-21 日本電気株式会社 ベクトル処理装置
US5717616A (en) * 1993-02-19 1998-02-10 Hewlett-Packard Company Computer hardware instruction and method for computing population counts
CN1892589B (zh) * 1995-08-31 2011-02-23 英特尔公司 执行多媒体应用的操作的装置、系统及实现该操作的方法
US6070237A (en) * 1996-03-04 2000-05-30 Intel Corporation Method for performing population counts on packed data types
DE69841256D1 (de) * 1997-12-17 2009-12-10 Panasonic Corp Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten
US6230253B1 (en) 1998-03-31 2001-05-08 Intel Corporation Executing partial-width packed data instructions
WO2003056460A1 (fr) * 2001-12-27 2003-07-10 Center For Advanced Science And Technology Incubation, Ltd. Procede de calcul de la frequence d'occurrence d'une sequence, procede de calcul du degre d'isolation et procede d'estimation du degre d'adequation d'une amorce
US20030135332A1 (en) * 2002-01-14 2003-07-17 Hewlett Packard Company Circuit and method for pipelined code sequence searching
US20040249474A1 (en) * 2003-03-31 2004-12-09 Lee Ruby B. Compare-plus-tally instructions
US7274825B1 (en) * 2003-03-31 2007-09-25 Hewlett-Packard Development Company, L.P. Image matching using pixel-depth reduction before image comparison
US6876315B1 (en) 2004-03-12 2005-04-05 International Business Machines Corporation DC-balanced 6B/8B transmission code with local parity
US7565514B2 (en) 2006-04-28 2009-07-21 Freescale Semiconductor, Inc. Parallel condition code generation for SIMD operations
WO2008047432A1 (fr) * 2006-10-19 2008-04-24 Fujitsu Limited Programme de recherche d'informations, supports d'enregistrement comprenant un tel programme enregistré, procédé de recherche d'informations, dispositif de recherche d'informations
US7991987B2 (en) * 2007-05-10 2011-08-02 Intel Corporation Comparing text strings
US8954484B2 (en) * 2009-06-12 2015-02-10 Cray Inc. Inclusive or bit matrix to compare multiple corresponding subfields
US20090172348A1 (en) * 2007-12-26 2009-07-02 Robert Cavin Methods, apparatus, and instructions for processing vector data
US9513905B2 (en) 2008-03-28 2016-12-06 Intel Corporation Vector instructions to enable efficient synchronization and parallel reduction operations
US8386547B2 (en) 2008-10-31 2013-02-26 Intel Corporation Instruction and logic for performing range detection
US20110314263A1 (en) * 2010-06-22 2011-12-22 International Business Machines Corporation Instructions for performing an operation on two operands and subsequently storing an original value of operand
TWI463438B (zh) 2011-03-07 2014-12-01 Ind Tech Res Inst 特徵點描述壓縮方法及特徵點描述壓縮裝置
US9280342B2 (en) 2011-07-20 2016-03-08 Oracle International Corporation Vector operations for compressing selected vector elements
US8539463B2 (en) 2011-07-28 2013-09-17 Qualcomm Innovation Center, Inc. Apparatus and method for improving the performance of compilers and interpreters of high level programming languages
US8949575B2 (en) 2011-12-14 2015-02-03 International Business Machines Corporation Reversing processing order in half-pumped SIMD execution units to achieve K cycle issue-to-issue latency
WO2013095592A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
US20130326196A1 (en) 2011-12-23 2013-12-05 Elmoustapha Ould-Ahmed-Vall Systems, apparatuses, and methods for performing vector packed unary decoding using masks
US20140164733A1 (en) * 2011-12-30 2014-06-12 Ashish Jha Transpose instruction
EP2798465B1 (en) * 2011-12-30 2018-11-14 Intel Corporation Unique packed data element identification processors, methods, systems, and instructions
JP6107513B2 (ja) * 2013-07-29 2017-04-05 富士通株式会社 情報処理システム、情報処理方法、および情報処理プログラム
US9495155B2 (en) 2013-08-06 2016-11-15 Intel Corporation Methods, apparatus, instructions and logic to provide population count functionality for genome sequencing and alignment
US9513907B2 (en) 2013-08-06 2016-12-06 Intel Corporation Methods, apparatus, instructions and logic to provide vector population count functionality
BR112016006129A2 (pt) * 2013-09-25 2017-08-01 Mallinckrodt Llc preparação de 3-fluoropropil-nor-beta-cit radioiodado

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