TWI533141B - 通用序列匯流排系統之在線校正方法及其裝置 - Google Patents

Description

通用序列匯流排系統之在線校正方法及其裝置

本發明係關於通用序列匯流排裝置，特別是關於一種通用序列匯流排裝置的在線校正方法與具有此校正功能之通用序列匯流排裝置或系統。

由於通用序列匯流排(Universal Serial Bus，USB)的大量普及，因而衍生許多不同的通用序列匯流排主機端(Host)(以下簡稱USB主機端)以及通用序列匯流排設備端(Device)(以下簡稱USB設備端)產品。USB主機端與USB設備端為了正確的連結，就必須考慮到訊號的相容性。通用序列匯流排裝置(以下簡稱USB裝置)，如USB主機端或USB設備端，內部設有收發器(transceiver)。收發器用以接收與傳送兩端(主機端與設備端)的資料、及進行訊號的偵測。

另外，USB2.0規格之USB裝置在高速(High-speed)操作時，其訊號係採用電流驅動方式來進行傳輸，而收發器內部的終端電阻(termination impedance)必須符合設計規範的誤差範圍，如此才可以保證訊號接收的正確性、及主機端與設備端連結的相容性。

半導體製程製造產品時常有誤差產生。因此，當一USB裝置與另一USB裝置相連結時，於一收發器看到另一收發器之等效終端電阻，即可能會超出設計規範容許的誤差範圍。所以USB產品為了提高與其它USB裝置的連結相容性，就必須針對此誤差進行修正。

一般的校正方法係使用「自我校正(Self-calibration)」的方法，此方法是參考USB裝置內部的一個參考電壓源或電流源，針對自身裝置產生的誤差加以微調，使之達到設計規範容許的誤差範圍。

然而，USB2.0規格之USB裝置於連結建立過程中的握手機制(handshake)之運作，係屬於主機端與設備端共同參與的過程，由於兩者本身都可能存在誤差，所以只考慮到單一方的終端電阻的誤差調整，仍無法涵蓋雙方貢獻的整體誤差，而可能造成連結時的相容性問題發生、甚或導致產品功能失效、無法正確連結使用。

本發明一實施例之目的之一，在提供一種在線校正方法與具有此校正功能之裝置或系統，其可於同時考慮到通用序列匯流排主機端與裝置端之終端電阻特性。

本發明一實施例之目的之一，在提供一種在線校正方法與具有此校正功能之裝置或系統，其可提高通用序列匯流排裝置之相容性。

本發明一實施例提供了一種適用於通用序列匯流排系統之在線校正方法，通用序列匯流排系統包含有一主機端與一裝置端，該方法包含有下列步驟：首先，提供複數對啁啾(JK)訊號；偵測該些JK訊號，於一預設數目之JK訊號發出前，將裝置端之終端電阻與其耦接之主機端之終端電阻掛載上一電源，以改變該JK訊號的準位，且偵測改變後之啁啾訊號在一節點上的準位變化，根據該準位變化進行在線校正，以使改變後之啁啾訊號的準位維持在一預設範圍內。

本發明另一實施例提供了一種適用於通用序列匯流排裝置之在線校正方法，用以在通用序列匯流排裝置耦接另一通用序列匯流排裝置時進行在線校正，該方法包含有下列步驟：首先，於一第一時間，掛載電源於兩通用序列匯流排裝置分別包含之兩終端電阻，使一啁啾訊號的準位降低並在該兩終端電阻間一節點上造成一電壓準位；以及，於一第二時間，比較該電壓準位與一參考電壓之準位，並根據準位比較之結果調整該終端電阻或該兩終端電阻其中之一的阻值，以使該降低後之啁啾訊號的電壓準位維持在一預設範圍內。其中，上述第二時間在上述第一時間之後，且第一時間係在通用序列匯流排完成高速能力宣告後。

本發明另一實施例提供了一種通用序列匯流排裝置，其係用以連接另一通用序列匯流排裝置並進行一在線較正。該裝置包含有：一電源、一終端電阻、以及一校正電路。其中，校正電路包含有一第一開關電路、一第二開關電路、一比較單元、及一調整單元。開關電路耦接在電源及終端電阻之間，用以使電源經由一節點提供給終端電阻。第二開關電路，用以提供一參考電壓。比較單元，包括一第一輸入端耦接參考電壓，一第二輸入端耦接該節點，以在一輸出端輸出一比較結果。而調整單元，耦接比較單元之輸出端，根據該比較結果調整終端電阻之阻值。其中，第一開關電路在一第一時間導通，將電源掛載上終端電阻，使一啁啾訊號之電壓準位降低並在節點上造成一電壓準位，第二開關電路在一第二時間提供該參考電壓，校正電路將該參考電壓與該節點上之電壓準位相比較以產生該比較結果，調整單元根據該比較結果調整終端電阻之阻值，使降低後之啁啾訊號的電壓準位維持在一預設範圍內。而上述第二時間在上述第一時間之 後，且第一時間係在通用序列匯流排完成高速能力宣告後。

本發明之在線校正方法與具有此校正功能之通用序列匯流排裝置或系統，在主機端與裝置端兩端的終端電阻耦接後，利用JK訊號與耦接之兩終端電阻產生之節點電壓與一參考電壓比較、調整終端電阻大小，使節點電壓實質上等於參考電壓，而達成減少通用序列匯流排裝置連結之誤差、降速、斷線之機率，提升通用序列匯流排裝置相容性之功效。

第1A圖顯示本發明一實施例之通用序列匯流排系統1之示意圖。該通用序列匯流排系統(以下簡稱USB系統)1包含有兩通用序列匯流排裝置(簡稱USB裝置)，該兩USB裝置透過通用序列匯流排(USB bus)連結。如該圖之示例，該兩USB裝置分別為一通用序列匯流排主機端(Host)(以下簡稱主機端)10與一通用序列匯流排裝置端(Device)(以下簡稱裝置端)11。

第1B圖顯示本發明一實施例之USB裝置之校正方法之流程圖。第1C圖顯示第1A圖之主機端10與裝置端11連結之訊號波形圖。

請參考第1B圖，並配合第1A、1C圖說明本發明一實施例之主機端10與裝置端11連結之校正方法。該方法之步驟如下：

步驟S102：開始，請參照第1C圖，此一步驟包括時間t0~t4期間USB裝置的初始動作，在時間t0時，裝置端11透過匯流排耦接主機端10，此時裝置端11之高速收發器之終端電阻R11耦接主機端10之高速收發器之終端電阻R10，且耦接處形成一節點，但尚無訊號(電壓或電流)掛載此兩終端電阻，此時裝置端11電源啟動並維持在高(High)；在時間t0~t1期間，裝置端重置訊號為低(Low)，裝置端11內部重置(Reset)，之後裝置端重置訊號回到High；裝置端11及主機端10在t1~t2期間進行習知的自我校正程序，其中，自我校正程序的完成時間t2早於時間t3；共用USB訊號在電源訊號及裝置端重置完成後，會被切換到高(High)以告知主機端10有裝置端11連接到接口(Port)，在時間t3時，主機端10辨識出有裝置端11接上，主機端10進行重置並將USB訊號拉回低(Low)，接著進入時間t4，即步驟S104。

步驟S104：於時間t4~t5期間，裝置端11透過匯流排提供高速(High speed)的宣告訊號，以宣告裝置端11具有高速通訊的能力，符合USB高速規格。

步驟S106：於時間t5開始，主機端10與裝置端11開始進行交握(handshaking)機制，主機端10發出連續的複數對啁啾訊號(JK訊號)。

步驟S108：裝置端11偵測該些JK訊號，於一預設數目之JK訊號發出前，例如時間t6所示之第三對JK訊號中之K訊號發出前，裝置端11將一電源掛載上其終端電阻，以使該二終端電阻連接形成之節點上產生相應的電性訊號。

步驟S110：在該電源掛載上裝置端內的終端電阻後，JK訊號之電壓準位會降低，即時間t6所示，以供主機端辨識。依據規格書(spec.)之規定，主機端10會根據此一降低後的電壓準位是否在預設範圍內，決定此一連結(LINK)可正常工作、降速工作，或中斷連結不動作。步驟S112：在時間t6後，偵測該準位改變後之JK訊號JK。

步驟S114：在時間tN之前，根據該準位改變後之JK訊號，進行在線校正，使改變後之JK訊號的準位維持在該預設範圍內。

步驟S116：結束，時間tN時，主機端10依據規格書(spec.)之規定完成與裝置端11之交握機制及辨識，裝置端11與主機端10開始通訊，進行資料傳輸。

依據上述方式，本發明提出之USB裝置，除了原本的自我校正外，還可同時參考到主機端10與裝置端11雙方的特性，例如同時參考到兩者的終端電阻，涵蓋兩者貢獻的整體誤差，而進行精確的阻抗校正、微調，正確反映匯流排上的訊號狀態，以提高USB產品的相容性、解決習知技術之問題。本發明提出之USB裝置可設置在主機端10內，亦可以設置於裝置端11。

本發明提出之在線校正方法可由主機端或裝置端進行，第2A圖顯示本發明另一實施例之通用序列匯流排系統2之示意圖。USB系統2亦包含主機端20與裝置端21，在本實施例中，校正電路21a設置於裝置端21，參照第1B圖之流程，主機端20與裝置端21連結後開始執行高速交握機制，如1C圖所示，主機端20發出預定數目之JK訊號(例如第三對半之JK訊號)直到雙方開始資料傳輸之前，即時間t6～tN期間，主機端20之終端電阻R20與裝置端21之終端電阻R21掛載上裝置端21之電源(如電流源)，此時校正電路21a偵測準位改變後之JK訊號，進行在線校正。

第2B圖顯示校正電路21a一實施例的示意圖。在本實施例中，主機端20以主機端電流源I20與一終端電組R20示之。裝置端21中包含有裝置端電流源I21、終端電組R21以及校正電路21a。校正電路21a包含有開關sw1、開關sw2、比較單元com、及調整單元adj，其中，開關sw1一端耦接電源I21，另一端耦接第一終端電阻R21以形成一節點N1；開關sw2的一端耦接比較單元com的一輸入端，另一端則在自我校正電壓V1和在線校正電壓V2之間切換；比較單元com包含二輸入端，其一輸入端耦接開關sw2，另一輸入端則耦接節點N1，調整單元adj耦接比較單元com之輸出端。

以下參考第1B、1C圖配合說明第2B圖之運作方式。

在時間t0～t2期間，主機端20與裝置端21透過USB BUS相耦接，但其終端電阻R20與R21尚未掛載上裝置端21之電源，此時兩端各自進行習知的終端電阻自我校正的動作。以裝置端21為例，在此期間開關sw1導通(On)，開關sw2切至自我校正電壓V1，使比較單元com將自我校正電壓V1與節點N1上的電壓相比較，此時節點N1上的電壓

VN=I21*R21　...(1)

比較單元com比較節點電壓VN與自我校正電壓V1，產生一比較訊號Sc。而調整單元adj接收比較訊號Sc，依據比較訊號Sc調整終端電阻R21之大小，直至節點電壓VN實質上等於自我校正電壓V1，完成自我校正。在一實施例中，假設兩終端電阻R20=R21=45歐姆、兩電流源I1=I2=17.78mA、自我校正電壓V1=800mV，因此於裝置端21節點N1之節點電壓VN約為800mv。由於製程或環境因素影響，節點電壓VN之數值可能會偏離800mv，裝置端21於此自我校正流程，即可將偏離800mv之電壓調整至實質上等於800mV。

在自我校正程序完成後，經過步驟S102～S106後，主機端20得知裝置端21符合USB高速規格，主機端20於時間t5開始連續發出複數對JK訊號。而於步驟S108(時間t6)，即該預設數目之JK訊號(如第三對JK訊號中之K訊號)發出前，開關sw1導通(On)，開關sw2切換至在線校正電壓V2，主機端20與裝置端21的終端電阻R20與R21掛載上裝置端21之電流源I21，因此於步驟S110中，JK訊號之準位下降。接著，進入步驟S112，在該JK訊號準位下降至主機端20完成辨識開始通訊之前，即時間t6～tN期間，由於開關sw1導通(On)，且開關sw2切換至在線校正電壓V2，比較器com比較在線校正電壓V2及JK訊號在裝置端21之節點N1形成的節點電壓VN，此時節點電壓

比較單元com比較節點電壓VN與在線校正電壓V2，依據比較結果產生一比較訊號Sc。調整單元adj再依據比較訊號Sc調整終端電阻R21之大小，直至節點電壓VN實質上等於在線校正電壓V2。在一實施例中，兩終端電阻R20=R21=45歐姆、兩電流源I1=I2=17.78mA、在線校正電壓V2=400mV，此時，兩終端電阻R10、R20已耦接，因此由裝置端21看出之負載為R20並聯R21，約等於22.5歐姆，則於裝置端21節點N1之節點電壓VN約為400mv。由於製程或環境因素影響，節點電壓VN之數值可能會偏離400mv，此時比較單元com比較節點電壓VN與在線校正電壓V2之大小，產生適當之比較訊號Sc，以供調整單元adj調整終端電阻R21，將偏離400mv之電壓調整至實質上等於400mV。

由於每個JK訊號的期間約為50微(μ)秒，而整個JK訊號之時間長度(t6~tN)約為幾十毫(m)秒，因此，裝置端21之校正電路21a將有足夠的時間進行終端電阻校正動作，以達成同時考慮到主機端20與裝置端21兩端終端電阻的調校功效。

在一實施例中，該比較訊號Sc包含有上數訊號(Up)與下數訊號(Dn)，且調整單元adj可為一計數器，依據該上數、或下數訊號以數位之方式調整終端電阻R21的大小。

參照第2C圖所示，校正電路21a亦可藉由開關Sw3，只提供線校正電壓V2，不提供上述自我校正電壓V1，換言之，省略前述的習知自我校正，只進行該預設數目之JK訊號(如第三對JK(JK)訊號之K訊號)後之在線校正。

本發明提出之在線校正方法亦可於主機端20執行，如第3A圖所示，主機端20包含有一主機端電流源I20、終端電阻R20、以及一校正電路20a。其中校正電路20a包含有包含有開關sw4、開關sw5、一比較單元com、及一調整單元adj，其架構與第2B圖校正電路大致相同，不再贅述。主機端20之校正方法之流程圖如第3B圖所示，其時序圖可參考第1C圖，包含下列步驟：步驟S302：開始，裝置端21透過匯流排耦接主機端20，此時裝置端21之高速收發器之終端電阻耦接主機端20之高速收發器之終端電阻，形成一節點，但尚無訊號(電壓或電流)掛載此兩終端電阻，裝置端21電源啟動並進行內部重置，主機端20及裝置端21各自完成自我校正，開關sw4導通且開關sw5切換到自我校正電壓V1。比較單元com比較節點電壓VN與自我校正電壓V1，依據比較結果產生比較訊號Sc，調整單元adj依據比較訊號Sc調整終端電阻R21，直至節點電壓VN實質上等於自我校正電壓V1，完成自我校正功能，此時節點電壓

VN=I20*R20　...(3)

主機端20辨識出有裝置端21連接，進入步驟S304。

步驟S304：裝置端21透過匯流排提供一宣告訊號，通知主機端20裝置端21符合USB高速規格。

步驟S306：主機端20與裝置端21開始進行交握機制，發出複數對JK訊號。

步驟S308：主機端20於一預設數目之JK訊號發出前，例如第三對JK訊號中之K訊號發出前，將一電源掛載上其終端電阻R20，以使終端電阻R20及R21相連接之節點上產生相應的電性訊號。

步驟S310：JK訊號之電壓準位改變。

步驟S312：主機端21偵測該準位改變後的JK訊號。

步驟S314：主機端20根據該準位改變後之JK訊號進行在線校正，使改變後之JK訊號的準位維持在一預設範圍內。參照第3A圖，開關sw4導通(On)，開關sw5切換至在線校正電壓V2，此時JK訊號在節點N1上形成之節點電壓

比較單元com比較節點電壓VN與在線校正電壓V2，產生一比較訊號Sc，調整單元adj再依據比較訊號Sc調整終端電阻R20之大小，直至節點電壓VN實質上等於在線校正電壓V2，換言之，使改變後之JK訊號的準位維持在預設範圍內。

步驟S116：結束，主機端20依據規格書(spec.)之規定完成與裝置端21之交握機制及辨識，主機端20與裝置端21開始通訊，傳輸資料。

藉由前述操作，主機端20可以同時參考到主機端與裝置端之終端電阻進行在線調校，故能有效提高USB裝置的相容性，解決習知技術之問題。

須注意，如第3C圖所示，主機端20之校正電路20a同樣可只使用一開關Sw3來提供在線校正電壓V2，只進行該預設數目之JK訊號(如第三對JK(JK)訊號之K訊號)後之在線校正，省略習知之自我校正動作。

再者，一實施例中，如第4圖所示，主機端與裝置端均可設有校正電路，兩端均進行上述在線調校終端電阻動作，更加提高USB裝置間的相容性。熟悉本領域之技術者，應能依據上述說明理解第4圖之USB系統如何運作及進行在線校正，因此不再贅述。

第5圖顯示本發明一實施例之USB系統5之收發器電路圖。以纜線區段(Cable segment)來區分，纜線區段左方為USB主機端50；右方為USB裝置端51。兩裝置均包含有差動接收器(Differential receiver)50a與51a、校正電路50b與51b、差動驅動器(Differential driver)50c與51c、單端接收器(Single-ended receiver)50d與51d、電流驅動器(Current driver)50e與51e、以及傳輸包絡偵測器(Transmission envelope detector)50f與51f。而主機端50更包含有一斷線包絡偵測器(Disconnect envelope detector)50g。主機端50與裝置端51之校正電路50b與51b係採用上述說明之校正電路實施，差動接收器50a與51a用以提供前述終端電阻，而電流驅動器50e用以提供上述電源(如電流源)。熟悉本領域之技術者應能依據前述說明理解本電路之運作與校正方法，不再重複贅述。於一實施例中，主機端50與裝置端51可以選擇性地設置校正電路50b、51b，例如只有主機端50或裝置端51任一端設有校正電路另一端不設置校正電路。

請注意，本發明各實施例之電路耦接方式如各圖示所示，不再贅述每一圖的線路細節。

本發明之在線校正方法與具有此校正功能之通用序列匯流排裝置，在主機端發出預設數目之JK訊號且主機端與裝置端兩端的終端電阻掛載上電源後，利用JK訊號與耦接之兩終端電阻產生之節點電壓與參考電壓比較，於主機裝置兩端或任一端調整終端電阻大小，使節點電壓實質上等於參考電壓，而達成減少USB裝置連結之誤差、降速、斷線之機率，提升USB裝置相容性之功效。

以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。

1、2、5．．．通用匯流排系統

10、20．．．主機端

11、21．．．裝置端

20a、21a．．．校正電路

R10、R11、R20、R21．．．終端電阻

I20、I21．．．電源

sw1、sw2、sw3、sw4、sw5．．．開關

com．．．比較器

adj．．．調整單元

50a、51a．．．差動接收器

50b、51b．．．校正電路

50c、51c．．．差動驅動器

50d、51d．．．單端接收器

50e、51e．．．電流驅動器

50f、51f．．．傳輸包絡偵測器

50g．．．斷線包絡偵測器

第1A圖顯示本發明一實施例之通用序列匯流排系統之示意圖。

第1B圖顯示本發明一實施例之在線校正方法之流程圖。

第1C圖顯示本發明一實施例之在線校正方法適用之通用序列匯流排裝置或系統之波形圖。

第2A圖顯示本發明一實施例之通用序列匯流排系統之示意圖。

第2B圖顯示本發明一實施例之通用序列匯流排裝置部分電路與之校正電路之示意圖。

第2C圖顯示本發明一實施例之通用序列匯流排裝置部分電路與之校正電路之示意圖。

第3A圖顯示本發明一實施例之通用序列匯流排裝置部分電路與之校正電路之示意圖。

第3B圖顯示本發明一實施例之在線校正方法之流程圖。

第3C圖顯示本發明一實施例之通用序列匯流排裝置部分電路與之校正電路之示意圖。

第4圖顯示本發明一實施例之通用序列匯流排裝置部分電路與之校正電路之示意圖。

第5圖顯示本發明一實施例之通用序列匯流排系統之收發器電路圖。

Claims (12)

1. 一種適用於通用序列匯流排系統之校正方法，該通用序列匯流排系統包含有一主機端與一裝置端，該方法包含有：進行該主機端與該裝置端分別之自我校正動作，以分別校正該主機端與該裝置端之終端電阻；進行該自我校正動作時，提供複數對啁啾訊號；偵測該些啁啾訊號，於一預設數目之該啁啾訊號發出前，將該裝置端之終端電阻與其耦接之該主機端之終端電阻掛載上一電源，以改變該啁啾訊號的準位；偵測該改變後之啁啾訊號在一節點上的準位變化；以及根據該準位變化進行在線校正，以使該改變後之啁啾訊號的準位維持在一預設範圍內。
2. 如申請專利範圍第1項所述之校正方法，其中該預設數目訊號在第三對半之啁啾訊號開始之後。
3. 如申請專利範圍第1項所述之校正方法，其中該校正的步驟包括：將該改變後之啁啾訊號的準位與一參考電壓相比較以產生一比較結果；以及根據該比較結果調整該主機端之終端電阻或該裝置端之終端電阻。
4. 如申請專利範圍第1項所述之校正方法，其中該校正的步驟包括：將該改變後之啁啾訊號的準位與一參考電壓相比較以產生一比較結果；以及 根據該比較結果調整該主機端之終端電阻與該裝置端之終端電阻。
5. 一種適用於通用序列匯流排裝置之校正方法，用於該通用序列匯流排裝置耦接另一通用序列匯流排裝置時，該方法包含有：進行該主機端與該裝置端分別之自我校正動作，以分別校正該主機端與該裝置端之終端電阻；以及進行一在線校正動作，該在線校正動作包含：於一第一時間掛載電源於該兩通用序列匯流排裝置分別包含之兩終端電阻，使一啁啾訊號的準位降低並在該二終端電阻間一節點上造成一電壓準位；以及於一第二時間比較該電壓準位與一參考電壓之準位，並根據準位比較之結果調整該二終端電阻或該二終端電阻其中之一的阻值，以使該降低後之啁啾訊號的電壓準位維持在一預設範圍內；其中，該第二時間在該第一時間之後，且該第一時間在該通用序列匯流排完成高速能力宣告後。
6. 如申請專利範圍第5項所述之校正方法，其中該第一時間係在第三對半之啁啾訊號發出前。
7. 一種通用序列匯流排裝置，用以連接另一通用序列匯流排裝置並進行一在線校正，該通用序列匯流排裝置包含有：一電源；一終端電阻；以及一校正電路，包含有：一第一開關電路，耦接在該電源及該終端電阻之間，用以使該電源經由一節點提供給該終端電阻； 一第二開關電路，用以提供一參考電壓；一比較單元，包括一第一輸入端耦接該參考電壓，一第二輸入端耦接該節點，以在一輸出端輸出一比較結果；以及一調整單元，耦接該比較單元之輸出端，根據該比較結果調整該終端電阻之阻值；其中，該第一開關電路在一第一時間導通，將該電源掛載上該終端電阻，使一啁啾訊號之電壓準位降低並在該節點上造成一電壓準位，該第二開關電路在一第二時間提供該參考電壓，該校正電路將該參考電壓與該節點上之電壓準位相比較以產生該比較結果，該調整單元根據該比較結果調整該終端電阻之阻值，使該降低後之啁啾訊號的電壓準位維持在一預設範圍內，該第二時間在該第一時間之後，且該第一時間在該通用序列匯流排完成高速能力宣告後，其中該第二開關電路在該第一時間前，提供一自我校正電壓，以供該通用序列匯流排裝置進行自我校正。
8. 如申請專利範圍第7項所述之通用序列匯流排裝置，其中該第二開關電路包括：一第一電壓源，提供一在線校正電壓；一第二電壓源，提供一自我校正電壓；以及一開關元件，在該第一電壓源及該第二電壓源之間切換，以將該在線校正電壓或該自我校正電壓做為該參考電壓，提供給該比較單元。
9. 如申請專利範圍第8項所述之通用序列匯流排裝置，其中該在線校正電壓與該自我校正電壓之大小比例與該兩終端電阻之阻抗匹配相關。
10. 如申請專利範圍第7項所述之通用序列匯流排裝置，其中該第一時間係在該通用序列匯流排完成高速能力宣告之後。
11. 如申請專利範圍第7項所述之通用序列匯流排裝置，其中該第一時間係在一預設數目之啁啾訊號發出前。
12. 如申請專利範圍第11項所述之通用序列匯流排裝置，其中該預設數目之啁啾訊號在第三對半之啁啾訊號開始之後。