TWI531159B - 轉導放大器、可編程重組之全差動電壓感測放大器以及可編程重組之全差動電容感測放大器 - Google Patents

轉導放大器、可編程重組之全差動電壓感測放大器以及可編程重組之全差動電容感測放大器 Download PDF

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Description

轉導放大器、可編程重組之全差動電壓感測放大器以及可編程重組之全差動電容感測放大器
本發明是有關於一種可編程重組之全差動放大器，且特別是有關於一種全差動放大器中之轉導放大器。
隨著感測儀器於各種領域之應用的普及，對於低功耗、低雜訊之放大器電路的需求也日益增加。例如生醫感測儀器與環境感測儀器往往需要低雜訊之放大器電路，以放大從生物身上或自然界中所偵測到的微弱訊號。而可攜式或植入式的生醫檢測儀器更會要求放大器電路同時具備低功耗的特點。
然而，當應用於上述感測領域時，習知的放大器電路於功耗及雜訊方面之表現仍有相當大的改進空間。
因此，本發明之一態樣是在提供一種轉導放大器，包含疊接差動對放大電路、驅動偏壓電路以及共模回授電路。疊接差動對放大電路用以接收差動輸入電壓並提供差動輸出電壓。驅動偏壓電路電性連接於疊接差動對放大電路。驅動偏壓電路用以提供第一偏壓電流以驅動疊接差動對放大電路並調整轉導放大器之轉導值。驅動偏壓電路包含第一懸浮閘電晶體。第一懸浮閘電晶體用以調整第一偏壓電流。共模回授電路電性連接於疊接差動對放大電路。共模回授電路用以依據差動輸出電壓調整疊接差動對放大電路之第二偏壓電流，以穩定差動輸出電壓。
依據本發明一實施例，於上述轉導放大器中，共模回授電路包含第二懸浮閘電晶體。第二懸浮閘電晶體用以調整第二偏壓電流。
依據本發明另一實施例，於上述轉導放大器中，疊接差動對放大電路包含第一P型金屬氧化半導體場效電晶體(以下簡稱PMOS電晶體)、第二PMOS電晶體、第一N型金屬氧化半導體場效電晶體(以下簡稱NMOS電晶體)、第二NMOS電晶體、第三PMOS電晶體、第四PMOS電晶體、第三NMOS電晶體以及第四NMOS電晶體。第二PMOS電晶體之源極與第一PMOS電晶體之源極電性相連。第二NMOS電晶體之源極與第一NMOS電晶體之源極電性相連，且第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體以及第二NMOS電晶體之閘極用以接收差動輸入電壓。第三PMOS電晶體之源極與第一PMOS電晶體之汲極 電性相連。第四PMOS電晶體之源極與第二PMOS電晶體之汲極電性相連。第三NMOS電晶體之源極與第一NMOS電晶體之汲極電性相連。第四NMOS電晶體之源極與第二NMOS電晶體之汲極電性相連，且第三PMOS電晶體、第四PMOS電晶體、第三NMOS電晶體以及第四NMOS之汲極用以輸出差動輸出電壓。
本發明之另一態樣是在提供一種全差動電壓感測放大器，上述全差動電壓感測放大器包含轉導放大器、第一回授電阻、第一回授電容、第二回授電阻、第二回授電容、第一輸入電容以及第二輸入電容。轉導放大器包含疊接差動對放大電路、驅動偏壓電路以及共模回授電路。疊接差動對放大電路用以接收差動輸入電壓並提供差動輸出電壓。驅動偏壓電路電性連接於疊接差動對放大電路。驅動偏壓電路用以提供第一偏壓電流以驅動疊接差動對放大電路並調整轉導放大器之轉導值。驅動偏壓電路包含第一懸浮閘電晶體。第一懸浮閘電晶體用以調整第一偏壓電流。共模回授電路電性連接於疊接差動對放大電路。共模回授電路用以依據差動輸出電壓調整疊接差動對放大電路之第二偏壓電流，以穩定差動輸出電壓。第一回授電容與第一回授電阻並聯，且第一回授電容耦合於轉導放大器之第一輸入端與第一輸出端之間。第二回授電容與第二回授電阻並聯，且第二回授電容耦合於轉導放大器之第二輸入端與第二輸出端之間。第一輸入電容耦合於全差動電壓感測放大器之一第一輸入端與轉導放大器之第一輸入端之 間。第二輸入電容耦合於全差動電壓感測放大器之一第二輸入端與轉導放大器之第二輸入端之間。
依據本發明一實施例，於上述全差動電壓感測放大器中，共模回授電路包含第二懸浮閘電晶體，第二懸浮閘電晶體用以調整第二偏壓電流。
依據本發明又一實施例，上述全差動電壓感測放大器更包含第一負載電容以及第二負載電容。第一負載電容之一端電性連接至轉導放大器之第一輸出端。第二負載電容之一端電性連接至轉導放大器之第二輸出端。
依據本發明再一實施例，於上述全差動電壓感測放大器中，第一回授電容與第二回授電容為可調式電容。
依據本發明更具有之一實施例，於上述全差動電壓感測放大器中，第一回授電阻與第二回授電阻為可調式電阻。
依據本發明再具有之一實施例，於上述全差動電壓感測放大器中，疊接差動對放大電路包含包含第一P型金屬氧化半導體場效電晶體(以下簡稱PMOS電晶體)、第二PMOS電晶體、第一N型金屬氧化半導體場效電晶體(以下簡稱NMOS電晶體)、第二NMOS電晶體、第三PMOS電晶體、第四PMOS電晶體、第三NMOS電晶體以及第四NMOS電晶體。第二PMOS電晶體之源極與第一PMOS電晶體之源極電性相連。第二NMOS電晶體之源極與第一NMOS電晶體之源極電性相連，且第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體以及第二NMOS電晶 體之閘極用以接收差動輸入電壓。第三PMOS電晶體之源極與第一PMOS電晶體之汲極電性相連。第四PMOS電晶體之源極與第二PMOS電晶體之汲極電性相連。第三NMOS電晶體之源極與第一NMOS電晶體之汲極電性相連。第四NMOS電晶體之源極與第二NMOS電晶體之汲極電性相連，且第三PMOS電晶體、第四PMOS電晶體、第三NMOS電晶體以及第四NMOS之汲極用以輸出差動輸出電壓。
本發明之又一態樣是在提供一種全差動電容感測放大器，上述全差動電容感測放大器包含轉導放大器、第一回授電阻、第一回授電容、第二回授電阻以及第二回授電容。轉導放大器包含疊接差動對放大電路、驅動偏壓電路以及共模回授電路。疊接差動對放大電路耦合至一差動輸入電容，用以根據差動輸入電容所產生之電荷變化提供差動輸出電壓。驅動偏壓電路電性連接於疊接差動對放大電路。驅動偏壓電路用以提供第一偏壓電流以驅動疊接差動對放大電路並調整轉導放大器之轉導值。驅動偏壓電路包含第一懸浮閘電晶體。第一懸浮閘電晶體用以調整第一偏壓電流。共模回授電路電性連接於疊接差動對放大電路。共模回授電路用以依據差動輸出電壓調整疊接差動對放大電路之第二偏壓電流，以穩定差動輸出電壓。第一回授電容與第一回授電阻並聯，且第一回授電容耦合於轉導放大器之第一輸入端與第一輸出端之間。第二回授電容與第二回授電阻並聯，且第二回授電容耦合於轉導放大器之第二輸入端與第二輸出端之間。
應用本發明之優點在於藉由採用由懸浮閘電晶體所組成之驅動偏壓電路與共模回授電路節省轉導放大器之功耗與提供更精確的驅動偏壓電流，進而提升以此種轉導放大器所實現之全差動電壓感測放大器或全差動電容感測放大器的效能。另外，藉由編程驅動偏壓電路與共模回授電路中之懸浮閘電晶體即可改變轉導放大器之轉導值，並進而改變以此種轉導放大器所實現之全差動電壓感測放大器或全差動電容感測放大器的頻寬。本發明亦藉由於全差動電壓感測放大器以及全差動電容感測放大器中設置可調整之電阻與電容，構成一轉角頻率可調整的高通頻率響應，以阻隔直流之偏移電壓以及過濾低頻之干擾與雜訊。而藉由調整上述電容值，亦可改變全差動電壓感測放大器或全差動電容感測放大器的增益。亦即，本發明所提出之全差動電壓感測放大器以及全差動電容感測放大器為可編程重組之低功耗全差動放大器，可依照各種不同需求重新編程，將電路編程重組達到不同感測應用所需之頻寬以及增益。另外，經由計算分析可知，本發明所揭露之全差動電壓感測放大器的雜訊效能因素(Noise Efficiency Factor,NEF)較採用習知架構的放大器之雜訊效能因素提升1.414倍。亦即，採用本發明所提出之架構可實現一可編程重組之低功耗低雜訊全差動電壓感測放大器。
Vi +、Vi -‧‧‧差動輸入電壓
Vo +、Vo -‧‧‧差動輸出電壓
Ci +、Ci -‧‧‧差動輸入電容
100、100b‧‧‧全差動電壓感測放大器
200‧‧‧全差動電容感測放大器
110、110a、110b‧‧‧轉導放大器
a、b、e、f‧‧‧輸入端點
c、d‧‧‧輸出端點
120、120a、120b、125、125a、125b‧‧‧回授電阻
130、130a、130b、135、135a、135b‧‧‧回授電容
210、210b、215、215b‧‧‧輸入電容
310、315‧‧‧負載電容
400、400a‧‧‧轉導放大器
410、410a‧‧‧疊接差動對放大電路
420、422、440、442‧‧‧P型金屬氧化半導體場效電晶體
430、432、450、452‧‧‧N型金屬氧化半導體場效電晶體
Vcp、Vcn‧‧‧直流驅動偏壓
460、460a‧‧‧驅動偏壓電路
470、470a‧‧‧P型金屬氧化半導體懸浮閘電晶體
M1、M2‧‧‧電晶體
Vfg1、Vfg2‧‧‧懸浮閘極電位
C1、C2、C3‧‧‧懸浮閘電晶體之耦合電容
Ib1、Ib2‧‧‧偏壓電流
480、480a‧‧‧共模回授電路
510‧‧‧N型金屬氧化半導體懸浮閘電晶體
第1圖為本發明一實施例中，一種全差動電壓感測放大器之方塊示意圖。
第2圖為本發明一實施例中，一種全差動電容感測放大器之方塊示意圖。
第3圖為本發明一實施例中，一種全差動電壓感測放大器之方塊示意圖。
第4圖為本發明一實施例中，一種轉導放大器之電路示意圖。
第5圖為本發明一實施例中，一種轉導放大器之電路示意圖。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引 導。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
請參照第1圖。第1圖為本發明一實施例中，一種全差動電壓感測放大器100之方塊示意圖。
全差動電壓感測放大器100用以接收差動輸入電壓Vi +以及Vi -，並輸出差動輸出電壓Vo +以及Vo -。全差動電壓感測放大器100包含轉導放大器110、回授電阻120、回授電阻125、回授電容130、回授電容135、輸入電容210以及輸入電容215。
全差動電壓感測放大器100之輸入端點e以及f分別用以接收差動輸入電壓Vi -以及Vi +。輸入電容210耦合於全差動電壓感測放大器100之輸入端點e與轉導放大器110之輸入端點a之間。輸入電容215耦合於全差動電壓感測放大器100之輸入端點f與轉導放大器110之輸入端點b之間。轉導放大器110之輸出端點c以及d分別用以輸出差動輸出電壓Vo +以及Vo -。
回授電阻120以及回授電容130並聯，且回授電容130耦合於轉導放大器110之輸入端點a與輸出端點c之間。回授電阻125以及回授電容135並聯，且回授電容135耦合於轉導放大器110之輸入端點b與輸出端點d之間。
回授電阻120、回授電阻125、回授電容130以及 回授電容135構成一高通之頻率響應，可阻隔直流之偏移電壓以及過濾低頻之干擾與雜訊。舉例來說，回授電阻120以及回授電阻125之電阻值皆為Rf，回授電容130以及回授電容135之電容值皆為Cf，則上述高通之轉角頻率(Corner Frequency)為1/RfCf。於一實施例中，回授電阻120以及回授電阻125皆為可調式電阻，而回授電容130以及回授電容135皆為可調式電容，則藉由調整回授電阻120與回授電阻125之電阻值以及回授電容130與回授電容135之電容值，即可改變上述高通之轉角頻率。
於本實施例中，輸入電容210以及輸入電容215係用以提供全差動電壓感測放大器100一增益值。舉例來說，輸入電容210以及輸入電容215之電容值皆為Cin，回授電容130以及回授電容135之電容值皆為Cf，則全差動電壓感測放大器100之增益值為-Cin/Cf。
於本實施例中，可視實際使用上之需求，調整轉導放大器110之轉導值以改變全差動電壓感測放大器100之頻寬。
請參照第2圖。第2圖為本發明另一實施例中，一種全差動電容感測放大器200之方塊示意圖。
全差動電容感測放大器200用以接收差動輸入電容Ci +以及Ci -，並輸出差動輸出電壓Vo +以及Vo -。全差動電容感測放大器200可將微小電容值之變化轉換成電壓值之變化，並將電壓訊號放大輸出。
全差動電容感測放大器200包含轉導放大器 110a、回授電阻120a、回授電阻125a、回授電容130a以及回授電容135a。
轉導放大器110a、回授電阻120a、回授電阻125a、回授電容130a以及回授電容135a分別可為第1圖中所示的轉導放大器110、回授電阻120、回授電阻125、回授電容130以及回授電容135，其功能與操作均類似，故在此不再贅述。
請參照第3圖。第3圖為本發明另一實施例中，一種全差動電壓感測放大器100b之方塊示意圖。
全差動電壓感測放大器100b包含轉導放大器110b、回授電阻120b、回授電阻125b、回授電容130b、回授電容135b、輸入電容210b、輸入電容215b、負載電容310以及負載電容315。
轉導放大器110b、回授電阻120b、回授電阻125b、回授電容130b、回授電容135b、輸入電容210b以及輸入電容215b分別可為第1圖中所示的轉導放大器110、回授電阻120、回授電阻125、回授電容130、回授電容135、輸入電容210以及輸入電容215，其功能與操作均類似，故在此不再贅述。
負載電容310之一端電性連接至轉導放大器110b之輸出端點c。負載電容315之一端電性連接至轉導放大器110b之輸出端點d。於本實施例中，負載電容310以及負載電容315係用以抑制全差動電壓感測放大器100b之雜訊。
請參照第4圖。第4圖為本發明一實施例中，一種轉導放大器400之電路示意圖。轉導放大器400可應用於如第1圖、第2圖或第3圖中所示之轉導放大器110、110a或110b。
轉導放大器400包含疊接差動對放大電路410、驅動偏壓電路460以及共模回授電路480。
驅動偏壓電路460電性連接於疊接差動對放大電路410。驅動偏壓電路460用以提供偏壓電流Ib1以驅動疊接差動對放大電路410，其中偏壓電流Ib1之大小可經調整，使得轉導放大器400之轉導值相應地調整。當偏壓電流Ib1增加時，轉導放大器400之轉導值也隨之增加。
於本實施例中，驅動偏壓電路460包含P型金屬氧化半導體懸浮閘電晶體(以下簡稱PMOS懸浮閘電晶體)470。PMOS懸浮閘電晶體470包含懸浮閘電晶體之耦合電容C1以及電晶體M1。於操作上，藉由調整儲存於懸浮閘電晶體之耦合電容C1中之電荷，即可改變電晶體M1之懸浮閘極電位Vfg1，並藉此改變偏壓電流Ib1之大小，以調整轉導放大器400之轉導值。
相較於習知偏壓電路需設置一參考電流源，本發明藉由PMOS懸浮閘電晶體470之設置，省去了偏壓電路中參考電流源所需消耗的電流，且藉由調整儲存於懸浮閘電晶體之耦合電容C1中之電荷，來改變電晶體M1之懸浮閘極電位Vfg1，其使用彈性與精確度更優於一般習知之偏壓電路。
疊接差動對放大電路410用以接收差動輸入電壓Vi +與Vi -，並輸出差動輸出電壓Vo +與Vo -。於本實施例中，疊接差動對放大電路410包含P型金屬氧化半導體場效電晶體(以下簡稱PMOS電晶體)420、422、440與442，以及N型金屬氧化半導體場效電晶體(以下簡稱NMOS電晶體)430、432、450與452。
PMOS電晶體420之源極與PMOS電晶體422之源極電性相連，並用以接收偏壓電流Ib1。NMOS電晶體430之源極與NMOS電晶體432之源極電性相連，並用以輸出偏壓電流Ib2。PMOS電晶體420與NMOS電晶體430之閘極用以接收差動輸入電壓Vi +。PMOS電晶體422與NMOS電晶體432之閘極用以接收差動輸入電壓Vi -。
PMOS電晶體440之源極與PMOS電晶體420之汲極電性相連，PMOS電晶體442之源極與PMOS電晶體422之汲極電性相連。PMOS電晶體440以及PMOS電晶體442之閘極用以接收一直流驅動偏壓Vcp。NMOS電晶體450之源極與NMOS電晶體430之汲極電性相連，NMOS電晶體452之源極與NMOS電晶體432之汲極電性相連。NMOS電晶體450以及NMOS電晶體452之閘極用以接收一直流驅動偏壓Vcn。PMOS電晶體440與NMOS電晶體450之汲極用以輸出差動輸出電壓Vo -。PMOS電晶體442與NMOS電晶體452之汲極用以輸出差動輸出電壓Vo +。
需說明的是，於本實施例中，PMOS電晶體440、PMOS電晶體442、NMOS電晶體450以及NMOS電晶體 452係用以增加轉導放大器400之增益。本領域之習知技藝者可視實際需求決定是否設置上述電晶體。
共模回授電路480電性連接於疊接差動對放大電路410，用以接收差動輸出電壓Vo +和Vo -，並根據差動輸出電壓Vo +和Vo -調整偏壓電流Ib2，使得偏壓電流Ib2與偏壓電流Ib1之大小一致，以穩定差動輸出電壓Vo +以及Vo -，並使得疊接差動對放大電路410中之電晶體皆穩定運作於所設計的工作區間。
需說明的是，於第4圖中，驅動偏壓電路460與共模回授電路480設置之位置可以互換。於另一實施例中(未繪示)，一轉導放大器係由一設置於疊接差動對放大電路下方的驅動偏壓電路提供偏壓電流Ib2，以驅動疊接差動對放大電路，再由一設置於疊接差動對放大電路上方的共模回授電路接收差動輸出電壓Vo +以及Vo -，以根據差動輸出電壓Vo +以及Vo -調整偏壓電流Ib1，使得偏壓電流Ib1與偏壓電流Ib2之大小一致，以穩定差動輸出電壓Vo +以及Vo -，並使得疊接差動對放大電路中之電晶體皆穩定運作於所設計的工作區間。
請參照第5圖。第5圖為本發明一實施例中，一種轉導放大器400a之電路示意圖。轉導放大器400a可應用於如第1圖、第2圖或第3圖中所示之轉導放大器110、110a或110b。
轉導放大器400a包含疊接差動對放大電路410a、驅動偏壓電路460a以及共模回授電路480a。
疊接差動對放大電路410a以及驅動偏壓電路460a分別可為第4圖中所示的疊接差動對放大電路410以及驅動偏壓電路460，其功能與操作均類似，故在此不再贅述。
於本實施例中，共模回授電路480a更包含N型金屬氧化半導體懸浮閘電晶體(以下簡稱NMOS懸浮閘電晶體)510。NMOS懸浮閘電晶體510包含懸浮閘電晶體之耦合電容C2與C3，以及電晶體M2。於操作上，根據差動輸出電壓Vo +以及Vo -調整儲存於懸浮閘電晶體之耦合電容C2以及C3中之電荷，即可改變電晶體M2之懸浮閘極電位Vfg2，並藉此改變偏壓電流Ib2之大小，使得偏壓電流Ib2與偏壓電流Ib1之大小一致，以穩定差動輸出電壓Vo +以及Vo -，並使得疊接差動對放大電路410a中之電晶體皆穩定運作於所設計的工作區間。
一般習知共模回授電路需使用額外的電阻與主動元件，因此會消耗額外的電流以及產生電路雜訊，並增加電路的面積以及複雜度。本發明藉由NMOS懸浮閘電晶體510之設置，省去了習知共模回授電路所需消耗的額外功耗，且不會產生額外之電路雜訊，並且可以使得電路架構更為簡單。
由上述實施例可知，本發明藉由採用由懸浮閘電晶體所組成之驅動偏壓電路與共模回授電路節省轉導放大器之功耗與提供更精確的驅動偏壓電流，進而提升以此種轉導放大器所實現之全差動電壓感測放大器或全差動電容感測放大器的效能。另外，藉由編程驅動偏壓電路與共模回 授電路中之懸浮閘電晶體即可改變轉導放大器之轉導值，並進而改變以此種轉導放大器所實現之全差動電壓感測放大器或全差動電容感測放大器的頻寬。本發明亦藉由於全差動電壓感測放大器以及全差動電容感測放大器中設置可調整之電阻與電容，構成一轉角頻率可調整的高通頻率響應，以阻隔直流之偏移電壓以及過濾低頻之干擾與雜訊。而藉由調整上述電容值，亦可改變全差動電壓感測放大器或全差動電容感測放大器的增益。亦即，本發明所提出之全差動電壓感測放大器以及全差動電容感測放大器為可編程重組之低功耗全差動放大器，可依照各種不同需求重新編程，將電路編程重組達到不同感測應用所需之頻寬以及增益。
經由計算分析可知，應用第5圖所示之轉導放大器400a於第3圖所示之轉導放大器110b中，則全差動電壓感測放大器100b之雜訊效能因素(Noise Efficiency Factor,NEF)較採用習知架構的放大器之雜訊效能因素提升1.414倍。亦即，採用本發明所提出之架構可實現一可編程重組之低功耗低雜訊全差動電壓感測放大器。
應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此 本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
Vi +、Vi -‧‧‧差動輸入電壓
Vo +、Vo -‧‧‧差動輸出電壓
100b‧‧‧全差動電壓感測放大器
110b‧‧‧轉導放大器
a、b‧‧‧輸入端點
c、d‧‧‧輸出端點
120b、125b‧‧‧回授電阻
130b、135b‧‧‧回授電容
210b、215b‧‧‧輸入電容
310、315‧‧‧負載電容

Claims (8)

  1. 一種轉導放大器，包含：一疊接差動對放大電路，用以接收一差動輸入電壓並提供一差動輸出電壓；一驅動偏壓電路，電性連接於該疊接差動對放大電路，該驅動偏壓電路用以提供一第一偏壓電流以驅動該疊接差動對放大電路並調整該轉導放大器之轉導值，該驅動偏壓電路包含一第一懸浮閘電晶體，該第一懸浮閘電晶體用以調整該第一偏壓電流；以及一共模回授電路，電性連接於該疊接差動對放大電路，該共模回授電路用以依據該差動輸出電壓調整該疊接差動對放大電路之一第二偏壓電流，以穩定該差動輸出電壓；其中該疊接差動對放大電路包含：一第一P型金屬氧化半導體場效電晶體；一第二P型金屬氧化半導體場效電晶體，其中該第二P型金屬氧化半導體場效電晶體之源極與該第一P型金屬氧化半導體場效電晶體之源極電性相連；一第一N型金屬氧化半導體場效電晶體；一第二N型金屬氧化半導體場效電晶體，其中該第二N型金屬氧化半導體場效電晶體之源極與該第一N型金屬氧化半導體場效電晶體之源極電性相連，且該第一P型金屬氧化半導體場效電晶體、該第二P型金屬氧化半導體場效電晶體、該第一N型金屬氧化半 導體場效電晶體以及該第二N型金屬氧化半導體場效電晶體之閘極用以接收該差動輸入電壓；一第三P型金屬氧化半導體場效電晶體，其中該第三P型金屬氧化半導體場效電晶體之源極與該第一P型金屬氧化半導體場效電晶體之汲極電性相連；一第四P型金屬氧化半導體場效電晶體，其中該第四P型金屬氧化半導體場效電晶體之源極與該第二P型金屬氧化半導體場效電晶體之汲極電性相連；一第三N型金屬氧化半導體場效電晶體，其中該第三N型金屬氧化半導體場效電晶體之源極與該第一N型金屬氧化半導體場效電晶體之汲極電性相連；以及一第四N型金屬氧化半導體場效電晶體，其中該第四N型金屬氧化半導體場效電晶體之源極與該第二N型金屬氧化半導體場效電晶體之汲極電性相連，且該第三P型金屬氧化半導體場效電晶體、該第四P型金屬氧化半導體場效電晶體、該第三N型金屬氧化半導體場效電晶體以及該第四N型金屬氧化半導體場效電晶體之汲極用以輸出該差動輸出電壓。
  2. 如請求項1所述之轉導放大器，其中該共模回授電路包含一第二懸浮閘電晶體，該第二懸浮閘電晶體用以調整該第二偏壓電流。
  3. 一種全差動電壓感測放大器，包含：一轉導放大器，該轉導放大器包含：一疊接差動對放大電路，用以接收一差動輸入電壓並提供一差動輸出電壓；一驅動偏壓電路，電性連接於該疊接差動對放大電路，該驅動偏壓電路用以提供一第一偏壓電流以驅動該疊接差動對放大電路並調整該轉導放大器之轉導值，該驅動偏壓電路包含一第一懸浮閘電晶體，該第一懸浮閘電晶體用以調整該第一偏壓電流；以及一共模回授電路，電性連接於該疊接差動對放大電路，該共模回授電路用以依據該差動輸出電壓調整該疊接差動對放大電路之一第二偏壓電流，以穩定該差動輸出電壓；一第一回授電阻；一第一回授電容，其中該第一回授電容與該第一回授電阻並聯，且該第一回授電容耦合於該轉導放大器之一第一輸入端與一第一輸出端之間；一第二回授電阻；一第二回授電容，其中該第二回授電容與該第二回授電阻並聯，且該第二回授電容耦合於該轉導放大器之一第二輸入端與一第二輸出端之間；一第一輸入電容，其中該第一輸入電容耦合於該全差動電壓感測放大器之一第一輸入端與該轉導放大 器之該第一輸入端之間；以及一第二輸入電容，其中該第二輸入電容耦合於該全差動電壓感測放大器之一第二輸入端與該轉導放大器之該第二輸入端之間；其中該疊接差動對放大電路包含：一第一P型金屬氧化半導體場效電晶體；一第二P型金屬氧化半導體場效電晶體，其中該第二P型金屬氧化半導體場效電晶體之源極與該第一P型金屬氧化半導體場效電晶體之源極電性相連；一第一N型金屬氧化半導體場效電晶體；一第二N型金屬氧化半導體場效電晶體，其中該第二N型金屬氧化半導體場效電晶體之源極與該第一N型金屬氧化半導體場效電晶體之源極電性相連，且該第一P型金屬氧化半導體場效電晶體、該第二P型金屬氧化半導體場效電晶體、該第一N型金屬氧化半導體場效電晶體以及該第二N型金屬氧化半導體場效電晶體之閘極用以接收該差動輸入電壓；一第三P型金屬氧化半導體場效電晶體，其中該第三P型金屬氧化半導體場效電晶體之源極與該第一P型金屬氧化半導體場效電晶體之汲極電性相連；一第四P型金屬氧化半導體場效電晶體，其中該第四P型金屬氧化半導體場效電晶體之源極與該第二P型金屬氧化半導體場效電晶體之汲極電性相連；一第三N型金屬氧化半導體場效電晶體，其中該 第三N型金屬氧化半導體場效電晶體之源極與該第一N型金屬氧化半導體場效電晶體之汲極電性相連；以及一第四N型金屬氧化半導體場效電晶體，其中該第四N型金屬氧化半導體場效電晶體之源極與該第二N型金屬氧化半導體場效電晶體之汲極電性相連，且該第三P型金屬氧化半導體場效電晶體、該第四P型金屬氧化半導體場效電晶體、該第三N型金屬氧化半導體場效電晶體以及該第四N型金屬氧化半導體場效電晶體之汲極用以輸出該差動輸出電壓。
  4. 如請求項3所述之全差動電壓感測放大器，其中該共模回授電路包含一第二懸浮閘電晶體，該第二懸浮閘電晶體用以調整該第二偏壓電流。
  5. 如請求項3所述之全差動電壓感測放大器，更包含：一第一負載電容，其中該第一負載電容之一端電性連接至該轉導放大器之該第一輸出端；以及一第二負載電容，其中該第二負載電容之一端電性連接至該轉導放大器之該第二輸出端。
  6. 如請求項3所述之全差動電壓感測放大器，其中該第一回授電容與該第二回授電容為可調式電容。
  7. 如請求項3所述之全差動電壓感測放大器，其中該第一回授電阻與該第二回授電阻為可調式電阻。
  8. 一種全差動電容感測放大器，包含：一轉導放大器，該轉導放大器包含：一疊接差動對放大電路，耦合至一差動輸入電容，用以根據該差動輸入電容所產生之電荷變化提供一差動輸出電壓；一驅動偏壓電路，電性連接於該疊接差動對放大電路，該驅動偏壓電路用以提供一第一偏壓電流以驅動該疊接差動對放大電路並調整該轉導放大器之轉導值，該驅動偏壓電路包含一第一懸浮閘電晶體，該第一懸浮閘電晶體用以調整該第一偏壓電流；以及一共模回授電路，電性連接於該疊接差動對放大電路，該共模回授電路用以依據該差動輸出電壓調整該疊接差動對放大電路之一第二偏壓電流，以穩定該差動輸出電壓；一第一回授電阻；一第一回授電容，其中該第一回授電容與該第一回授電阻並聯，且該第一回授電容耦合於該轉導放大器之一第一輸入端與一第一輸出端之間；一第二回授電阻；以及一第二回授電容，其中該第二回授電容與該第二 回授電阻並聯，且該第二回授電容耦合於該轉導放大器之一第二輸入端與一第二輸出端之間；其中該疊接差動對放大電路包含：一第一P型金屬氧化半導體場效電晶體；一第二P型金屬氧化半導體場效電晶體，其中該第二P型金屬氧化半導體場效電晶體之源極與該第一P型金屬氧化半導體場效電晶體之源極電性相連；一第一N型金屬氧化半導體場效電晶體；一第二N型金屬氧化半導體場效電晶體，其中該第二N型金屬氧化半導體場效電晶體之源極與該第一N型金屬氧化半導體場效電晶體之源極電性相連，且該第一P型金屬氧化半導體場效電晶體、該第二P型金屬氧化半導體場效電晶體、該第一N型金屬氧化半導體場效電晶體以及該第二N型金屬氧化半導體場效電晶體之閘極用以接收該差動輸入電壓；一第三P型金屬氧化半導體場效電晶體，其中該第三P型金屬氧化半導體場效電晶體之源極與該第一P型金屬氧化半導體場效電晶體之汲極電性相連；一第四P型金屬氧化半導體場效電晶體，其中該第四P型金屬氧化半導體場效電晶體之源極與該第二P型金屬氧化半導體場效電晶體之汲極電性相連；一第三N型金屬氧化半導體場效電晶體，其中該第三N型金屬氧化半導體場效電晶體之源極與該第一N型金屬氧化半導體場效電晶體之汲極電性相連；以 及一第四N型金屬氧化半導體場效電晶體，其中該第四N型金屬氧化半導體場效電晶體之源極與該第二N型金屬氧化半導體場效電晶體之汲極電性相連，且該第三P型金屬氧化半導體場效電晶體、該第四P型金屬氧化半導體場效電晶體、該第三N型金屬氧化半導體場效電晶體以及該第四N型金屬氧化半導體場效電晶體之汲極用以輸出該差動輸出電壓。
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