TWI523199B - Three-dimensional multi-gate complementary gold-oxygen semiconductor with high mobility channel and high dielectric layer and metal gate and its preparation method - Google Patents
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Description
本發明係與互補式金氧半導體有關，更詳而言之是指一種具高遷移率通道與高介電層和金屬閘極之三維多重閘極互補式金氧半導體及其製法者。
按，為了提升互補式金屬氧化物半導體(CMOS)積體電路之運作速度，勢必要減少電晶體的開關時間與內部連接線的傳輸延遲。欲減少開關時間，可以利用減少電晶體內連線長度與增加半導體內載體之遷移率來達成。而在增加半導體內載體的遷移率方面上，習知之方式大多使用具有不同軸向或晶格常數造成應力變化之半導體材料來作適當調整。
其次，為了遵循摩爾定律且維持對於定電場尺度改變的進展，用以提升系統級效能的方法正迅速發展，其中，三維積體化(3D integration)技術由於可將長的橫向信號連接路徑改成短的垂直信號連接路徑，且增加元件密度，因而可提高系統之效能，其已是半導體產業發展之趨勢，目前
關於該等技術之專利不少，如中華民國發明第I384620號、第I375283號、第I368991號、第I313061號、第I304272號、第I281214號、第I232489號、第432722號等專利及第201238024號、發明人發明之第201125105號等公開案所示，此處不一一贅述各別專利之技術內容。
為了持續提升互補式金氧半導體之系統效能，發明人基於精益求精之精神，乃研發出本發明。
本發明之主要目的即在提供一種具高遷移率通道層、高介電常數絕緣介電層以及金屬閘極之三維多重閘極互補式金氧半導體及其製法，其可產生高驅動電流，其電子、電洞之遷移率更高，實用價值甚佳者。
緣是，為達成前述之目的，本發明係提供一種具高遷移率通道與高介電層和金屬閘極之三維多重閘極互補式金氧半導體，包含有一矽基底；一隔離層，形成於該矽基底表面；數鰭片式結構，垂直設置於該隔離層表面，分別包含一矽鰭片(Si-fin)，一複合硬遮罩，覆蓋於該矽鰭片頂端，具有一內層與一外層，該外層之硬度及厚度係高於內層，一通道層，係具高電子、電洞遷移率特性之材質，形成於該矽鰭片外側並位於硬遮罩之內層底側；一介電層，係高介電常數材質，覆蓋於各該硬遮罩之外層、通道層及隔離層表面；一金屬閘極層，覆蓋於該介電層表面。
此外，本發明更提供一種具高遷移率通道與高介電層和金屬閘極之三維多重閘極互補式金氧半導體製法，其步驟至少包含有a)備取一基材，係絕緣層矽晶片，包含由下而上之一矽基底、一隔離層與一矽表層；b)於該矽表層表面形成一複合硬遮罩，包含一內層與一外層；c)於該複合硬遮罩表面進行光阻塗佈、曝光和顯影過程以形成一圖案化光阻，並蝕刻至複合硬遮罩止；d)蝕刻該複合硬遮罩未受圖案化光阻遮蓋之部分至矽表層表面止；e)去除該圖案化光阻；f)蝕刻該矽表層至隔離層止，以形成數矽鰭片；g)蝕刻去除各該硬遮罩下方矽鰭片之外側；h)於該矽鰭片外側與硬遮罩底側之間形成一通道層；i)於各該硬遮罩、通道層及隔離層表面形成一高介電常數之介電層；j)於該介電層表面沉積一金屬閘極層；k)將該金屬閘極層蝕刻、圖案化。
10‧‧‧三維多重閘極互補式金氧半導體
12‧‧‧矽基底
13‧‧‧隔離層
15‧‧‧鰭片式結構
16‧‧‧介電層
17‧‧‧金屬閘極層
22‧‧‧矽鰭片
24‧‧‧複合硬遮罩
241‧‧‧內層
242‧‧‧外層
26‧‧‧通道層
30‧‧‧基材
110‧‧‧備取基材
120‧‧‧於矽表層表面形成複合硬遮罩
130‧‧‧於複合硬遮罩表面進行光阻塗佈、曝光和顯影過程以形成圖案化光阻
160‧‧‧蝕刻矽表層至隔離層止以形成數矽鰭片
170‧‧‧蝕刻去除複合硬遮罩下方之矽鰭片外側
180‧‧‧於矽鰭片外側與複合硬遮罩底側之間形成通道層
150‧‧‧去除圖案化光阻
140‧‧‧蝕刻複合硬遮罩未受圖案化光阻遮蓋之部分至矽表層表面止
190‧‧‧於各複合硬遮罩之外層2、通道層及隔離層表面形成高介電常數之介電層
200‧‧‧於介電層表面沉積金屬閘極層
210‧‧‧將金屬閘極層蝕刻、圖案化
圖一係本發明一較佳實施例之示意圖。
圖二係本發明另一較佳實施例之流程圖。
圖三係本發明另一較佳實施例中之基材之示意圖。
圖四係本發明另一較佳實施例中於矽表層表面形成複合硬遮罩之示意圖。
圖五及圖六係本發明另一較佳實施例中於複合硬遮罩表面進行光阻塗佈、曝光和顯影過程以形成圖案化光阻之示意
圖。
圖七係本發明另一較佳實施例中蝕刻複合硬遮罩未受圖案化光阻遮蓋之部分至矽表層表面止之示意圖。
圖八係本發明另一較佳實施例中去除圖案化光阻之示意圖。
圖九係本發明另一較佳實施例中蝕刻矽表層至隔離層止之示意圖。
圖十係本發明另一較佳實施例中蝕刻去除各複合硬遮罩下方之矽鰭片外側之示意圖。
圖十一係本發明另一較佳實施例中於矽鰭片外側與複合硬遮罩底側之間形成通道層之示意圖。
圖十二係本發明另一較佳實施例中於各複合硬遮罩之外層、通道層及隔離層表面形成高介電常數之介電層之示意圖。
以下，茲舉本發明二較佳實施例，並配合圖式做進一步之詳細說明如後：首先，請參閱圖一所示，本發明一較佳實施例具高遷移率通道與高介電層和金屬閘極之三維多重閘極互補式金氧半導體10，包含有一矽基底12、一隔離層13、二鰭片(fin)式結構15、一介電層16與一金屬閘極層17。
該隔離層13，係埋入氧化層(Buried oxide，
BOX)，形成於該矽基底12表面，係絕緣層，可降低寄生電容現象。
各該鰭片式結構15，分別包含一矽鰭片22(Si-fin)，係垂直設置於該隔離層13表面，一複合硬遮罩24(Composite Hard Mask)，係二氧化矽材質，蝕刻形成於該矽鰭片22頂端，具有一內層241與一外層242，該外層242之硬度及厚度係高於內層241，該外層242與內層241之厚度比係10：1至5：1，一通道層26，係矽鍺(SiGe)、鍺(Ge)或砷化鎵(GaAs)等具高電子、電洞遷移率特性(High-mobility)之材質，磊晶生長形成於該矽鰭片22外側並位於複合硬遮罩24之內層241底側。
該介電層16，係高介電常數(Hi-K)材質，如氧化鉿(HfOx)或氧化鋁(AlOx)等，以原子層沉積(Atomic Layer Deposition；ALD)或是化學氣相沉積(Chemical Vapor Deposition；CVD)方式形成於各該複合硬遮罩24之外層242、通道層26及隔離層13表面。
該金屬閘極層17，係鉭(tantalum，Ta)基金屬，沉積覆蓋於該介電層16表面。
藉此，本發明該三維多重閘極互補式金氧半導體10可獲致以下特色：該三維多重閘極互補式金氧半導體10包含覆蓋於複合硬遮罩24、通道層26及隔離層13表面之高介電常數介
電層16，且鰭片式結構15中包含由該內層241與外層242構成之複合硬遮罩24，及介於該內層241與隔離層13間之通道層26，該通道層26具有高電子、電洞遷移率特性，而保護該通道層26之複合硬遮罩24，其內層241厚度較外層242薄，且與該隔離層13之黏結度高，該外層242具高硬度，製程中保護效果佳，可有效保護該通道層26。前揭結構不僅前所未見，且相較於習知三維多重閘極互補式金氧半導體，可產生更高之NMOS、PMOS驅動電流，電子、電洞遷移率亦更高，可獲致降低消耗功率、提升攜帶式裝置的能量使用效率與電池壽命等效果。
此外，如圖二至圖十二所示，本發明該三維多重閘極互補式金氧半導體10係以如下之製法製成：本發明之第一步驟110係備取一基材30：該基材30係絕緣層矽晶片(Silicon on Insulator，SOI)，包含一矽基底12、形成於矽基底12表面之一隔離層13及隔離層13表面之矽表層14，如圖三所示。
本發明之第二步驟120係於該矽表層14表面形
成複合硬遮罩24：乃以電漿輔助化學沉積(PECVD)技術或加熱氧化(Thermal Oxidation)方式形成於矽表層14表面，如前所述，該外層242與內層241之厚度比為10：1至5：1，且該外層242之硬度係高於內層241，如圖四所示。
本發明之第三步驟130係於該複合硬遮罩24表
面進行光阻塗佈、曝光和顯影過程以形成一圖案化光阻18，並蝕刻至該複合硬遮罩24止：如圖五及圖六所示，乃利用光阻劑(光致抗蝕劑，P/R)進行光阻塗佈與圖案化等習知微影製程之技術，此處不予詳述其細部技術。蝕刻技術係電漿蝕刻(Plasma Etching)或反應式離子蝕刻(Reactive Ion Etching；R.I.E)。
本發明之第四步驟140係蝕刻該複合硬遮罩24未受圖案化光阻18遮蓋之部分至矽表層14表面止：乃利用反應式離子蝕刻技術蝕刻該複合硬遮罩24，如圖七所示。
本發明之第五步驟150係去除該圖案化光阻18：乃利用電漿灰化(plasma ashing)與丙酮(Acetone)去除該圖案化光阻18，如圖八所示。
本發明之第六步驟160係蝕刻該矽表層14至隔離層13止以形成數矽鰭片22：乃利用反應式離子蝕刻技術進行蝕刻動作，如圖九所示。
本發明之第七步驟170係蝕刻去除各該複合硬遮罩24下方之矽鰭片22外側：乃利用溼式蝕刻(TMAH wet etching)技術進行，如圖十所示。
本發明之第八步驟180係於該矽鰭片22外側與複合硬遮罩24底側之間形成通道層26：乃以磊晶成長法形成通道層26，如圖十一所示。
本發明之第九步驟190係於各該複合硬遮罩24
之外層242、通道層26及隔離層13表面形成高介電常數之介電層16：乃以原子層沉積或是化學氣相沉積方式進行，如圖十二所示。
本發明之第十步驟200係於該介電層16表面沉積金屬閘極層17，如圖一所示。
本發明之最後步驟210：係將該金屬閘極層17蝕刻、圖案化：乃利用反應式離子蝕刻技術進行。
綜上所述，本發明所提供具高遷移率通道與高介電層和金屬閘極之三維多重閘極互補式金氧半導體及其製法，其不僅符合半導體產業朝三維、多重閘極結構發展之趨勢，且，全新之三維閘極結構可產生更高之驅動電流，電子、電洞遷移率亦更高，相較於習知技術，顯然實用價值更佳者。
10‧‧‧三維多重閘極互補式金氧半導體
12‧‧‧矽基底
13‧‧‧隔離層
15‧‧‧鰭片式結構
16‧‧‧介電層
17‧‧‧金屬閘極層
22‧‧‧矽鰭片
24‧‧‧複合硬遮罩
241‧‧‧內層
242‧‧‧外層
26‧‧‧通道層
Claims (7)
- 一種具高遷移率通道與高介電金屬閘極之三維多重閘極互補式金氧半導體製法，其步驟至少包含有：a)備取一基材，係絕緣層矽晶片(Silicon on Insulator，SOI)，包含由下而上之一矽基底、一隔離層與一矽表層；b)於該矽表層表面形成一複合硬遮罩(Composite Hard Mask)，包含一內層與一外層；c)於該複合硬遮罩表面進行光阻塗佈、曝光和顯影過程以形成一圖案化光阻，並蝕刻至複合硬遮罩止；d)蝕刻該複合硬遮罩未受圖案化光阻遮蓋之部分至矽表層表面止；e)去除該圖案化光阻；f)蝕刻該矽表層至隔離層止，以形成數矽鰭片；g)蝕刻去除各該硬遮罩下方矽鰭片之外側；h)於該矽鰭片外側與硬遮罩底側之間形成一通道層；i)於各該硬遮罩、通道層及隔離層表面形成一高介電常數之介電層；j)於該介電層表面沉積一金屬閘極層；及k)將該金屬閘極層蝕刻、圖案化。
- 如申請專利範圍第1項所述具高遷移率通道與高介電金屬閘極之三維多重閘極互補式金氧半導體製法，其中，b)步驟中，該複合硬遮罩係以電漿輔助化學沉積(PECVD)技 術或加熱氧化(Thermal Oxidation)方式形成於矽表層表面，該外層與內層之厚度比為10：1至5：1。
- 如申請專利範圍第1項所述具高遷移率通道與高介電金屬閘極之三維多重閘極互補式金氧半導體製法，其中，c)步驟中，係利用光阻劑(光致抗蝕劑，Photoresist，P/R)進行光阻塗佈與圖案化，e)步驟中，係利用電漿灰化(plasma ashing)與丙酮(Acetone)去除該圖案化光阻。
- 如申請專利範圍第1項所述具高遷移率通道與高介電金屬閘極之三維多重閘極互補式金氧半導體製法，其中，c)步驟中，係利用電漿蝕刻(Plasma Etching)或反應式離子蝕刻(Reactive Ion Etching,R.I.E)技術進行蝕刻。
- 如申請專利範圍第1項所述具高遷移率通道與高介電金屬閘極之三維多重閘極互補式金氧半導體製法，其中，g)步驟中，係利用溼式蝕刻(TMAH wet etching)技術去除各該硬遮罩下方矽鰭片之外側。
- 如申請專利範圍第1項所述具高遷移率通道與高介電金屬閘極之三維多重閘極互補式金氧半導體製法，其中，d)、f)及k)步驟中，蝕刻技術係反應式離子蝕刻技術。
- 如申請專利範圍第1項所述具高遷移率通道與高介電層和金屬閘極之三維多重閘極互補式金氧半導體製法，其中，h)步驟中，該通道層係以磊晶成長法形成於該矽鰭片外側與硬遮罩底側之間。
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| TW102128965A TWI523199B (zh) | 2013-08-13 | 2013-08-13 | Three-dimensional multi-gate complementary gold-oxygen semiconductor with high mobility channel and high dielectric layer and metal gate and its preparation method |
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2013
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