TWI511458B

TWI511458B - 處理裝置

Info

Publication number: TWI511458B
Application number: TW102117834A
Authority: TW
Inventors: Wei Chih Liao
Original assignee: Winbond Electronics Corp
Priority date: 2013-05-21
Filing date: 2013-05-21
Publication date: 2015-12-01
Also published as: TW201445885A

Description

處理裝置

本發明係有關於一種處理裝置，特別是有關於一種可根據輸入輸出電壓調整驅動能力的處理裝置。

第8圖係為習知處理裝置的輸入輸出電壓與輸出資料的時間對應關係，其中橫軸為處理裝置的輸入輸出電壓，縱軸為處理裝置輸出資料的時間。如圖所示，當輸入輸出電壓較大時，處理裝置輸出資料的時間較短。然而，當輸入輸出電壓較小時，處理裝置輸出資料的時間較長。為了縮知處理裝置輸出資料的時間，習知的方法係增加處理裝置內的驅動器的數量，並利用一類比低通濾波器，以減少雜訊干擾。但類比濾波器的體積較大，將會減少處理裝置內可使用的空間。

本發明提供一種處理裝置，包括至少一輸入輸出接腳、一輸出級、一處理單元、一儲存單元以及一判斷單元。輸出級接收一第一輸入輸出電壓以及一第二輸入輸出電壓。處理單元多次偵測第一輸入輸出電壓，用以產生複數處理結果。儲存單元儲存處理結果。判斷單元讀取儲存單元，用以根據奇數次的處理結果，產生一控制信號。輸出級根據控制信號，控制輸入輸出接腳的位準。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧處理裝置

102‧‧‧處理單元

104‧‧‧判斷單元

106‧‧‧輸出級

108‧‧‧儲存單元

110‧‧‧主體單元

112‧‧‧輸入輸出接腳

402‧‧‧電壓模組

404‧‧‧比較模組

406‧‧‧偵測電路

408‧‧‧降壓電路

502、504、506‧‧‧D型正反器

602‧‧‧邏輯模組

604‧‧‧判斷模組

606、608、610‧‧‧邏輯閘

702‧‧‧緩衝單元

704‧‧‧驅動單元

706、708、710‧‧‧堆疊電路

712、714‧‧‧電晶體

VIO、GND‧‧‧輸入輸出電壓

S_P1 ~S_P3 ‧‧‧處理結果

S_C ‧‧‧控制信號

OE‧‧‧致能信號

D_OUT ‧‧‧資料

t1~t4‧‧‧時間點

S_D1 ~S_D3 ‧‧‧偵測信號

S_V1 ~S_V3 ‧‧‧電壓位準

REF‧‧‧參考位準

CLK‧‧‧時脈信號

S_O1 ~S_O3 ‧‧‧判斷結果

SW₁ 、SW₂ ‧‧‧切換信號

第1圖係為本發明之處理裝置之一可能實施例。

第2圖係為處理結果與控制信號之間的對應關係。

第3A及3B圖係為輸出級的控制示意圖。

第4圖為本發明之處理單元之一可能實施例。

第5圖為本發明之儲存單元之一可能實施例。

第6圖為本發明之判斷單元之一可能實施例。

第7圖為本發明之輸出級之一可能實施例。

第8圖係為習知處理裝置的輸入輸出電壓與輸出資料的時間對應關係。

第1圖係為本發明之處理裝置之一可能實施例。如圖所示，處理裝置100包括，一處理單元102、一判斷單元104、一輸出級(output stage)106、一儲存單元108以及一主體單元110。在本實施例中，處理裝置100具有一輸入輸出(input/output)接腳112，但並非用以限制本發明。在其它實施例中，處理裝置100可能具有複數輸入輸出接腳。

處理單元102多次偵測輸入輸出電壓VIO，並處理偵測後的結果，用以產生多個處理結果。本發明並不限定處理單元102何時偵測輸入輸出電壓VIO。在一可能實施例中，每當輸入輸出接腳112輸出1位元(bit)資料後，處理單元102便偵測輸入輸出電壓VIO。在其它實施例中，處理單元102每隔一固定或不固定的時間，偵測輸入輸出電壓VIO。

儲存單元108儲存處理單元102所產生的多個處理結果。在本實施例中，儲存單元108儲存處理單元102所產生的連續處理結果。本發明並不限定儲存單元108所儲存的處理結果的數量。在一可能實施例中，儲存單元108所儲存的處理結果的數量係為奇數。

舉例而言，假設儲存單元108已儲存處理結果S_P1 ~S_P3 。當處理單元102產生處理結果S_P4 時，儲存單元108將清除處理結果S_P1 ，並儲存處理結果S_P4 。此時，儲存單元108係儲存處理結果S_P2 ~S_P4 。因此，儲存單元108所儲存的處理結果的數量保持在奇數。

在另一實施例中，儲存單元108儲存處理單元102所產生的所有處理結果，並不刪除任何處理結果。換句話說，當處理單元102產生處理結果S_P5 時，儲存單元108儲存處理結果S_P1 ~S_P5 。在其它實施例中，儲存單元108更儲存至少一預設值。稍後將說明預設值的作用。

判斷單元104根據儲存單元108所儲存的處理結果，產生一控制信號S_C 。在一可能實施例中，判斷單元104係為一數位濾波器(Digital filter)。在另一實施例中，判斷單元104具有編輯儲存單元108的功能。舉例而言，判斷單元104可刪除或修改儲存單元108所儲存的處理結果。本發明並不限定判斷單元104如何根據處理結果，產生控制信號S_C 。在一可能實施例中，判斷單元104係根據至少一運算式，計算儲存單元108所儲存的處理結果。在本實施例中，判斷單元104係根據奇數次的處理結果，並以取大數原則，產生控制信號S_C 。

第2圖係為處理結果與控制信號之間的對應關係。當處理結果S_P1 ~S_P3 為111時，控制信號S_C 為1。當處理結果S_P1 ~S_P3 為101時，由於1的數量比0的數量多，因此，控制信號S_C 為1。當處理結果S_P1 ~S_P3 為010時，由於0的數量比1的數量多，因此，控制信號S_C 為0。當處理結果S_P1 ~S_P3 為000時，控制信號S_C 為0。

在本實施例中，由於判斷單元104係根據三處理結果，產生控制信號S_C ，故可預防處理單元102發生一次誤判，也就是誤判輸入輸出電壓VIO的位準。在另一實施例中，當判斷單元104根據五次處理結果，產生控制信號S_C 時，則可預防處理單元102發生兩次誤判。另外，當判斷單元104根據更多的處理結果，產生控制信號S_C 時，則可大幅提高資料準確度。

在其它實施例中，在一初始狀態下，當處理單元102只產生處理結果S_P1 時，判斷單元104將根據儲存單元108所儲存的第一、第二預設值以及處理結果S_P1 ，產生控制信號S_C 。在處理單元102產生處理結果S_P2 後，判斷單元104將根據儲存單元108所儲存的第二預設值以及處理結果S_P1 ~S_P2 ，產生控制信號S_C 。當處理單元102產生處理結果S_P3 後，判斷單元104將根據儲存單元108所儲存的處理結果S_P1 ~S_P3 ，產生控制信號S_C 。在本實施例中，第一及第二預設值係事先儲存在儲存單元108之中。

在一可能實施例中，若第一及第二預設值係為10 時，則判斷單元104將根據處理單元102所產生的處理結果S_P1 ，產生相對應的控制信號S_C 。舉例而言，若處理單元102所產生的處理結果S_P1 係為1，由於第一、第二預設值及處理結果S_P1 為101，因此，控制信號S_C 係為1。相反地，若處理單元102所產生的處理結果S_P1 為0，由於第一、第二預設值及處理結果S_P1 為100，因此，控制信號S_C 將為0。

請回到第1圖，輸出級106接收輸入輸出電壓VIO以及GND，並根據控制信號S_C ，控制輸入輸出接腳112的位準。在本實施例中，處理裝置100僅具有單一輸出級106。在其它實施例中，處理裝置100具有複數輸出級，其分別控制一輸入輸出接腳的位準。由於每一輸出級的動作方式均相同，故以下僅說明單一輸出級106的動作方式。

第3A及3B圖係為輸出級的控制示意圖。請參考第3A圖，在時間點t1，一致能信號OE由低位準變化至高位準。由於資料D_OUT 為高位準，因此，輸出級106根據控制信號S_C ，在時間點t2，令輸出輸出接腳112的位準D₁₁₂ 等於資料D_OUT 的位準。此時，輸出輸出接腳112的位準D₁₁₂ 將由低位準變化至高位準。

在本實施例中，時間點t1~t2間的持續時間係由控制信號S_C 所控制。判斷單元104根據多次的處理結果，控制輸出級106切換輸入輸出接腳112的位準的時間。因此，可預防處理單元102誤判所造成的影響。再者，藉由控制輸出級106切換輸入輸出接腳112的位準的時間，便可使輸入輸出接腳112的位準不受到輸入輸出電壓VIO的影響。在一可能實施例中，不論輸入輸出電壓VIO的大小，時間點t1~t2間的持續時間可維持在一固定值。因此，可增加處理裝置100的穩定性。

第3B圖係為輸出級之另一控制時序圖。如圖所示，致能信號OE持續為高位準。在時間點t3，資料D_OUT 由低位準變化至高位準。因此，輸出級106根據控制信號S_C ，在時間點t4，令輸出輸出接腳112的位準D₁₁₂ 等於資料D_OUT 的位準，故輸出輸出接腳112的位準D₁₁₂ 將由低位準變化至高位準。在本實施例中，時間點t1~t2間的持續時間係等於時間點t3~t4間的持續時間。

請參考第1圖，主體單元110根據輸入指令IN，提供致能信號OE與資料D_OUT 予輸出級106。本發明並不限定主體單元110的內部架構。在一可能實施例中，主體單元110具有一記憶胞陣列(未顯示)，用以儲存主要的資料。主體單元110根據輸入指令IN，擷取記憶胞陣列所儲存的資料，並將擷取後的結果(即資料D_OUT )提供予輸出級106。輸出級106再根據致能信號OE與控制信號S_C ，控制輸入輸出接腳112的位準。

第4圖為本發明之處理單元之一可能實施例。如圖所示，處理單元102包括一電壓模組402以及一比較模組404。電壓模組402在不同時間下，偵測輸入輸出電壓VIO，並根據偵測結果，產生複數電壓位準。為方便說明，第4圖僅顯示電壓位準S_V1 ~S_V3 ，並非用以限制本發明。在其它實施例中，電壓模組402所產生的電壓位準的數量與電壓模組402偵測輸入輸出電壓VIO的次數有關。

在本實施例中，電壓模組402包括一偵測電路406 以及一降壓電路408。偵測電路406偵測輸入輸出電壓VIO，用以產生複數偵測信號。為方便說明，假設，偵測電路406偵測三次的輸入輸出電壓VIO，因此，偵測電路406產生偵測信號S_D1 ~S_D3 。本發明並不限定偵測電路406的內部電路架構。只要能夠偵測電壓的電路，均可作為偵測電路406。

降壓電路408處理偵測信號S_D1 ~S_D3 ，用以產生電壓位準S_V1 ~S_V3 。本發明並不限定降壓電路408的電路架構。只要能夠降低電壓位準的電路架構，均可作為降壓電壓408。在一可能實施例中，降壓電路408具有一分壓器(voltage divider)。在另一實施例中，可省略降壓電路408，直接將偵測信號S_D1 ~S_D3 提供予比較模組404。在其它實施例中，當偵測信號S_D1 ~S_D3 過低時，可利用一升壓電路(未顯示)取代降壓電路408。

比較模組404將電壓位準S_V1 ~S_V3 與一參考位準REF作比較，用以產生處理結果S_P1 ~S_P3 。本發明並不限定比較模組404的內部電路架構。只要能夠進行位準比較的電路架構，均可作為比較模組404。

第5圖為本發明之儲存單元之一可能實施例。在本實施例中，儲存單元108係為資料暫存器，其可能由複數D型正反器所構成，但並非用以限制本發明。在其它實施例中，儲存單元108可為其它種類的記憶體，如揮發性記憶體。

為方便說明，第5圖僅顯示D型正反器502、504及506，但並非用以限制本發明。在其它實施例中，儲存單元108具有其它數量或其它種類的正反器。在一可能實施例中，正反器的數量為奇數。在本實施例中，當時脈信號CLK提供三脈衝後，正反器502、504及506分別輸出處理信號S_P3 ~S_P1 。

第6圖為本發明之判斷單元之一可能實施例。在本實施例中，判斷單元104係從多個處理結果中，得知1和0的數量哪個比較多。如圖所示，判斷單元104包括一邏輯模組602以及一判斷模組604。邏輯模組602根據處理結果S_P1 ~S_P3 ，產生複數判斷結果S_O1 ~S_O3 。在本實施例中，邏輯模組602包括邏輯閘606、608及610。本發明並不限定邏輯閘的數量。在一可能實施例中，邏輯閘的數量係為單數或偶數。

邏輯閘606根據處理結果S_P3 及S_P2 ，產生判斷結果S_O1 。邏輯閘608根據處理結果S_P2 及S_P1 ，產生判斷結果S_O2 。邏輯閘610根據處理結果S_P1 及S_P3 ，產生判斷結果S_O3 。在本實施例中，邏輯閘606、608及610均為反及閘(NAND)。在其它實施例中，可利用其它邏輯閘組合，達到反及閘的特性。

判斷模組604根據判斷結果S_O1 ~S_O3 ，產生控制信號S_C 。在本實施例中，判斷模組604係為一反及閘，但並非用以限制本發明。在其它實施例中，亦可利用其它邏輯閘組合，達到反及閘的特性。

第7圖為本發明之輸出級之一可能實施例。如圖所示，輸出級106包括一緩衝單元702及一驅動單元704。緩衝器702根據控制信號S_C 、資料D_OUT 及致能信號OE，產生切換信號SW₁ 及SW₂ 。在本實施例中，緩衝單元702根據控制信號S_C ，決定產生切換信號SW₁ 及SW₂ 的時間點。在一可能實施例中，切換信號SW₁ 及SW₂ 為反相信號。

驅動單元704包括堆疊電路706、708及710。本發明並不限定堆疊電路的數量。在其它實施例中，驅動單元704具有其它數量的堆疊電路。由於堆疊電路706、708及710的架構均相同，故以下將以堆疊電路706為例。如圖所示，堆疊電路706包括電晶體712及714。

電晶體712根據切換信號SW₁ ，令輸入輸出接腳112的位準等於輸入輸出電壓VIO。電晶體714根據切換信號SW₂ ，令輸入輸出接腳112的位準等於輸入輸出電壓GND。在本實施例中，電晶體712及714分別為P型及N型，但並非用以限制本發明。在其它實施例中，電晶體712及714均為P型或N型，或是電晶體712為N型，而電晶體714為P。

在本實施例中，堆疊電路706、708及710係透過相同的傳輸線，接收相同的切換信號(如SW₁ 及SW₂ )，但並非用以限制本發明。在另一實施例中，堆疊電路706、708及710分別根據不同的傳輸線，接收不同的切換信號。在其它實施例中，緩衝單元702根據控制信號S_C ，控制堆疊電路706、708及710內的電晶體的導通數量及時間，便可在不同的輸入輸出電壓VIO下，適當地控制輸入輸出接腳112的位準，進行達到控制處理裝置100輸出資料的時間，並且可避免因處理單元102誤判所造成的影響。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。