TWI508092B - 電源處理裝置以及方法 - Google Patents

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TWI508092B TW102114761A TW102114761A TWI508092B TW I508092 B TWI508092 B TW I508092B TW 102114761 A TW102114761 A TW 102114761A TW 102114761 A TW102114761 A TW 102114761A TW I508092 B TWI508092 B TW I508092B
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電源處理裝置以及方法
本發明係有關於電源管理裝置以及方法，特別是關於多核心記憶體之電源管理裝置以及方法。
隨著技術的發達以及晶片架構設計的演進，雙核心、四核心甚至多核心的處理器在現今的世界中變得越來越普遍與流行。然而，多核心的處理器共用同一個記憶體時，速度的快慢取決於處理器與記憶體間資料匯流排的傳輸速度，為了突破此一瓶頸，最簡單的方式就是將記憶體也設計成多核心，使得每一核心的處理器皆可對應至獨立的記憶體，以維持效能。當記憶體也多核心化時，其電源管理更顯得重要。
有鑑於此，本發明提供一種電源處理裝置，適用於一記憶體裝置，其中上述記憶體裝置包括一第一記憶體單元以及一第二記憶體單元，包括：一第一電壓調節器，接收一外部供應電源之一供應電壓，並提供一第一內部電壓至上述第一記憶體單元；一第二電壓調節器，接收上述外部供應電源之上述供應電壓，並提供一第二內部電壓至上述第二記憶體單元；以及一控制器，根據一控制信號獨立地致能或失能上述第一電壓調節器以及上述第二電壓調節器。
上述之電源處理裝置，更包括一內部解碼器，用以將一外部控制指令轉換成上述控制信號。上述控制信號也可根據一外部信號線而決定。
上述電源處理裝置在一第一狀態時，上述控制器致能上述第一電壓調節器且致能上述第二電壓調節器，在一第二狀態時，上述控制器失能上述第一電壓調節器且致能上述第二電壓調節器，在一第三狀態時，上述控制器致能上述第一電壓調節器且失能上述第二電壓調節器，以及在一第四狀態時，上述控制器失能上述第一電壓調節器且失能上述第二電壓調節器。
上述電源處理裝置，更包括一第三電壓調節器，接收上述外部供應電源之上述供應電壓，提供一參考電壓至上述第一電壓調節器以及上述第二電壓調節器，且由上述控制器控制致能以及失能。其中在上述第一狀態時，上述控制器致能上述第三電壓調節器，在上述第二狀態時，上述控制器致能上述第三電壓調節器，在上述第三狀態時，上述控制器致能上述第三電壓調節器，以及在上述第四狀態時，上述控制器失能上述第三電壓調節器。
本發明更提供一種電源處理方法，適用於一記憶體裝置，其中上述記憶體裝置包括一第一記憶體單元以及一第二記憶體單元，步驟包括：接收一外部供應電源之一供應電壓，並提供一第一內部電壓至上述第一記憶體單元；接收上述外部供應電源之上述供應電壓，並提供一第二內部電壓至上述第二記憶體單元；以及根據一控制信號獨立地致能或失能上述 第一電壓調節器以及上述第二電壓調節器。
上述電源處理方法，其中步驟更包括將一外部控制指令轉換成上述控制信號，或上述控制信號可根據一外部信號線而決定。
上述電源處理方法，在一第一狀態時，致能上述第一電壓調節器且致能上述第二電壓調節器，在一第二狀態時，失能上述第一電壓調節器且致能上述第二電壓調節器，在一第三狀態時，致能上述第一電壓調節器且失能上述第二電壓調節器，以及在一第四狀態時，失能上述第一電壓調節器且失能上述第二電壓調節器。
上述電源處理方法，其中步驟更包括致能以及失能一第三電壓調節器，上述第三電壓調節器接收上述外部供應電源之上述供應電壓而輸出一參考電壓，其中在上述第一狀態時，致能上述第三電壓調節器，在上述第二狀態時，致能上述第三電壓調節器，在上述第三狀態時，致能上述第三電壓調節器，以及在上述第四狀態時，失能上述第三電壓調節器。
100、300‧‧‧處理器
110、310‧‧‧第一核心
111、311‧‧‧第二核心
120‧‧‧第一L1快取
121‧‧‧第二L1快取
130‧‧‧第一L2快取
131‧‧‧第二L2快取
140、320‧‧‧第一資料匯流排
141、321‧‧‧第二資料匯流排
200、400‧‧‧記憶體
210、410‧‧‧第一記憶體單元
211、411‧‧‧第二記憶體單元
420‧‧‧第一記憶體介面
421‧‧‧第二記憶體介面
430‧‧‧第一儲存陣列
431‧‧‧第二儲存陣列
440‧‧‧第一電壓調節器
441‧‧‧第二電壓調節器
442‧‧‧第三電壓調節器
450‧‧‧上電檢測
460‧‧‧控制器
VDD1‧‧‧第一供應電壓
VDD2‧‧‧第二供應電壓
VEST ‧‧‧外部電壓
VREF ‧‧‧參考電壓
SEXT ‧‧‧控制信號
SI1 ‧‧‧第一內部信號
SI2 ‧‧‧第二內部信號
SI3 ‧‧‧第三內部信號
S0、S1、S2‧‧‧步驟
S3、S4、S5‧‧‧步驟
S6、S7‧‧‧步驟
第1圖係根據本發明之一實施例所示之多核心處理器與多核心記憶體之系統方塊圖；第2圖係根據本發明之一實施例所述之記憶體電源管理方塊圖；第3A、3B圖係根據本發明之一實施例顯示之電源處理方法之流程圖。
第1圖係根據本發明之一實施例所示之多核心處理器與多核心記憶體之系統方塊圖。如第1圖所示，處理器100包括第一核心110以及第二核心111，第一L1快取120耦接至第一核心110以及第一L2快取130，其中第一L1快取120以及第一L2快取130專屬第一核心110所用。第二L1快取121耦接至第二核心111以及第二L2快取131，同樣的第二L1快取121以及第二L2快取131專屬第二核心111所用。根據本發明之一實施例，處理器100製作於一晶片上。
記憶體200包括兩個獨立的記憶體單元，分別為第一記憶體單元210以及第二記憶體單元211。其中，第一核心110透過第一資料匯流排140與第一記憶體單元210相互溝通；同樣的第二核心111透過第二資料匯流排141與第二記憶體單元211溝通。根據本發明之一實施例，記憶體200與處理器100相同，同樣製作於單一晶片上，記憶體200製作於單一晶片上的好處是第一記憶體單元210以及第二記憶體單元211之間的溝通較為方便與容易。相較於第一記憶體單元210以及第二記憶體單元211製作於不同晶片，第一記憶體單元210以及第二記憶體單元211之間許多控制信號會變得相當麻煩而產生額外的成本。此外，製作於不同晶片也伴隨整體系統面積與體積的增加，不利於小型化與輕量化的的應用系統。基於相同之想法，處理器100與記憶體200亦可製作於單一晶片以節省成本。
第2圖係根據本發明之一實施例所述之記憶體電源管理方塊圖。如第2圖所示，記憶體400包括第一記憶體單元 410以及第二記憶體單元411，其中第一記憶體單元410包括第一記憶體介面420以及第一儲存陣列430，第二記憶體單元411包括第二記憶體介面421以及第二儲存陣列431。處理器300之第一核心310以及第二核心311，分別經由第一資料匯流排320以及第二資料匯流排321耦接至第一記憶體介面420以及第二記憶體介面421與記憶體400之第一記憶體單元410以及第二記憶體單元411溝通，進而存取第一儲存陣列430以及第二儲存陣列431。在第2圖中，處理器300以及記憶體400分別對應至第1圖之處理器100以及記憶體200，第一資料匯流排320以及第二資料匯流排321分別對應至第1圖之第一資料匯流排140以及第二資料匯流排141。
如第2圖所示，記憶體400更包括第一電壓調節器440、第二電壓調節器441以及第三電壓調節器442。當上電檢測(power-on detector)450偵測到外部電壓VEST 時，上電檢測450檢測外部電壓VEST 是否高於最低操作電壓再將外部電壓VEST 傳送至整個記憶體。根據本發明之一實施例，記憶體400之工作電壓為5V，外部電壓VEST 一開始由0V緩慢爬升至5V而提供至記憶體400，為了確保記憶體400內部之邏輯狀態正常，當外部電壓VEST 達到記憶體400最低工作電壓2V時，上電檢測450將外部電壓VEST 已達到最低工作電壓之結果提供至記憶體400之內部電路，並開始內部電路的運作，以避免開機時造成記憶體400之邏輯狀態不正常。
根據本發明之一實施例，在上電檢測450偵測外部電壓VEST 已達到最低工作電壓後，第一電壓調節器440提供第 一供應電壓VDD1至第一記憶體單元410之第一記憶體介面420以及第一儲存陣列430，第二電壓調節器441提供第二供應電壓VDD2至第二記憶體單元411之第二記憶體介面421以及第二儲存陣列431，第三電壓調節器442用以產生參考電壓VREF 提供給第一電壓調節器440以及第二電壓調節器441使用。
控制器460接收上電檢測450所提供之外部電壓比較結果以及控制信號SEXT ，產生第一內部信號SI1 、第二內部信號SI2 以及第三內部信號SI3 ，分別用以獨立地致能或失能第一電壓調節器440、第二電壓調節器441以及第三電壓調節器442。根據本發明之一實施例，控制信號SEXT 可經由一內部解碼器將一組外部控制指令轉換而成。根據本發明之另一實施例，控制信號SEXT 係根據一外部信號線而決定。
根據本發明之一實施例，控制器460可同時致能第一電壓調節器440以及第二電壓調節器441，或是致能第一電壓調節器440以及第二電壓調節器441其中一者，亦或是同時失能第一電壓調節器440以及第二電壓調節器441。由於第三電壓調節器442用以提供參考電壓VREF 至第一電壓調節器440以及第二電壓調節器441，因此當第一電壓調節器440以及第二電壓調節器441之任一者致能時，第三電壓調節器442則必須維持致能之狀態，待第一電壓調節器440以及第二電壓調節器441皆失能時，才可失能第三電壓調節器442。
根據本發明之一實施例，為了使得電路失能後在致能維持正確的邏輯狀態，控制器460輸出之第一內部信號SI1 以及第二內部信號SI2 ，分別提供至第一記憶體介面420與第一 儲存陣列430以及第二記憶體介面421與第二儲存陣列431，作為一重置信號。
第3A、3B圖係根據本發明之一實施例顯示之電源處理方法之流程圖。在此，第3A、3B圖之流程將搭配第2圖說明。一開始，外部電壓VEST 提供至記憶體400(S0)；當外部電壓VEST 判定大於最低操作電壓時，致能第一電壓調節器、第二電壓調節器以及第三電壓調節器(S1)；決定是否失能第一記憶體單元410以及第二記憶體單元411任一者(S2)；若決定失能第一記憶體單元410以及第二記憶體單元411任一者時，失能對應第一記憶體單元410之第一電壓調節器440或對應第二記憶體單元411之第二電壓調節器441，並持續致能第三電壓調節器442(S3)；若決定不失能第一記憶體單元410以及第二記憶體單元411任一者時，則維持步驟S1之狀態；接著，決定是否同時失能第一記憶體單元410以及第二記憶體單元411(S4)；若決定同時失能第一記憶體單元410以及第二記憶體單元411時，失能第一電壓調節器440、第二電壓調節器441以及第三電壓調節器442(S5)；若否，則維持步驟S3之狀態。當第一記憶體單元410以及第二記憶體單元411皆被失能時，決定是否致能第一記憶體單元410以及第二記憶體單元411之任一者(S6)。若否，則維持步驟S5；若決定致能第一記憶體單元410以及第二記憶體單元411之任一者時，則再決定是否同時致能第一記憶體單元410以及第二記憶體單元411(S7)。若決定同時致能第一記憶體單元410以及第二記憶體單元411時，則回到步驟S1；若否，則回到步驟S3。
300‧‧‧處理器
310‧‧‧第一核心
311‧‧‧第二核心
320‧‧‧第一資料匯流排
321‧‧‧第二資料匯流排
400‧‧‧記憶體
410‧‧‧第一記憶體單元
411‧‧‧第二記憶體單元
420‧‧‧第一記憶體介面
421‧‧‧第二記憶體介面
430‧‧‧第一儲存陣列
431‧‧‧第二儲存陣列
440‧‧‧第一電壓調節器
441‧‧‧第二電壓調節器
442‧‧‧第三電壓調節器
450‧‧‧上電檢測
460‧‧‧控制器
VDD1‧‧‧第一供應電壓
VDD2‧‧‧第二供應電壓
VEST ‧‧‧外部電壓
VREF ‧‧‧參考電壓
SEXT ‧‧‧控制信號
SI1 ‧‧‧第一內部信號
SI2 ‧‧‧第二內部信號
SI3 ‧‧‧第三內部信號

Claims (11)

  1. 一種電源處理裝置，適用於一記憶體裝置，其中上述記憶體裝置包括一第一記憶體單元以及一第二記憶體單元，包括：一第一電壓調節器，接收一外部供應電源之一供應電壓，並提供一第一內部電壓至上述第一記憶體單元；一第二電壓調節器，接收上述外部供應電源之上述供應電壓，並提供一第二內部電壓至上述第二記憶體單元；以及一控制器，根據一控制信號獨立地致能或失能上述第一電壓調節器以及上述第二電壓調節器，以獨立地致能或失能對應之上述第一記憶體單元以及上述第二記憶體單元。
  2. 如申請專利範圍第1項所述之電源處理裝置，更包括一內部解碼器，用以將一外部控制指令轉換成上述控制信號。
  3. 如申請專利範圍第1項所述之電源處理裝置，其中上述控制信號係根據一外部信號線而決定。
  4. 如申請專利範圍第1項所述之電源處理裝置，其中：在一第一狀態時，上述控制器致能上述第一電壓調節器且致能上述第二電壓調節器；在一第二狀態時，上述控制器失能上述第一電壓調節器且致能上述第二電壓調節器；在一第三狀態時，上述控制器致能上述第一電壓調節器且失能上述第二電壓調節器；以及在一第四狀態時，上述控制器失能上述第一電壓調節器且失能上述第二電壓調節器。
  5. 如申請專利範圍第4項所述之電源處理裝置，更包括一第三電壓調節器，接收上述外部供應電源之上述供應電壓，提供一參考電壓至上述第一電壓調節器以及上述第二電壓調節器，且由上述控制器控制致能以及失能。
  6. 如申請專利範圍第5項所述之電源處理裝置，其中在上述第一狀態時，上述控制器致能上述第三電壓調節器；在上述第二狀態時，上述控制器致能上述第三電壓調節器；在上述第三狀態時，上述控制器致能上述第三電壓調節器；以及在上述第四狀態時，上述控制器失能上述第三電壓調節器。
  7. 一種電源處理方法，適用於一記憶體裝置，其中上述記憶體裝置包括一第一記憶體單元以及一第二記憶體單元，步驟包括：利用一第一電壓調節器接收一外部供應電源之一供應電壓，並提供一第一內部電壓至上述第一記憶體單元；利用一第二電壓調節器接收上述外部供應電源之上述供應電壓，並提供一第二內部電壓至上述第二記憶體單元；以及根據一控制信號獨立地致能或失能上述第一電壓調節器以及上述第二電壓調節器，以獨立地致能或失能對應之上述第一記憶體單元以及上述第二記憶體單元。
  8. 如申請專利範圍第7項所述之電源處理方法，其中步驟更包括將一外部控制指令轉換成上述控制信號。
  9. 如申請專利範圍第7項所述之電源處理方法，其中上述控 制信號係根據一外部信號線而決定。
  10. 如申請專利範圍第7項所述之電源處理方法，其中：在一第一狀態時，致能上述第一電壓調節器且致能上述第二電壓調節器；在一第二狀態時，失能上述第一電壓調節器且致能上述第二電壓調節器；在一第三狀態時，致能上述第一電壓調節器且失能上述第二電壓調節器；以及在一第四狀態時，失能上述第一電壓調節器且失能上述第二電壓調節器。
  11. 如申請專利範圍第10項所述之電源處理方法，其中步驟更包括致能以及失能一第三電壓調節器，上述第三電壓調節器接收上述外部供應電源之上述供應電壓而輸出一參考電壓，其中在上述第一狀態時，致能上述第三電壓調節器；在上述第二狀態時，致能上述第三電壓調節器；在上述第三狀態時，致能上述第三電壓調節器；以及在上述第四狀態時，失能上述第三電壓調節器。
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