JP6382353B2 - メモリへの常時オン経路をサポートするための超低電力アーキテクチャ - Google Patents
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Description
本装置は、システム・オン・チップであってもよい。前記自律サブシステムが、当該装置のメモリに直接アクセスしてもよい。前記複数の自律サブシステムによるメモリ・アクセスはS0ixシステム状態から出ない。さらに、自律サブシステムは、深いS0ixスリープ状態の間にアクティブであってもよい。本装置は、前記複数の自律サブシステムからメモリ・サブシステムへのコヒーレントなデータ経路と;前記複数の自律サブシステムからメモリ・サブシステムへの非コヒーレントなデータ経路も含んでいてもよい。前記複数の自律サブシステムは、当該装置の同じファブリック上に配置されることができ、あるいは前記複数の自律サブシステムは、当該装置の別個のコンパニオン・ダイに移されることができる。前記複数の自律サブシステムは、センサー・ハブ、モデム、オーディオ、独立してメモリにアクセスできる任意のサブシステムまたはそれらの任意の組み合わせを含む。さらに、当該装置はモバイル装置であってもよい。メモリへの高帯域幅の経路が第一の電力供給レールによって有効にされてもよく、前記第一の電力供給レールは大半の状態の間、電力を落とされることができる。前記常時オン、常時利用可能な第二の電力供給レールを使って、メモリへの低帯域幅の経路が有効にされてもよい。
いくつかの態様を記載しておく。
〔態様1〕
超低電力アーキテクチャをもつ装置であって、
第一の電力供給レールであって、複数のサブシステムが前記第一の電力供給レールによって電力を与えられる、第一の電力供給レールと;
第二の電力供給レールであって、複数の自律サブシステムが該電力供給レールによって電力を与えられ、前記第二の電力供給レールは常時オン、常時利用可能かつ低電力である、第二の電力供給レールとを有する、
装置。
〔態様2〕
システム・オン・チップである、態様1記載の装置。
〔態様3〕
前記自律サブシステムが、当該装置のメモリに直接アクセスする、態様1記載の装置。
〔態様4〕
前記複数の自律サブシステムによるメモリ・アクセスがS0ixシステム状態から出ない、態様1記載の装置。
〔態様5〕
自律サブシステムは、深いS0ixスリープ状態の間にアクティブである、態様1記載の装置。
〔態様6〕
複数の電力状態を提供するよう動作可能な電力管理集積回路(PMIC)であって、当該電力管理集積回路は、自律サブシステムを、スリープ状態からアクティブ状態に遷移させ、前記自律サブシステムは、第二のサブシステムがスリープ状態に留まる間、アクティブであり、低電力常時オン電源によって電力を与えられる、電力管理集積回路。
〔態様7〕
前記低電力常時オン電源は、メモリへの非コヒーレントなデータ経路に電力を与える、態様6記載の電力管理集積回路。
〔態様8〕
前記自律サブシステムは、低電力使用事例の間にメモリにアクセスするために非コヒーレントなデータ経路を使う、態様6記載の電力管理集積回路。
〔態様9〕
当該電力管理集積回路が、前記自律サブシステムがコヒーレントなデータをコヒーレントなデータ経路上でメモリに提供するときには前記第二のサブシステムをスリープ状態から出させる、態様6記載の電力管理集積回路。
〔態様10〕
当該電力管理集積回路が、前記自律サブシステムによる非コヒーレントなメモリ・アクセスに応答しては主要電力レールをトグルさせない、態様6記載の電力管理集積回路。
〔態様11〕
超低電力アーキテクチャを提供する方法であって:
モバイル・システム・オン・チップ上のメモリへの第一の経路を有効にする段階であって、メモリへの前記第一の経路は主要電力レールによって電力を与えられる、段階と;
前記モバイル・システム・オン・チップ上のメモリへの第二の経路を有効にする段階であって、メモリへの該経路は第二の低電力常時オン電力レールによって電力を与えられる、段階とを含む、
方法。
〔態様12〕
メモリへの前記第一の経路は高帯域幅、高遅延のデータ経路である、態様11記載の方法。
〔態様13〕
メモリへの前記第二の経路は低帯域幅、低遅延のデータ経路である、態様11記載の方法。
〔態様14〕
自律サブシステムが、第二のサブシステムがS0ixシステム状態を出ることなく、メモリへの前記第二の経路を使って前記メモリにアクセスする、態様11記載の方法。
〔態様15〕
超低電力アーキテクチャをもつ装置であって:
当該装置のメモリ・デバイスに電力を供給する第一の手段と;
当該装置の前記メモリ・デバイスに電力を供給する第二の手段とを有しており、前記第二の手段は常時オンかつ低電力である、
装置。
〔態様16〕
電力を供給する前記第二の手段によって複数の自律サブシステムが電力を与えられる、態様15記載の装置。
〔態様17〕
電力を供給する前記第二の手段が、メモリへの、常時オン、常時利用可能、低帯域幅かつ低遅延のデータ経路に電力を与えるものである、態様15記載の装置。
〔態様18〕
前記複数の自律サブシステムによるメモリ・アクセスがS0ixシステム状態から出ない、態様15記載の装置。
〔態様19〕
自律サブシステムは、深いS0ixスリープ状態の間にアクティブである、態様15記載の装置。
〔態様20〕
前記複数の自律サブシステムからメモリ・サブシステムへのコヒーレントなデータ経路と;
前記複数の自律サブシステムからメモリ・サブシステムへの非コヒーレントなデータ経路とを有する、
態様15記載の装置。
〔態様21〕
超低電力アーキテクチャをもつシステムであって:
ディスプレイと;
無線機と;
命令を記憶する、前記ディスプレイに通信上結合されているメモリと;
前記無線機および前記メモリに通信上結合されているプロセッサと;
第一の電力供給レールであって、複数のサブシステムが前記第一の電力供給レールによって電力を与えられる、第一の電力供給レールと;
第二の電力供給レールであって、複数の自律サブシステムが前記第二の電力供給レールによって電力を与えられ、前記第二の電力供給レールは常時オンかつ常時利用可能である、第二の電力供給レールとを有する、
システム。
〔態様22〕
前記自律サブシステムが、前記メモリに、メモリへの低遅延、低帯域幅の経路を介して直接アクセスする、態様21記載のシステム。
〔態様23〕
前記複数の自律サブシステムによるメモリ・アクセスがS0ixシステム状態から出ない、態様21記載のシステム。
〔態様24〕
前記第二の電力供給レールによって電力を与えられる自律サブシステムは、前記第一の電力供給レールの電力が落とされる深いS0ixスリープ状態の間にアクティブである、態様21記載のシステム。
〔態様25〕
前記複数の自律サブシステムからメモリ・サブシステムへの、前記第一の電力供給レールによって電力を与えられるコヒーレントなデータ経路と;
前記複数の自律サブシステムからメモリ・サブシステムへの、前記第二の電力供給レールによって電力を与えられる非コヒーレントなデータ経路とを有する、
態様21記載のシステム。
Claims (20)
- 超低電力アーキテクチャをもつ装置であって、
第一の電力供給レールであって、複数のサブシステムが前記第一の電力供給レールによって電力を与えられる、第一の電力供給レールと;
第二の電力供給レールであって、複数の自律サブシステムが該第二の電力供給レールによって電力を与えられ、前記第二の電力供給レールは、常時オン、常時利用可能でありかつ前記第一の電力供給レールに比べて低電力である、第二の電力供給レールとを有しており、
前記複数の自律サブシステムによるメモリ・アクセスがS0ixシステム状態から出ない、
装置。 - システム・オン・チップである、請求項1記載の装置。
- 前記自律サブシステムが、当該装置のメモリに直接アクセスする、請求項1記載の装置。
- 前記自律サブシステムは、深いS0ixスリープ状態の間にアクティブである、請求項1記載の装置。
- 複数の電力状態を提供するよう動作可能な電力管理集積回路(PMIC)であって、当該電力管理集積回路は、自律サブシステムを、スリープ状態からアクティブ状態に遷移させ、前記自律サブシステムは、第二のサブシステムがスリープ状態に留まる間、アクティブであり、低電力常時オン電源によって電力を与えられ、
前記低電力常時オン電源は、メモリへの非コヒーレントなデータ経路に電力を与える、電力管理集積回路。 - 前記自律サブシステムは、低電力使用事例の間にメモリにアクセスするために非コヒーレントなデータ経路を使う、請求項5記載の電力管理集積回路。
- 当該電力管理集積回路が、前記自律サブシステムがコヒーレントなデータをコヒーレントなデータ経路上でメモリに提供するときには前記第二のサブシステムをスリープ状態から出させる、請求項5記載の電力管理集積回路。
- 当該電力管理集積回路が、前記自律サブシステムによる非コヒーレントなメモリ・アクセスに応答しては主要電力レールをトグルさせない、請求項5記載の電力管理集積回路。
- 超低電力アーキテクチャを提供する方法であって:
モバイル・システム・オン・チップ上のメモリへの第一の経路を有効にする段階であって、メモリへの前記第一の経路は主要電力レールによって電力を与えられる、段階と;
前記モバイル・システム・オン・チップ上のメモリへの第二の経路を有効にする段階であって、メモリへの該経路は第二の低電力常時オン電力レールによって電力を与えられる、段階とを含み、
メモリへの前記第一の経路は高帯域幅、高遅延のデータ経路である、
方法。 - 超低電力アーキテクチャを提供する方法であって:
モバイル・システム・オン・チップ上のメモリへの第一の経路を有効にする段階であって、メモリへの前記第一の経路は主要電力レールによって電力を与えられる、段階と;
前記モバイル・システム・オン・チップ上のメモリへの第二の経路を有効にする段階であって、メモリへの該経路は第二の低電力常時オン電力レールによって電力を与えられる、段階とを含み、
メモリへの前記第二の経路は低帯域幅、低遅延のデータ経路である、
方法。 - 超低電力アーキテクチャを提供する方法であって:
モバイル・システム・オン・チップ上のメモリへの第一の経路を有効にする段階であって、メモリへの前記第一の経路は主要電力レールによって電力を与えられる、段階と;
前記モバイル・システム・オン・チップ上のメモリへの第二の経路を有効にする段階であって、メモリへの該経路は第二の低電力常時オン電力レールによって電力を与えられる、段階とを含み、
自律サブシステムが、第二のサブシステムがS0ixシステム状態を出ることなく、メモリへの前記第二の経路を使って前記メモリにアクセスする、
方法。 - 超低電力アーキテクチャをもつ装置であって:
当該装置のメモリ・デバイスに電力を供給する第一の手段と;
当該装置の前記メモリ・デバイスに電力を供給する第二の手段とを有しており、前記第二の手段は、常時オンかつ前記第一の手段に比べて低電力であり、
電力を供給する前記第二の手段が、メモリへの、常時オン、常時利用可能、低帯域幅かつ低遅延のデータ経路に電力を与えるものである、
装置。 - 電力を供給する前記第二の手段によって複数の自律サブシステムが電力を与えられる、請求項12記載の装置。
- 超低電力アーキテクチャをもつ装置であって:
当該装置のメモリ・デバイスに電力を供給する第一の手段と;
当該装置の前記メモリ・デバイスに電力を供給する第二の手段とを有しており、前記第二の手段は、常時オンかつ前記第一の手段に比べて低電力であり、
電力を供給する前記第二の手段によって複数の自律サブシステムが電力を与えられ、
前記複数の自律サブシステムによるメモリ・アクセスがS0ixシステム状態から出ない、
装置。 - 自律サブシステムは、深いS0ixスリープ状態の間にアクティブである、請求項12記載の装置。
- 超低電力アーキテクチャをもつ装置であって:
当該装置のメモリ・デバイスに電力を供給する第一の手段と;
当該装置の前記メモリ・デバイスに電力を供給する第二の手段とを有しており、前記第二の手段は、常時オンかつ前記第一の手段に比べて低電力であり、
電力を供給する前記第二の手段によって複数の自律サブシステムが電力を与えられ、
前記複数の自律サブシステムからメモリ・サブシステムへのコヒーレントなデータ経路と;
前記複数の自律サブシステムからメモリ・サブシステムへの非コヒーレントなデータ経路とをさらに有する、
装置。 - 超低電力アーキテクチャをもつシステムであって:
ディスプレイと;
無線機と;
命令を記憶する、前記ディスプレイに通信上結合されているメモリと;
前記無線機および前記メモリに通信上結合されているプロセッサと;
第一の電力供給レールであって、複数のサブシステムが前記第一の電力供給レールによって電力を与えられる、第一の電力供給レールと;
第二の電力供給レールであって、複数の自律サブシステムが前記第二の電力供給レールによって電力を与えられ、前記第二の電力供給レールは常時オンかつ常時利用可能である、第二の電力供給レールとを有し、
前記自律サブシステムが、前記メモリに、メモリへの低遅延、低帯域幅の経路を介して直接アクセスする、
システム。 - 超低電力アーキテクチャをもつシステムであって:
ディスプレイと;
無線機と;
命令を記憶する、前記ディスプレイに通信上結合されているメモリと;
前記無線機および前記メモリに通信上結合されているプロセッサと;
第一の電力供給レールであって、複数のサブシステムが前記第一の電力供給レールによって電力を与えられる、第一の電力供給レールと;
第二の電力供給レールであって、複数の自律サブシステムが前記第二の電力供給レールによって電力を与えられ、前記第二の電力供給レールは常時オンかつ常時利用可能である、第二の電力供給レールとを有し、
前記複数の自律サブシステムによるメモリ・アクセスがS0ixシステム状態から出ない、
システム。 - 前記第二の電力供給レールによって電力を与えられる自律サブシステムは、前記第一の電力供給レールの電力が落とされる深いS0ixスリープ状態の間にアクティブである、請求項17記載のシステム。
- 超低電力アーキテクチャをもつシステムであって:
ディスプレイと;
無線機と;
命令を記憶する、前記ディスプレイに通信上結合されているメモリと;
前記無線機および前記メモリに通信上結合されているプロセッサと;
第一の電力供給レールであって、複数のサブシステムが前記第一の電力供給レールによって電力を与えられる、第一の電力供給レールと;
第二の電力供給レールであって、複数の自律サブシステムが前記第二の電力供給レールによって電力を与えられ、前記第二の電力供給レールは常時オンかつ常時利用可能である、第二の電力供給レールと;
前記複数の自律サブシステムからメモリ・サブシステムへの、前記第一の電力供給レールによって電力を与えられるコヒーレントなデータ経路と;
前記複数の自律サブシステムからメモリ・サブシステムへの、前記第二の電力供給レールによって電力を与えられる非コヒーレントなデータ経路とを有する、
システム。
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