CN106471433A - 用于支持到存储器的常通路径的超低功率架构 - Google Patents

用于支持到存储器的常通路径的超低功率架构 Download PDF

Info

Publication number
CN106471433A
CN106471433A CN201580033587.9A CN201580033587A CN106471433A CN 106471433 A CN106471433 A CN 106471433A CN 201580033587 A CN201580033587 A CN 201580033587A CN 106471433 A CN106471433 A CN 106471433A
Authority
CN
China
Prior art keywords
power
memorizer
subsystem
autonomous
rail
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580033587.9A
Other languages
English (en)
Inventor
S·帕迪瓦拉
P·卡鲁瑞亚
B·弗莱明
S·撒卡
K·休梅克
S·拉克舍玛纳默西
S·叶海亚
J·雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106471433A publication Critical patent/CN106471433A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/189—Power distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

本文描述了一种具有超低功率架构的装置。该装置包括第一电源轨，其中，多个子系统由该第一电源轨供电。该装置还包括第二电源轨，其中，多个自主子系统由该电源轨供电，其中，该第二电源轨常通、始终可用并且低功率。

Description

用于支持到存储器的常通路径的超低功率架构
技术领域
本技术总体上涉及存储器访问。更具体地，本技术涉及一种到存储器的始终可用的超低功率路径。
背景技术
移动片上系统(SOC)包括在所有系统电源状态期间都应活动的多个自主子系统，诸如调制解调器、音频子系统、传感器或传感器中枢、密码子系统等。计算设备可典型地进入多种不同的电源状态。自主子系统中的每个自主子系统可以设计为具有基于那些子系统的工作负荷来使能效最小化的内部存储器能力。具有集成子系统的SOC可以消耗功率来使得到存储器的数据路径可用并且还保持来自每个子系统的服务质量(QoS)要求。使用到存储器的共同数据路径可能不满足子系统的等待时间要求。
附图说明
图1是计算系统的框图；
图2是SOC的框图；
图3是具有常通(AON)结构的SOC的框图；以及
图4是一种用于启用到存储器的常通路径的方法的过程流程图。
贯穿本公开和附图使用相同的数字来引用相似的组件和特征。100系列的数字指代最初见于图1的特征；200系列的数字指代最初见于图2的特征；依此类推。
具体实施方式
如以上指出的，计算设备可典型地进入多种不同的电源状态。取决于具体的操作系统，该状态可以被称为“S”状态。例如，S0可以是活动状态，S3可以是待机状态，S4可以是休眠状态，并且S5可以是关机状态。进一步地，睡眠状态可以在S0活动状态期间跨计算设备的接口和子系统来实现，并且可被称为S0ix状态。在该S0ix状态下，各个子系统可处于降低功率模式下，即使该系统处在S0(活动)状态。在该S0ix状态下，“i”可以表示S0状态内的闲置期，“x”可以表示该闲置期的持续时间的占位符，其中，“x”的较大值表示更长的持续时间。
在任何给定的SOC中，典型地由全部子系统来使用到主存储器的单个路径。取决于SOC的架构，当从S0ix状态唤醒一个子系统时可能导致其他子系统退出S0ix状态并消耗功率。在此描述的实施例针对子系统启用到主存储器的极低功率、始终可用的常通(AON)路径。在实施例中，到存储器的AON路径与在所有系统状态(包括深度S0ix状态)期间仍然保持活动的子系统一起使用。一些子系统可退出S0ix状态并且访问到存储器的AON路径，同时其他子系统仍然保持在S0ix状态。
在以下说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应当理解，这些术语并不意为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此进行直接物理或电气接触。“耦合”可以意指两个或更多个元件进行直接物理或电气接触。然而，“耦合”还可以意指两个或更多个元件并非彼此直接接触，但仍彼此合作或交互。
一些实施例可以在硬件、固件和软件之一或其组合中被实现。一些实施例还可以实现为存储在机器可读介质上的指令，这些指令可以由计算平台读取并执行以便执行在此描述的操作。机器可读介质可以包括用于以可由机器(例如，计算机)读取的形式存储或传输信息的任何机制。例如，机器可读介质可以包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光学存储介质；闪存设备；或者电气、光学、声学或其他形式的传播信号(例如，载波、红外信号、数字信号)、或传输和/或接收信号的接口、以及其他。
实施例是实现方式或示例。说明书中对“实施例”、“一个实施例”、“一些实施例”、“各种实施例”或“其他实施例”的引用意味着结合实施例描述的特定特征、构造或特性包括在本技术的至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”或“一些实施例”的多处出现不必全部指代相同的实施例。来自一个实施例的元素或方面可与另一实施例的元素或方面组合。
并非在此描述和展示的所有组件、特征、构造、特性等都需要包括在特定实施例或多个实施例中。例如，如果说明书陈述组件、特征、构造或特性“可以”、“可能”、“可”或“能够”被包括，则那个特定组件、特征、构造或特性不要求被包括。如果说明书或权利要求书提及“一个(a)”或“一个(an)”要素，则那并非意味着仅存在一个要素。如果说明书或权利要求书提及“一个附加的”要素，则那并不排除存在多于一个的附加要素。
应注意的是，尽管已经参考特定实现方式对一些实施例进行了描述，但根据一些实施例其他实现方式是可能的。另外，在附图中展示和/或在此描述的电路元素或其他特征的安排和/或顺序不需要以所展示和描述的特定方式安排。根据一些实施例，许多其他安排是可能的。
在图中示出的每个系统中，一些情况中的元素可以各自都具有相同的参考号或不同的参考号以表明所表示的元素可以是不同和/或类似的。然而，元素可以足够灵活到具有不同的实现方式并与在此示出或描述的系统的一些或全部一起工作。图中示出的各种元素可以是相同的或不同的。哪个称为第一元素和哪个称为第二元素是任意的。
图1是一种计算系统100的框图。计算设备100可以是例如膝上型计算机、台式计算机、平板计算机、超级笔记本、移动设备、或服务器，及其他。计算设备100可以包括片上系统(SOC)102。SOC 102可以与功率管理集成芯片(PMIC)104对接。在此展示的SOC 102可以包括与微控制器108通信的组件，诸如通信接口106。微控制器108可以与若干其他子系统可操作地通信，包括：中央处理单元(CPU)110、图形处理单元(GPU)112、视频组件114、摄像机116、显示器118、传感器中枢120、调制解调器122、音频124、一个或多个存储器126、和一个或多个集成低压差稳压器(LDO)128。在一些场景中，CPU 110可由VCC电源轨供电，同时GPU 112、视频组件114、摄像机116、显示器118、传感器中枢120、调制解调器122、音频124、存储器126和LDO 128由VNN电源轨供电。在实施例中，始终可用的子系统(诸如像传感器中枢120、调制解调器122和音频124)由常通电源(VNNAON)供电。
GPU 112可以被配置成用于执行计算系统100内的任何数量的图形操作。例如，GPU112可以被配置成用于渲染或操纵待显示给计算系统100的用户的图形图像、图形帧、视频等。显示器118可以与是计算系统100的内置组件的显示屏耦合。显示器118还可以与外部连接至计算设备100的计算机监视器、电视、或投影仪及其他耦合。
传感器中枢120可以被认为是对来自各个传感器的数据进行集成和处理的自主子系统。在一些情况下，自主子系统是可独立于CPU、GPU或其他子系统而运行并且可独立做出响应或反应的子系统。自主子系统还可以是不需要使用计算机操作系统来协调和/或控制子系统操作的所有方面的子系统。因此，如根据本技术描述的，自主子系统不需要操作系统来访问存储器子系统。结果是，为了存储器访问的目的，自主子系统独立存在，并且无需操作系统的外部控制就可以自行做出响应和/或反应。
调制解调器122可以包括各个天线以便传输和接收无线数据，并且还可以是自主子系统。调制解调器122可以被配置成用于通过总线106将计算系统100连接至网络130。网络130可以是广域网(WAN)、局域网(LAN)、或因特网、及其他。在移动SOC中，调制解调器122可以将移动设备连接至基站。音频子系统可以连接至多个扬声器和声音输出设备。在一些情况下，音频子系统124是自主子系统。存储器126可包括随机存取存储器(RAM)、只读存储器(ROM)、闪存、或任何其他适当的存储器系统。例如，存储器126可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。SOC还可以与片外存储器127耦合。片外存储器127可以包括例如DRAM或SRAM。
在一些情况下，传感器中枢120、调制解调器122、音频子系统124是自主的、活动的并且访问存储器，而SOC 102上的子系统的剩余部分处于S0ix睡眠状态。自主子系统(诸如传感器中枢120、调制解调器122、音频子系统124)可被放置在SOC 102的结构层次较低的位置处。由于自主子系统的结构层次低，因此唤醒自主子系统以访问存储器子系统126可引起唤醒全部的结构和子系统。VNNAON电源轨能使自主子系统被上电并且访问存储器子系统126而不会导致其他子系统退出睡眠状态。在示例中，CPU 110可由VCC电源轨供电，同时GPU112、视频组件114、摄像机116、显示器118、和LDO 128可由VNN电源轨供电。始终可用的、常通VNNAON电源轨可用于为自主子系统(诸如传感器中枢120、调制解调器122和音频124)供电。如在此使用的，“始终可用的”意指电源正处于S0ix状态和任何其他深度睡眠状态期间，该电源将典型地使电源轨断电。VNN电源轨、VCC电源轨、或其任何组合可以是第一电源轨并且可为多个子系统供电。当VNNAON电源轨是常通且低功率的时，VNNAON电源轨可以是第二电源轨并且可为多个自主子系统供电。
PMIC 104可以包括附加组件，诸如突发控制单元(BCU)132、中断管理组件134和通信接口136。BCU 132可以操作用于从一个或多个比较器接收数据并处理数据，该数据指示电源轨(诸如SOC 102的VCC电源轨、VNN电源轨和VNNAON电源轨)上的电流水平。从而，在参考号138处展示了VCC电源轨监测。在参考号140处展示了VNN电源轨监测，并且在参考号142处展示了VNNAON电源轨监测。在一些情况下，该可操作用于提供多种电源状态，其中，PMIC可将自主子系统从睡眠状态转换至活动状态，其中，该自主子系统是活动的并且由低功率常通VNNAON电源轨供电，而第二子系统仍然保持在睡眠状态并且由VNN电源轨、VCC电源轨或其任何组合供电。
这种各个电源轨的电流监测的结果可以被发送至中断管理组件134以供进一步处理。中断管理组件134可以操作用于在所监测的电流水平越过阈值设置时创建中断。阈值设置也可以被称为可编程的跳变点。中断可以包括指示电源轨上的电流水平是否已越过阈值设置进入过度水平或者已越过阈值设置回到正常水平的数据。中断然后可以被转发至PMIC104上的通信接口136。通信接口136然后可以将中断从PMIC 104转发至SOC 102。虽然描述了PMIC 104，但并不要求PMIC与本技术一起使用。
在典型的移动SOC中，主SOC电源轨VNN在S0ix电源状态期间被断电。在一些情况下，PMIC在S0ix电源状态期间切换VNN电源轨。结果是，当不存在到存储器的常通路径时，针对由自主子系统进行任何存储器访问，对主轨VNN进行上电和断电。就到PMIC的通信等待时间而言，存在与切换VNN电源轨相关联的成本以及将系统带到能够通信的状态所需的能量。本技术通过去除频繁切换VNN轨的需要而避免了这些成本。相反，VNNAON电源轨可用于若干自主子系统而无需唤醒其他子系统并对VNN电源轨进行上电。
图1的框图不旨在指示系统100将包括图1中示出的所有组件。进一步地，取决于具体实现方式的细节，系统100可以包括任何数量的图1中未示出的附加组件。而且，SOC 102是示例性的。可以取决于SOC 102的具体环境和功能而采用其他组件或组件的组合。实施例并不局限于SOC 102的示例。
图2是SOC 200的框图。SOC 200包括结构202、结构204、和结构206。在示例中，结构是由高带宽互连连接起来的一组节点。每个子系统可被认为是连接至结构的节点。另外，每个结构可以采用层次方式进行连接。
如展示的，结构202是该层次中的最高结构。结构202对CPU 110、摄像机116、图形子系统112、显示器118及其他控制器210进行互连。其他控制器210包括但不限于调试单元、语音识别单元、以及任何其他通用集成封装体(IP)。该层次中的下一结构是结构204。结构204连接若干控制器212。在一些情况下，其他控制器212包括但不限于通用串行总线(USB)控制器、存储IP、和任何其他通用IP。结构204还连接USB子系统214、嵌入式多媒体控制器(eMMC)子系统216、和通用闪存(UFS)子系统218。结构204还经由开放核心协议(OCP)桥220连接调制解调器122。结构206连接功率管理控制器(PMC)222、音频子系统124、传感器中枢120、和通信安全建立(CSE)子系统224。虽然某些子系统和控制器被展示为通过特定结构附接至SOC 200，但各本技术的安排可以与多个子系统的任何安排一起使用。
如图2展示的，结构202被放置在结构层次内的较高位置处，可以对存储器子系统126进行直接访问。结构204处于结构202之下，并且通过结构204访问存储器子系统126。从而，结构204可以将结构202从S0ix睡眠状态唤醒以便访问存储器子系统126。类似地，结构206处于结构204和结构202之下。结构206通过结构204和结构202来访问存储器子系统126。从而，结构204可以将结构204和结构202从S0ix睡眠状态唤醒以便访问存储器子系统126。如图2展示的，调制解调器122已经连接在结构层次中较高处以便减少调制解调器122的存储器访问等待时间。换言之，调制解调器122在结构层次中的位置意在减少调制解调器122访问存储器子系统126所花费的时间量。
图3是具有常通(AON)结构206的SOC 300的框图。SOC 300包括结构202和结构204。然而，自主子系统重新定位到AON结构206上。自主子系统包括可独立访问存储器子系统126的子系统，同时SOC 300的剩余部分处于睡眠状态。在一些情况下，在所有系统状态下为这种AON结构供电。
AON结构206可通过系统将一致和非一致通信量分割为不同的路径。一致数据可包括SOC 300内跨节点共享的数据。为了数据一致性的目的，一致数据路径304通过SOC 300的其他结构来路由一致数据。非一致数据路径306将非一致数据路由至存储器子系统126而无需访问结构204或结构202。小型桥308用于从非一致数据路径306获取来自AON结构206并被发送至存储器子系统126的非一致通信量。
针对由携带非一致通信量的低功率旁路路径访问的存储器部分，可针对功率而非针对性能对信道交织进行优化。这种信道交织减少了针对特定设备的访问而激活的数据单元(D单元)的数量，并且同时还使得更多的DRAM芯片保持自刷新。在示例中，D单元用于生成执行存储器访问请求所必需的命令或指令。D单元还可以对包括命令或指令的分组进行排队以用于跨存储器总线的传输。而且，D单元还对跨越存储器总线的核心频率与基频之间的时钟边界的数据传送进行同步。
图如3展示的，SOC 300的子系统可操作从各个电源轨汲取电力。CPU110、摄像机116、和GPU 112可以从VCC电源轨汲取电力，其由这些组件中的每个组件上的交叉影线来指示。类似地，可使用VNN电源轨来为结构202、其他控制器210、显示器118、USB子系统214、eMMC子系统216、UFS子系统218、结构204和CSE 224供电。这通过遍及这些组件中的每个组件的点来展示。可使用VNNAON电源轨来为PMC 222、音频子系统124、传感器中枢120、OCP桥220和调制解调器122供电。这通过遍及这些组件中的每个组件的对角线来展示。可以根据访问存储器子系统126的组件来为存储器子系统126供电。如通过遍及存储器子系统126的对角线和点所展示的，存储器子系统126可以从VNN电源轨或VNNAON电源轨接收电力。
在长期演进(LTE)调制解调器的情况下，具有大约300ns的较高存储器访问等待时间要求，这需要其非常接近地连接至D单元。在各种3GPP版本中指出了LTE标准的详情。本技术由LTE调制解调器启用针对存储器访问的专门AON路径。结果是，调制解调器附接点可重新定位在结构层次中的更低位置处。在一些情况下，由AON结构(包括AON结构自身)连接的子系统中的每个子系统使用经校准的环形振荡器时钟来运行。经校准的环形振荡器时钟可用于防止与上电锁相环(PLL)时钟生成器相关联的功率使用。从而，本技术可用于支持具有低存储器访问等待时间要求的各种调制解调器，无需重新构建内部调制解调器子系统来支持低等待时间。
在示例中，如在此描述的SOC可以包括在移动设备中。移动设备的组件可以是常通的。例如，调制解调器可以定期查验基站以便将移动设备与基站进行同步。与基站进行通信还可以包括访问存储器子系统。通过根据子系统来分类存储器访问，存储器访问跨SOC并非被同等地对待。当自主子系统在SOC上访问存储器时，该访问可在数据为非一致时使用到存储器的低带宽、低等待时间路径。以此方式，可避免唤醒整个SOC(其被设计成用于访问具有高带宽的数据的一大部分)的成本。结果是，本技术可降低由SOC的能耗。
图4是一种用于启用到存储器的常通路径的方法400的过程流程图。在框402处，启用到存储器的第一功率路径。在一些情况下，该到存储器的第一功率路径是到存储器的主路径。该存储器的主路径可由一致通信量使用并且可支持非常高的数据带宽。进一步地，该到存储器的第一路径可以由主功率轨供电。在框404处，启用到存储器的第二功率路径。该到存储器的第二路径常通并且低功率。该常通路径由非一致通信量使用并且针对低功率数据传送被优化。该到存储器的第二路径可以由第二较低功率常通电源轨供电。当与主功率轨进行比较时，该第二电源轨可以是更低的功率。在一些情况下，当与系统的其他电源轨进行比较时，该第二电源轨是更低的功率。该到存储器的第一功率路径和该到存储器的第二功率路径不以任何特定的顺序被启用。相反，该第二功率路径可以在该第一功率路径之前被启用，或者该第一功率路径和该第二功率路径同时被启用。
在示例中，根据本技术，随着唤醒的数量在系统内增加，功率使用可以仍然保持平坦或稳定。从而，当与不具有到存储器的常通路径的系统进行比较时，本技术带来显著的节能。而且，本技术对移动设备可以是有用的，因为移动设备通常具有在后台运行的并且引起频率系统唤醒的高数量的应用(app)。
本技术还可通过不必退出最深S0ix状态来降低整体系统能量。如讨论的，来自自主子系统的任何存储器访问可唤醒整个SOC并且导致整个SOC退出深度S0ix状态。这通过进入和走出深度S0ix状态引起转换能量的额外功耗。在常规的SOC中，在节省并恢复SOC状态且对大电容器(例如，VNN和SRAM)进行充电所消耗的投射能量可以大约为100.2微焦耳，其每秒节省和恢复的超过100微瓦特。进入和走出系统睡眠状态的转换能量成本可导致不具竞争力的移动设备具有低电池寿命。在一些示例中，频繁的唤醒可导致根本不能进入S0ix状态。另外，对于常规的SOC，访问主存储器的等待时间由深度S0ix退出等待时间来决定。使用情况可能并不允许较大存储器访问等待时间，并且可防止子系统进入最深S0ix状态从而避免了存储器访问等待时间。当防止子系统进入最深S0ix状态时，最低功率增加，并且系统仍然保持在较浅S0ix状态。这引起了功率浪费。通过根据本技术将自主子系统重新定位在常通结构上，系统的多个部分可进入并仍然保持在深度睡眠状态，同时满足任何等待时间要求，从而节省了功率。
本技术可利用如发现新的使用情况而找到的越来越多的自主子系统。这些新的自主子系统可要求自主子系统在深度S0ix状态时是活动的。由于常规SOC的限制，子系统趋向于被设计成具有大的内部SRAM尺寸。例如，传感器中枢可以具有大于600KB的SRAM，并且调制解调器可以具有大于12.5MB的SRAM。然而，随着晶体管尺寸被缩放，SRAM漏泄功率(尤其在保留时)保持增长。进一步地，SRAM造成深度睡眠状态下更高的漏泄功率。例如，传感器中枢在深度睡眠状态下可以漏泄大于370微瓦特的能量。本技术使得这类子系统内的SRAM尺寸减小。进一步地，本技术允许在睡眠状态下使SRAM的部分失电，从而降低了漏泄功率和子系统的管芯面积。
而且，可使用本技术来实现特定的使用情况，诸如地理围栏。在一些情况下，地理围栏使得电子设备能够限定地理边界。全球定位系统(GPS)或射频识别(RFID)可用于限定地理边界。当访问存储器时考虑到每秒高数量的页缺失和与每次缺失相关联的高能量成本，地理围栏可能非常不具有能效。每次缺失通常需要启动VNN轨，并且然后对剩余子系统和整个结构层次进行上电。本技术使得能够极大地缩减与页缺失相关联的能量成本，并且因此允许这类新的使用情况而对电池寿命无太多影响。
本技术还使用对共享资源(诸如结构、计时和存储器信道)的更少依赖，因此可降低主存储器访问等待时间。具体地，可降低每个子系统内的内部划痕SRAM/缓存。而且，电流“主结构”的架构复杂性的降低被实现。主结构可以是连接存储器、CPU、GFx、显示器和ISP的结构，诸如结构1 202(图2)。由于根据本技术等待时间不是针对主路径的标准，因此主结构和路径仅可针对带宽被优化并且因此可以是到存储器的更有效的路径。在示例中，本技术要求自主子系统在同一结构上彼此靠近地被放置。这允许创建有助于实现的单个大AON功率岛，而非SOC上小的散射的AON岛。
进一步地，当所有的自主AON子系统可被移动至单独伴随管芯时，本技术开启了重新分区的机会。可使用极低的泄露工艺来制作此伴随管芯。这导致使用针对更高性能并将所有自主子系统移动至伴随管芯而调谐的过程来制作SOC，该伴随管芯是在针对极低泄露而优化的不同工艺上制作的。单独的伴随管芯可通过如低等待时间接口(LLI)等低等待时间链路而得益于管芯上的低功率存储器路径。
示例1
本文描述了一种具有超低功率架构的装置。所述装置包括第一电源轨和第二电源轨。多个子系统由所述第一电源轨供电，并且多个自主子系统由所述电源轨供电。所述第二电源轨常通、始终可用并且为低功率。
所述装置可以是片上系统。所述自主子系统可直接访问所述装置的存储器。由所述多个自主子系统进行的存储器访问不退出S0ix系统状态。另外，其中，自主子系统在深度S0ix睡眠状态期间可以是活动的。所述装置还可以包括从所述多个自主子系统到存储器子系统的一致数据路径、以及从所述多个自主子系统到存储器子系统的非一致数据路径。所述多个自主子系统可被放置在所述装置的同一结构上，或者所述多个自主子系统可被移动至所述装置的单独伴随管芯。所述多个自主子系统包括传感器中枢、调制解调器、音频、可独立访问存储器的任何子系统、或其任何组合。进一步地，所述装置可以是移动设备。到存储器的高带宽路径可以由第一电源轨启用，并且所述第一电源轨可在大多数状态期间被断电。可以使用常通、始终可用的第二电源轨来启用到存储器的低带宽路径。
示例2
在此描述了一种功率管理集成电路(PMIC)。所述功率管理集成电路可操作用于提供多种电源状态，其中，所述功率管理集成电路可以用于将自主子系统从睡眠状态转换至活动状态。当第二子系统可能仍然保持在所述睡眠状态时，所述自主子系统可以是活动的，并且由低功率的常通电源供电。
所述低功率的常通电源可以为到存储器的非一致数据路径供电。所述自主子系统可在低功率使用情况期间使用非一致数据路径来访问存储器。另外，当所述自主子系统用于提供到存储器的一致数据路径上的一致数据时，所述功率管理集成电路可将所述第二子系统从所述睡眠状态移除。进一步地，所述功率管理集成电路可以不响应于由所述自主子系统进行的非一致存储器访问而切换主功率轨。所述功率管理集成电路还可管理多个自主子系统。所述多个自主子系统可以被放置在同一结构上。可以减小主存储器访问等待时间。所述自主子系统和所述第二子系统可以是片上系统的组件。同样，所述功率管理集成电路可以基于每个子系统启用多个睡眠状态。
示例3
在此描述了一种用于提供超低功率架构的方法。所述方法包括：在移动片上系统上启用到存储器的第一路径，其中，所述到存储器的第一路径可以由主功率轨供电。所述方法还包括：在所述移动片上系统上启用到存储器的第二路径，其中，所述到存储器的路径可以由第二低功率常通电源轨供电。
所述到存储器的第一路径可以是高带宽、高等待时间数据路径。所述到存储器的第二路径可以是低带宽、低等待时间数据路径。自主子系统可使用所述到存储器的第二路径来访问所述存储器，而无需第二子系统退出S0ix系统状态。进一步地，所述到存储器的第一路径可以是从多个自主子系统到所述存储器子系统的一致数据路径。所述到存储器的第二路径可以是从多个自主子系统到存储器子系统的非一致数据路径。另外，所述到存储器的第二路径可以由被放置在所述移动片上系统的同一结构上的多个自主子系统来访问。所述到存储器的第二路径可以由被放置在所述移动片上系统的单独伴随管芯上的多个自主子系统来访问。所述自主子系统可以包括传感器中枢、调制解调器、音频、可独立访问存储器的任何子系统、或其任何组合。可以降低所述移动片上系统的电力使用。
示例4
本文描述了一种具有超低功率架构的装置。所述装置包括用于向所述装置的存储器设备供电的第一装备。所述装置还包括用于向所述装置的所述存储器设备供电的第二装备，其中，所述第二装备可以是常通的，并且是低功率的。
多个自主子系统可由用于供电的所述第二装备来供电。用于供电的所述第二装备可以为到存储器的常通、始终可用的、低带宽且低等待时间数据路径供电。由所述多个自主子系统进行的存储器访问可以不退出S0ix系统状态。进一步地，自主子系统在深度S0ix睡眠状态期间可以是活动的。所述装置可以包括从所述多个自主子系统到存储器子系统的一致数据路径以及从所述多个自主子系统到存储器子系统的非一致数据路径。多个自主子系统可以被放置在所述装置的同一结构上。另外，所述多个自主子系统可以被移动至所述装置的单独伴随管芯。进一步地，所述多个自主子系统可包括传感器中枢、调制解调器、音频、可独立访问存储器的任何子系统、或其任何组合。所述装置可以是移动设备。同样，可以使用所述常通、始终可用的第二电源轨来启用用于向所述存储器设备供电的所述第二装备。
示例5
在此描述了一种具有超低功率架构的系统。所述系统包括显示器、无线电、存储器和处理器。所述存储器可以用于存储指令并且所述存储器可以通信地耦合至所述显示器。所述处理器通信地耦合至所述无线电和所述存储器。所述系统还包括第一电源轨和第二电源轨。多个子系统由所述第一电源轨供电，并且多个自主子系统由所述第二电源轨供电，其中，所述第二电源轨是常通且始终可用的。
所述自主子系统可以经由到存储器的低等待时间、低带宽路径直接访问所述存储器。由所述多个自主子系统进行所述存储器访问可以不退出S0ix系统状态。进一步地，由所述第二电源轨供电的所述自主子系统在深度S0ix睡眠状态期间可以是活动的，在所述睡眠状态下，所述第一电源轨可以被断电。所述系统还可以包括可以由所述第一电源轨供电的从所述多个自主子系统到存储器子系统的一致数据路径、以及可以由所述第二电源轨供电的从所述多个自主子系统到存储器子系统的非一致数据路径。所述多个自主子系统可以被放置在所述系统的同一结构上。另外，所述多个自主子系统可以被移动至所述系统的单独伴随管芯。所述多个自主子系统可包括传感器中枢、调制解调器、音频、可独立访问存储器的任何子系统、或其任何组合。所述系统可以是移动设备。可以由第一电源轨来启用到存储器的高带宽路径，所述第一电源轨大多时候可被关闭。可以使用常通、始终可用的第二电源轨来启用到存储器的低带宽路径。
应理解的是，前述示例中的细节可以用在一个或多个实施例中的任何地方。例如，以上描述的计算设备的所有可选特征还可以关于在此描述的方法或计算机可读介质中的任何一个来实现。而且，尽管在此可能使用了流程图和/或状态图来描述实施例，但本技术不限于那些图或在此的相应描述。例如，流程不需要移动通过每个展示的框或状态或者按与在此展示和描述的完全相同的顺序。
本技术不限于在此列出的特定细节。实际上，受益于此公开的本领域技术人员将理解，许多来自前述描述和附图的其他变型可以在本技术的范围内进行。从而，是包括其任何修改的以下权利要求书定义了本技术的范围。

Claims (25)

1.一种具有超低功率架构的装置，所述装置包括：
第一电源轨，其中，多个子系统由所述第一电源轨供电；以及
第二电源轨，其中，多个自主子系统由所述电源轨供电，其中，所述第二电源轨常通、始终可用并且为低功率。
2.如权利要求1所述的装置，其中，所述装置是片上系统。
3.如权利要求1所述的装置，其中，所述自主子系统直接访问所述装置的存储器。
4.如权利要求1所述的装置，其中，由所述多个自主子系统进行的存储器访问不退出S0ix系统状态。
5.如权利要求1所述的装置，其中，自主子系统在深度S0ix睡眠状态期间是活动的。
6.一种可操作用于提供多种电源状态的功率管理集成电路(PMIC)，其中，所述功率管理集成电路用于将自主子系统从睡眠状态转换至活动状态，并且其中，当第二子系统仍然保持在所述睡眠状态中时，所述自主子系统是活动的并且由低功率常通电源供电。
7.如权利要求6所述的功率管理集成电路，其中，所述低功率常通电源用于为到存储器的非一致数据路径供电。
8.如权利要求6所述的功率管理集成电路，其中，所述自主子系统在低功率使用情况期间使用非一致数据路径来访问存储器。
9.如权利要求6所述的功率管理集成电路，其中，当所述自主子系统用于在到存储器的一致数据路径上提供一致数据时，所述功率管理集成电路用于将所述第二子系统从所述睡眠状态移除。
10.如权利要求6所述的功率管理集成电路，其中，所述功率管理集成电路并不响应于由所述自主子系统进行的非一致存储器访问而切换主功率轨。
11.一种用于提供超低功率架构的方法，所述方法包括：
在移动片上系统上启用到存储器的第一路径，其中，所述到存储器的第一路径由主功率轨供电；以及
在所述移动片上系统上启用到存储器的第二路径，其中，所述到存储器的路径由第二低功率常通电源轨供电。
12.如权利要求11所述的方法，其中，所述到存储器的第一路径是高带宽、高等待时间数据路径。
13.如权利要求11所述的方法，其中，到存储器的第二路径是低带宽、低等待时间数据路径。
14.如权利要求11所述的方法，其中，自主子系统使用所述到存储器的第二路径来访问所述存储器，而无需第二子系统退出S0ix系统状态。
15.一种具有超低功率架构的装置，所述装置包括：
用于向所述装置的存储器设备供电的第一装备；以及
用于向所述装置的所述存储器设备供电的第二装备，其中，所述第二装备常通并且为低功率。
16.如权利要求15所述的装置，其中，多个自主子系统由用于供电的所述第二装备来供电。
17.如权利要求15所述的装置，其中，用于供电的所述第二装备用于为到存储器的常通、始终可用的、低带宽且低等待时间的数据路径供电。
18.如权利要求15所述的装置，其中，由所述多个自主子系统进行的存储器访问不退出S0ix系统状态。
19.如权利要求15所述的装置，其中，自主子系统在深度S0ix睡眠状态期间是活动的。
20.如权利要求15所述的装置，包括：
从所述多个自主子系统到存储器子系统的一致数据路径；以及
从所述多个自主子系统到存储器子系统的非一致数据路径。
21.一种具有超低功率架构的系统，所述系统包括：
显示器；
无线电；
存储器，用于存储指令并且通信地耦合至所述显示器；
处理器，通信地耦合至所述无线电和所述存储器；
第一电源轨，其中，多个子系统由所述第一电源轨供电；以及
第二电源轨，其中，多个自主子系统由所述第二电源轨供电，其中，所述第二电源轨是常通且始终可用的。
22.如权利要求21所述的系统，其中，所述自主子系统经由到存储器的低等待时间、低带宽路径直接访问所述存储器。
23.如权利要求21所述的系统，其中，由所述多个自主子系统进行的存储器访问不退出S0ix系统状态。
24.如权利要求21所述的系统，其中，由所述第二电源轨供电的自主子系统在深度S0ix睡眠状态期间是活动的，在所述深度S0ix睡眠状态下，所述第一电源轨被断电。
25.如权利要求21所述的系统，包括：
由所述第一电源轨供电的从所述多个自主子系统到存储器子系统的一致数据路径；以及
由所述第二电源轨供电的从所述多个自主子系统到存储器子系统的非一致数据路径。
CN201580033587.9A 2014-07-21 2015-06-23 用于支持到存储器的常通路径的超低功率架构 Pending CN106471433A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/336,128 2014-07-21
US14/336,128 US9916876B2 (en) 2014-07-21 2014-07-21 Ultra low power architecture to support always on path to memory
PCT/US2015/037193 WO2016014197A1 (en) 2014-07-21 2015-06-23 Ultra low power architecture to support always on path to memory

Publications (1)

Publication Number Publication Date
CN106471433A true CN106471433A (zh) 2017-03-01

Family

ID=55075098

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580033587.9A Pending CN106471433A (zh) 2014-07-21 2015-06-23 用于支持到存储器的常通路径的超低功率架构

Country Status (8)

Country Link
US (1) US9916876B2 (zh)
EP (1) EP3172635B1 (zh)
JP (1) JP6382353B2 (zh)
CN (1) CN106471433A (zh)
BR (1) BR112016029794B1 (zh)
RU (1) RU2664398C2 (zh)
SG (1) SG11201610645VA (zh)
WO (1) WO2016014197A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110431512A (zh) * 2017-03-14 2019-11-08 高通股份有限公司 从用于片上系统的超低功率模式的快速能量高效重启

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10444816B2 (en) * 2015-11-23 2019-10-15 Tricklestar Ltd System and an apparatus for controlling electric power supply and methods therefor
JP6409240B1 (ja) * 2017-09-06 2018-10-24 レノボ・シンガポール・プライベート・リミテッド 情報処理装置、制御方法、及びプログラム
US10564868B2 (en) * 2018-01-24 2020-02-18 Western Digital Technologies, Inc. Method and apparatus for selecting power states in storage devices
US11709539B2 (en) 2018-01-24 2023-07-25 Western Digital Technologies, Inc. Low power state staging
US11112849B2 (en) * 2018-10-26 2021-09-07 Silicon Laboratories Inc. Method and apparatus for selectable high performance or low power processor system
WO2021135663A1 (zh) * 2019-12-31 2021-07-08 华为技术有限公司 应用实例确定的方法、装置及系统
US11803472B2 (en) * 2021-07-30 2023-10-31 Qualcomm Incorporated Integrated circuits (IC) employing subsystem shared cache memory for facilitating extension of low-power island (LPI) memory and related methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180987A1 (en) * 2012-05-31 2013-12-05 Apple Inc. Method and apparatus for recovery from low power state
CN103838352A (zh) * 2012-11-27 2014-06-04 辉达公司 用于具有集成基带的计算机系统的低功率状态

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05298217A (ja) 1992-04-24 1993-11-12 Hitachi Ltd 情報処理装置
US6775785B1 (en) * 2000-09-29 2004-08-10 Intel Corporation Method and apparatus for access to resources not mapped to an autonomous subsystem in a computer based system without involvement of the main operating system
US7369815B2 (en) 2003-09-19 2008-05-06 Qualcomm Incorporated Power collapse for a wireless terminal
US7705842B2 (en) * 2006-01-11 2010-04-27 Microsoft Corporation Fast display initialization and light up
US20090204834A1 (en) 2008-02-11 2009-08-13 Nvidia Corporation System and method for using inputs as wake signals
US20090204837A1 (en) 2008-02-11 2009-08-13 Udaykumar Raval Power control system and method
US20090259864A1 (en) * 2008-04-10 2009-10-15 Nvidia Corporation System and method for input/output control during power down mode
US8407504B2 (en) * 2010-06-30 2013-03-26 Intel Corporation Systems and methods for implementing reduced power states
US8570824B2 (en) * 2012-01-24 2013-10-29 Apple Inc. Memory having isolation units for isolating storage arrays from a shared I/O during retention mode operation
US8862091B2 (en) 2012-08-24 2014-10-14 Nvidia Corporation Method and apparatus for generating emergency alert notifications on mobile devices
US8766707B1 (en) 2013-03-15 2014-07-01 Seagate Technology Llc Integrated always on power island for low power mode operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180987A1 (en) * 2012-05-31 2013-12-05 Apple Inc. Method and apparatus for recovery from low power state
CN103838352A (zh) * 2012-11-27 2014-06-04 辉达公司 用于具有集成基带的计算机系统的低功率状态

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110431512A (zh) * 2017-03-14 2019-11-08 高通股份有限公司 从用于片上系统的超低功率模式的快速能量高效重启
CN110431512B (zh) * 2017-03-14 2023-06-09 高通股份有限公司 从用于片上系统的超低功率模式的快速能量高效重启

Also Published As

Publication number Publication date
US20160019936A1 (en) 2016-01-21
EP3172635A1 (en) 2017-05-31
RU2664398C2 (ru) 2018-08-17
JP2017523510A (ja) 2017-08-17
JP6382353B2 (ja) 2018-08-29
BR112016029794B1 (pt) 2022-11-22
EP3172635B1 (en) 2022-06-08
WO2016014197A1 (en) 2016-01-28
SG11201610645VA (en) 2017-01-27
EP3172635A4 (en) 2018-03-14
BR112016029794A2 (pt) 2017-08-22
RU2016150184A3 (zh) 2018-06-22
US9916876B2 (en) 2018-03-13
RU2016150184A (ru) 2018-06-22

Similar Documents

Publication Publication Date Title
CN106471433A (zh) 用于支持到存储器的常通路径的超低功率架构
US11237620B2 (en) Hierarchical power management unit for low power and low duty cycle devices
CN101598969B (zh) 基于等待时间准则的平台功率管理
EP3109732B1 (en) Communication link and network connectivity management in low power mode
US8977880B2 (en) Method for managing power supply of multi-core processor system involves powering off main and slave cores when master bus is in idle state
US8924756B2 (en) Processor core with higher performance burst operation with lower power dissipation sustained workload mode
US20220197519A1 (en) Multi-level memory system power management apparatus and method
US11940855B2 (en) Apparatus and method for dynamic reallocation of processor power by throttling processor to allow an external device to operate
US20210124594A1 (en) Apparatus and method for dynamic selection of an optimal processor core for power-up and/or sleep modes
US12073227B2 (en) Energy-efficient core voltage selection apparatus and method
EP4075237A2 (en) Apparatus and method to reduce standby power for systems in battery mode with a connected bus powered device
US20140095911A1 (en) Controlling Power Consumption By Power Management Link
US20220011842A1 (en) Apparatus and method for achieving deterministic power saving state
WO2022139927A1 (en) Power and performance optimization in a memory subsystem
Chandra et al. Offloading to improve the battery life of mobile devices
CN102594575A (zh) 控制服务器休眠与唤醒的系统及方法
US20210208659A1 (en) Apparatus and method to detect power supply security attack and risk mitigation
CN113625859A (zh) 智能预测处理器空闲时间的装置及方法
US20230086149A1 (en) Reducing memory power usage in far memory
US20220374065A1 (en) Power optimized timer module for processors
KR20090104768A (ko) 전력 관리 방법 및 장치
KR20200074457A (ko) Usn 센서 노드를 위한 저전력 pmu

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170301

RJ01 Rejection of invention patent application after publication