TWI496420B - 具背景校正功能之比較器電路及其應用之電壓轉換控制器 - Google Patents

Description

具背景校正功能之比較器電路及其應用之電壓轉換控制器

本發明係關於一種比較器電路，特別是一種具背景校正功能之比較器電路。

比較器(comparator)係為類比電路之基本功能方塊，其作用係將其輸入端之兩組或兩組以上之電壓訊號或是電流訊號進行比較，並於其輸出端產生一代表比較結果之訊號。然而由於比較器電路本身存在非理想效應，在一些需要較高精確度的應用之中，需要針對非理想效應進行校正，以補償所述之非理想效應至一應用上可以接受的規格。例如比較器輸入端之間可能存在一漂移誤差(offset error)，使得比較器輸出端訊號之轉態點並非在輸入端訊號差值為0時，而是在一具有意義的值上，因而影響了應用上的解析度。

目前許多針對比較器之非理想效應進行校正之技術，係以一前景校正(foreground calibration)之方式進行，亦即當比較器進行校正之動作時，並不能同時進行正常之比較動作。因此在這類比較器所應用的電路上，需要預留一段時間，供比較器進行校正，以使得比較器能以符合系統規格的方式正常工作。然而在許多應用中，並無法預留這樣的校正時間供比較器利用，例如在一般的電壓轉換電路中，比較器往往在一開始便要能 進行正常的比較比作。因此在這種應用下，比較器的校正只能在出廠時由測試儀器進行並記錄，但是此法並不能含蓋電路工作溫度的變化、供應電壓的不同，以及電路老化(aging)的影響，因此較好的作法是以背景校正(background calibration)的方式來校正比較器，並同時能符合上述的應用。

第1圖為先前技術之具前景校正功能之比較器電路100。比較器電路100通常應用於切換式電壓轉換電路(switching voltage converter)之中，以偵測電感上電流方向改變之狀況，防止從輸出端倒灌電流回輸入端，因而造成轉換效率的損失，甚至是輸入端元件的損毀。比較器100的特點在於，二輸入端102以及104可以應用於較高或是較低的電壓操作點上，此點相當適合切換式電壓轉換電路之利用。二輸入端102以及104通常耦接於切換式電壓轉換電路中一功率元件之通道之兩端，當電感上之電流方向改變，兩輸入端102以及104之電壓差之極性即產生改變，而反應於輸出端106。當比較器電路100為比較狀態時，第一電晶體110之通道導通，且第二電晶體120之通道截止，兩輸入端102以及104之電壓差係由第一電流源181以及第二電流源182所分別形成的電流路徑進行比較，最後反應於輸出電晶體190上。而當比較器電路100為校正狀態時，第一電晶體110之通道截止，且第二電晶體120之通道導通，此時無法進行正常的比較工作。由第一電流源181以及第二電流源182所分別形成的電流路徑之漂移誤差，即反應至電晶體170所形成之路徑上，由電容195記錄，並於下次比較器電路100在比較狀態進行比較時，由電晶體170提供一補償之電流，以減少漂移誤差。上述減小漂移誤差之校正動作係為一自動歸零校正(auto-zeroing calibration)之校正技術。

然而上述的校正方式，即為一前景式的校正方式，亦即需要一段時間，供比較器100中電晶體170以及電容195建立操作點，以進行補償。如果在應用上不能提供這樣一段校正時間，比較器100便不能適用。

其他具前景校正功能的比較器電路，請參考美國專利號US8258864，US8264268，此皆為已知之技術範疇，故在此不另贅述。

鑒於以上的問題，本發明係提供一種具背景校正功能之比較器電路，特別是一種可供應用於切換式電壓轉換電路之具背景校正功能之比較器電路。

本發明提出一種具背景校正功能之比較器電路，包括第一輸入端、第二輸入端、控制輸入端、比較輸出端、第一比較電路、第二比較電路、選擇輸出電路以及控制電路。

第一以及第二比較電路皆具有二輸入端、一輸出端以及一控制端。第一以及第二比較電路之二輸入端分別耦接至第一輸入端以及第二輸入端。第一以及第二比較電路之控制端係用以接收數位邏輯訊號，以決定第一以及第二比較電路為比較狀態或是校正狀態。當第一或是第二比較電路為比較狀態，第一或是第二比較電路比較其二輸入端之電壓訊號或電流訊號，並且在其輸出端輸出比較結果；而當第一或是第二比較電路為校正狀態，第一或是第二比較電路執行自動歸零校正，以補償其二輸入端之間的漂移誤差。

選擇輸出電路具有二輸入端、控制端以及輸出端。選擇輸出電路之二輸入端分別耦接至第一比較電路之輸出端以及第二比較電路之輸 出端。選擇輸出電路之輸出端耦接至比較輸出端。選擇輸出電路之控制端係用以接收數位邏輯訊號，以決定選擇輸出電路之二輸入端之其中之一耦接至選擇輸出電路之輸出端。

控制電路具有輸入端、一第一控制輸出端、一第二控制輸出端以及一選擇控制輸出端，並分別耦接至控制輸入端、第一比較電路之控制端、第二比較電路之控制端以及選擇輸出電路之控制端。當控制電路之輸入端接收一具有第一邏輯準位之數位邏輯訊號，第一控制輸出端、第二控制輸出端以及選擇控制輸出端分別發出數位邏輯訊號，以決定第一比較電路為比較狀態，選擇輸出電路將第一比較電路之輸出端耦接至比較輸出端，且第二比較電路為校正狀態。而當控制電路之輸入端接收一具有第二邏輯準位之數位邏輯訊號，第一控制輸出端、第二控制輸出端以及選擇控制輸出端分別發出數位邏輯訊號，以決定第二比較電路為比較狀態，選擇輸出電路將第二比較電路之輸出端耦接至比較輸出端，且第一比較電路為校正狀態。

本發明提出一種電壓轉換控制器，係應用於一電壓轉換電路。電壓轉換電路操作其中之一功率開關，以將輸入電壓經由儲能電感轉換為輸出電壓於輸出端。且當儲能電感輸出能量予輸出端時，功率開關之通道為導通。電壓轉換控制器包含一比較器電路，用以偵測儲能電感之電流方向之改變。所述之比較器電路係以前述之具背景校正功能之比較器電路實現。

本發明的功效在於，本發明所揭露之比較器電路，具有背景校正之功能，尤其可以利用習知技術或日後所開發之具有前景校正功能之 單一比較器電路，利用本發明所揭露的精神，實施而成為具有背景校正功能之比較器電路。

有關本發明的特徵、實作與功效，茲配合圖式作最佳實施例詳細說明如下。

100‧‧‧具前景校正功能之比較器電路

102、104、211、212、221、222、231、242、243、311、312、321、322、 331、342、343‧‧‧輸入端

106、213、223、244、313、323、413‧‧‧輸出端

110‧‧‧第一電晶體

120‧‧‧第二電晶體

170‧‧‧電晶體

181、459‧‧‧第一電流源

182、460‧‧‧第二電流源

190‧‧‧輸出電晶體

195、458‧‧‧電容

200、300、400、511‧‧‧具背景校正功能之比較器電路

202、302、402、512‧‧‧第一輸入端

204、304、404、514‧‧‧第二輸入端

206、306、406、516‧‧‧控制輸入端

208、308、408、518‧‧‧比較輸出端

210、310、410‧‧‧第一比較電路

214、224、241、314、324、341、414‧‧‧控制端

220、320、420‧‧‧第二比較電路

230、330、430‧‧‧控制電路

232、332‧‧‧第一控制輸出端

233、333‧‧‧第二控制輸出端

234、334‧‧‧選擇控制輸出端

240、340、440‧‧‧選擇輸出電路

335、435‧‧‧反相器

345‧‧‧第一開關

346‧‧‧第二開關

347、447‧‧‧輸出級

415‧‧‧端點

449‧‧‧輸出電晶體

451‧‧‧第一電晶體

452‧‧‧第二電晶體

453‧‧‧第三電晶體

454‧‧‧第四電晶體

455‧‧‧第五電晶體

456‧‧‧第六電晶體

457‧‧‧第七電晶體

500‧‧‧升壓式電壓轉換電路

510‧‧‧電壓轉換控制器

519‧‧‧除頻器

520‧‧‧輸入端

530‧‧‧輸出端

540‧‧‧上橋功率開關

550‧‧‧下橋功率開關

560‧‧‧儲能電感

570‧‧‧輸出電容

610‧‧‧上橋功率開關之控制訊號

620‧‧‧控制輸入端之訊號

第1圖為先前技術之具前景校正功能之比較器電路之電路圖。

第2圖為本發明所揭露之具背景校正功能之比較器電路之方塊圖。

第3圖為本發明所揭露之具背景校正功能之比較器電路之第一實施例之電路圖。

第4圖為本發明所揭露之具背景校正功能之比較器電路之第二實施例之電路圖。

第5圖為應用本發明所揭露之具背景校正功能之比較器電路之升壓式電壓轉換電路之電路圖。

第6圖為上橋功率開關之控制訊號以及控制輸入端之訊號之時序圖。

在說明書及後續的申請專利範圍當中，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或透過其他裝置或連接手段間接地電氣連接至第二裝置。另外，「第一邏輯準位」以及「第二邏輯準位」係指數位邏輯訊號之穩態狀態，或可理解為一般之數位 邏輯訊號狀態的「1」和「0」，例如當「第一邏輯準位」定義為「1」時，「第二邏輯準位」則可以定義為「0」，反之亦然。

第2圖為本發明所揭露之具背景校正功能之比較器電路200之方塊圖。比較器電路200包括第一輸入端202、第二輸入端204、控制輸入端206、比較輸出端208、第一比較電路210、第二比較電路220、控制電路230以及選擇輸出電路240。

第一輸入端202及第二輸入端204用以接收一組待比較訊號。

第一比較電路210具有輸入端211、輸入端212、輸出端213以及控制端214。其中輸入端211以及輸入端212分別耦接至第一輸入端202以及第二輸入端204。控制端214係用以接收數位邏輯訊號，以決定第一比較電路210為比較狀態或是校正狀態。當第一比較電路210為比較狀態，第一比較電路210比較輸入端211以及輸入端212之待比較訊號(電壓訊號或電流訊號)，並且在輸出端213輸出比較結果；而當第一比較電路210為校正狀態，第一比較電路210執行自動歸零校正，以補償輸入端211以及輸入端212之間的漂移誤差。

第二比較電路220具有輸入端221、輸入端222、輸出端223以及控制端224。其中輸入端221以及輸入端222分別耦接至第一輸入端202以及第二輸入端204。控制端224係用以接收數位邏輯訊號，以決定第一比較電路220為比較狀態或是校正狀態。當第二比較電路220為比較狀態，第二比較電路220比較輸入端221以及輸入端222之電壓訊號或電流訊號，並且在輸出端223輸出比較結果；而當第二比較電路220為校正狀態，第二比 較電路220執行自動歸零校正，以補償輸入端221以及輸入端222之間的漂移誤差。

選擇輸出電路240具有輸入端242、輸入端243、控制端241以及輸出端244。其中輸入端242以及輸入端243分別耦接至第一比較電路210之輸出端213以及第二比較電路220之輸出端223。輸出端244耦接至比較輸出端208。控制端241係用以接收數位邏輯訊號，以決定輸入端242以及輸入端243之其中之一耦接至輸出端244。

控制電路230具有輸入端231、第一控制輸出端232、第二控制輸出端233以及選擇控制輸出端234，分別耦接至控制輸入端206、第一比較電路210之控制端214、第二比較電路220之控制端224以及選擇輸出電路240之控制端241。其中當輸入端231接收一具有第一邏輯準位之數位邏輯訊號，第一控制輸出端232、第二控制輸出端233以及選擇控制輸出端234分別發出數位邏輯訊號，以決定第一比較電路210為比較狀態，第一比較電路210之輸出端213經由選擇輸出電路240耦接至比較輸出端208，且第二比較電路220為校正狀態；而當控制電路230之輸入端231接收一具有第二邏輯準位之數位邏輯訊號，第一控制輸出端232、第二控制輸出端233以及選擇控制輸出端234分別發出數位邏輯訊號，以決定第二比較電路220為比較狀態，第二比較電路220之輸出端223經由選擇輸出電路240耦接至比較輸出端208，且第一比較電路210為校正狀態。

比較器電路200之操作，主要在於在任何時間點，控制電路230皆設定第一比較電路210以及第二比較電路220之兩者之一為比較狀態，並設定選擇輸出電路240切換對應的輸出，故比較器電路200能隨時進 行比較的工作。而此時另一比較電路即為校正狀態，進行校正的工作，因此完全不影響比較工作的正常操作而又能同時達到校正補償的目的，因此比較器電路200為一具背景校正功能之比較器電路。

進一步說明，第一比較電路310以及第二比較電路320可以是任何具有前景校正功能之電壓訊號或電流訊號之比較器電路，也因此，本發明所揭露之具背景校正功能之比較器電路200係為一概念性的設計，故可供實現比較器電路200之電路組態範圍相當廣泛，包括已為習知技術或日後所開發之單一比較器電路，皆可用於實現第一比較電路310以及第二比較電路320而進一步實現比較器電路200。因此，本發明中所揭露之關於比較器電路200之所有實施例，係作為說明本發明之精神，而非用以限定本發明所涵蓋的範圍。

第3圖為本發明所揭露之具背景校正功能之比較器電路之第一實施例，亦即比較器電路300之電路圖。比較器電路300包括第一輸入端302、第二輸入端304、控制輸入端306、比較輸出端308、第一比較電路310、第二比較電路320、控制電路330以及選擇輸出電路340。第一比較電路310具有輸入端311、輸入端312、輸出端313以及控制端314。第二比較電路320具有輸入端321、輸入端322、輸出端323以及控制端324。第一比較電路310以及第二比較電路320之組成以及操作方式，可參考如第2圖所示之比較器電路200中，第一比較電路210以及第二比較電路220的相關說明。再次強調的是，第一比較電路310以及第二比較電路320可以是任何具有前景校正功能之電壓訊號或電流訊號之比較器電路，故可以習知技術或日後所開發之單一比較器電路實現，而又同時不超出本發明之精神所涵蓋 的範圍。

另外，本發明所揭露的比較器電路300中，第一比較電路310以及第二比較電路320並未限定必須為完全相同之電路，只要分別具有前景校正之功能，並進行相同性質的比較工作即可。然而在實際的應用上，第一比較電路310以及第二比較電路320以完全相同之電路，可以獲得節省設計開發的時間，以及電路對稱性高的好處。另外，在以離散元件實現比較器電路300的應用中，減少所需元件的種類可以降低備料管理上的複雜度，甚至可以因為大量的採購而進一步壓低元件成本。因此，在一個較佳的實施例中，第一比較電路310以及第二比較電路320係為完全相同之電路。在此同時，由於第一比較電路310以及第二比較電路320的比較工作必須在時間上錯開，因此，控制電路330可以一反相器335實現，且反相器335的輸入端耦接於控制電路330的輸入端331以及第二控制輸出端333，反相器335的輸出端則耦接於第一控制輸出端332以及選擇控制輸出端334，使第一控制輸出端332以及第二控制輸出端333之訊號互為反相。

此外，在比較器電路300中，由於選擇輸出電路340需選擇第一比較電路310之輸出端313或是第二比較電路320之輸出端323耦接至比較輸出端308，因此通常在設計上，選擇輸出電路340具有第一開關345、第二開關346，第一開關345以及第二開關346之通道之一端分別耦接至選擇輸出電路340之輸入端342以及輸入端343，第一開關345以及第二開關346之通道之另一端同時耦接至比較輸出端308。因此第一開關345以及第二開關346即可由控制端341所產生的訊號控制，以輸出相對應的比較器比較結果。

再者，選擇輸出電路340更可以進一步包括輸出級347，第一開關345以及第二開關346之通道之另一端係同時耦接至輸出級347之輸入端，輸出級347係用以接收第一比較電路310或第二比較電路320之輸出端之訊號之後，產生一對應之輸出訊號而輸出至比較輸出端308。例如輸出級347為一緩衝電路(buffer stage)，具有一動之驅動能力，以因應比較器電路300之後級所具有的輸入負載。又或者輸出級347可以改變第一比較電路310或第二比較電路320之輸出端之訊號型式，例如將一電流型式的輸入訊號轉變為電壓型式的輸出訊號。

第4圖為本發明所揭露之具背景校正功能之比較器電路之第二實施例，亦即比較器電路400之電路圖。比較器電路400包括第一輸入端402、第二輸入端404、控制輸入端406、比較輸出端408、第一比較電路410、第二比較電路420、控制電路430以及選擇輸出電路440。其中第一比較電路410更包括第一電晶體451、第二電晶體452、第三電晶體453、第四電晶體454、第五電晶體455、第六電晶體456、第七電晶體457、第一電流源459、第二電流源460以及電容458。

第一電晶體451之通道耦接於第一輸入端402以及端點415之間，第一電晶體451之閘極或基極耦接於第一比較電路410之控制端414。當第一比較電路410為比較狀態時，第一電晶體451之通道為導通；當第一比較電路410為校正狀態時，第一電晶體451之通道為截止。第二電晶體452之通道耦接於第二輸入端404以及端點415之間，第二電晶體452之閘極或基極耦接於第一比較電路410之控制端414。當第一比較電路410為比較狀態時，第二電晶體452之通道為截止；當第一比較電路410為校正狀態 時，第二電晶體452之通道為導通。第三電晶體453之通道耦接於第一電流源459以及端點415之間，第三電晶體453之閘極或基極耦接於第一電流源459。第四電晶體454之通道耦接於第二電流源460以及第二輸入端404之間，第四電晶體454之閘極或基極耦接於第一電流源459。第五電晶體455之通道耦接於端點415以及第一比較電路410之輸出端413之間，第五電晶體455之閘極或基極耦接於第二電流源460。第六電晶體456之通道耦接至第一比較電路410之輸出端413。第七電晶體457之通道耦接於第六電晶體456之閘極或基極以及第一比較電路410之輸出端413之間，第七電晶體457之閘極或基極耦接於第一比較電路410之控制端414，當第一比較電路410為比較狀態時，第七電晶體457之通道為截止，當第一比較電路410為校正狀態時，第七電晶體457之通道為導通。電容458耦接於第六電晶體456之閘極或基極。

進一步說明，第一比較電路410中，第一電晶體451、第二電晶體452、第三電晶體453、第四電晶體454以及第五電晶體455可以是P型金屬氧化半導體場效電晶體或PNP型之雙極性接面電晶體。另外，第六電晶體456以及第七電晶體457可以是N型金屬氧化半導體場效電晶體或NPN型之雙極性接面電晶體。第一比較電路410之操作方式可參考第1圖所示之比較器100之相關說明，在此不另贅述。其中第六電晶體456、第七電晶體457、以及電容458所組成之電路部份在第一比較電路410為校正狀態時，記錄了一補償電流之大小，並在第一比較電路410為比較狀態時進行補償，以實現對於第一比較電路410之歸零校正。

如第4圖所示，比較器電路400中，第二比較電路420與第 一比較電路410係為完全相同的電路，在此不另贅述。控制電路430包括反相器435。選擇輸出電路440包括輸出級447。控制電路430以及選擇輸出電路440之作用與操作方式，可參考第3圖中控制電路330以及選擇輸出電路340之相關說明。其中輸出級440更包含輸出電晶體449，輸出電晶體449之通道耦接於比較輸出端408，輸出電晶體449之閘極或基極耦接於比較輸出端408。輸出電晶體449可以是N型金屬氧化半導體場效電晶體或NPN型之雙極性接面電晶體。輸出電晶體449係用於將第一比較電路410或是第二比較電路420的輸出電流訊號，轉為一電壓訊號，並反應於比較輸出端408。

第5圖為應用本發明所揭露之具背景校正功能之比較器電路之升壓式電壓轉換電路500(boost switching converter)之電路圖。升壓式電壓轉換電路500包括電壓轉換控制器510、輸入端520、輸出端530、上橋功率開關540、下橋功率開關550、儲能電感560以及輸出電容570。其中上橋功率開關540、下橋功率開關550、儲能電感560所形成之電路為升壓式電壓轉換電路500進行升壓工作的核心元件，目的係將輸入端520上的一輸入電壓，升壓成為輸出端530之輸出電壓，並提供所需的輸出電流。而電壓轉換控制器510係利用負回授的控制，對於升壓式電壓轉換電路500中電壓以及電流的變化進行反應，以維持輸出電壓的穩定，並提供各種保護功能，例如過電壓保護、過電流保護以及過溫保護等等。升壓工作、電壓轉換控制器510以及各種保護功能的原理以及操作方式為本領域具有通常知識者所習知，在此不另贅述。

進一步說明，在第5圖中，電壓轉換控制器510包括一具背 景校正功能之比較器電路511，用以偵測儲能電感560之電流方向之改變，防止從輸出端530倒灌電流回輸入端520，因而造成轉換效率的損失，甚至是輸入端元件的損毀。由於比較器電路511係以背景方式進行校正，因此不需要額外的時間停止升壓式電壓轉換電路500的正常工作以進行校正，使得升壓式電壓轉換電路500能配合系統的需求快速啟動。比較器電路511包括第一輸入端512、第二輸入端514、控制輸入端516以及比較輸出端518。比較器電路511之實施方式以及工作原理，可參考第2圖、第3圖以及第4圖之實施例以及相關說明，本領域具有通常知識者，在了解第2圖、第3圖以及第4圖所揭露之內容後，應可直接應用於電壓轉換控制器510中的比較器電路511。

另外，在第5圖中，控制輸入端516所接收之訊號，係利用上橋功率開關540之控制訊號，經過除頻器519之除頻動作後，再輸出予控制輸入端516。第6圖為上橋功率開關540之控制訊號610以及控制輸入端516之訊號620之時序圖。當上橋功率開關540之控制訊號610發生負緣時，控制輸入端516之訊號620即發生轉態，意即由第一邏輯準位0轉態為第二邏輯準位1，或由第二邏輯準位1轉態為第一邏輯準位0。當控制輸入端516之訊號620為第一邏輯準位0時，即控制比較器電路511中的第一比較電路為比較狀態，且第二比較電路為校正狀態；而當控制輸入端516之訊號620為第二邏輯準位1時，即控制比較器電路511中的第二比較電路為比較狀態，且第一比較電路為校正狀態。故比較器電路511能隨時進行比較的工作，而同時又能進行校正。

值得注意的是，在電壓轉換控制器510的應用中，由於比較 器電路511係於上橋功率開關540之通道導通時必須進行比較的工作，因此控制輸入端516之訊號來源並不一定限於上橋功率開關540之控制訊號，其他例如下橋功率開關550之控制訊號、或是電壓轉換控制器510所具有的內部時脈訊號，皆可以被選擇作為除頻器519之輸入而進一步控制比較器電路511，只要在控制上比較器電路511內部狀態切換並不會影響到其比較工作的正常操作即可。第5圖中的實施例，係作為說明本發明之精神，而非用以限定本發明所涵蓋的範圍。

另外值得注意的是，雖然在第5圖中係以一升壓式電壓轉換電路之態樣進行本發明所揭露之具背景校正功能之比較器電路在應用上的說明，然並非用以限定本發明所涵蓋的範圍。其他的切換式電壓轉換電路之態樣，例如馳返式開關電源轉換器(fly-back switching voltage converter)或降壓式開關電源轉換器(Buck switching voltage converter)，皆可為本發明所揭露之具背景校正功能之比較器電路所應用。本領域具有通常知識者，在了解本發明所揭露之精神後，應可直接且輕易地應用於其他切換式電壓轉換電路之中。

雖然本發明之實施例揭露如上所述，然並非用以限定本發明，任何熟習相關技藝者，在不脫離本發明之精神和範圍內，舉凡依本發明申請範圍所述之形狀、構造、特徵及數量當可做些許之變更，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

200‧‧‧具背景校正功能之比較器電路

202‧‧‧第一輸入端

204‧‧‧第二輸入端

206‧‧‧控制輸入端

208‧‧‧比較輸出端

210‧‧‧第一比較電路

211、212、221、222、231、242、243‧‧‧輸入端

213、223、244‧‧‧輸出端

214、224、241‧‧‧控制端

220‧‧‧第二比較電路

230‧‧‧控制電路

232‧‧‧第一控制輸出端

233‧‧‧第二控制輸出端

234‧‧‧選擇控制輸出端

240‧‧‧選擇輸出電路

Claims (22)

1. 一種具背景校正功能之比較器電路，包含：一第一輸入端及一第二輸入端，用以接收一組待比較訊號；一控制輸入端；一比較輸出端；一第一比較電路，具有二輸入端、一輸出端以及一控制端，其中該第一比較電路之二輸入端分別耦接至該第一輸入端以及該第二輸入端，該第一比較電路之控制端係用以接收數位邏輯訊號，以決定該第一比較電路為比較狀態或是校正狀態；當該第一比較電路為比較狀態，該第一比較電路比較其二輸入端之待比較訊號，並且在其輸出端輸出比較結果；而當該第一比較電路為校正狀態，該第一比較電路執行自動歸零校正，以補償其二輸入端之間的漂移誤差；一第二比較電路，具有二輸入端、一輸出端以及一控制端，其中該第二比較電路之二輸入端分別耦接至該第一輸入端以及該第二輸入端，該第二比較電路之控制端係用以接收數位邏輯訊號，以決定該第二比較電路為比較狀態或是校正狀態；當該第二比較電路為比較狀態，該第二比較電路比較其二輸入端之待比較訊號，並且在其輸出端輸出比較結果；而當該第二比較電路為校正狀態，該第二 比較電路執行自動歸零校正，以補償其二輸入端之間的漂移誤差；一選擇輸出電路，具有二輸入端、控制端以及輸出端，其中該選擇輸出電路之二輸入端分別耦接至該第一比較電路之輸出端以及該第二比較電路之輸出端，該選擇輸出電路之輸出端耦接至該比較輸出端，該選擇輸出電路之控制端係用以接收數位邏輯訊號，以決定該選擇輸出電路之二輸入端之其中之一耦接至該選擇輸出電路之輸出端；以及一控制電路，具有一輸入端、一第一控制輸出端、一第二控制輸出端以及一選擇控制輸出端，分別耦接至該控制輸入端、該第一比較電路之控制端、該第二比較電路之控制端以及該選擇輸出電路之控制端；其中當該控制電路之輸入端接收第一邏輯準位之訊號，該控制電路之各輸出端分別發出訊號，以決定該第一比較電路為比較狀態，該選擇輸出電路將該第一比較電路之輸出端耦接至該比較輸出端，且該第二比較電路為校正狀態；當該控制電路之輸入端接收第二邏輯準位之訊號，該控制電路之各輸出端分別發出訊號，以決定該第二比較電路為比較狀態，該選擇輸出電路將該第二比較電路之輸出端耦接至該比較輸出端，且該第一比較電路為校正狀態。
2. 如請求項第1項所述之具背景校正功能之比較器電路，其中該第一比較電路以及該第二比較電路係為完全相同之電路。
3. 如請求項第2項所述之具背景校正功能之比較器電路，其中該控制電路更包含一反相器，使該第一控制輸出端以及該第二控制輸出端之訊號互為反相。
4. 如請求項第1項所述之具背景校正功能之比較器電路，其中該選擇輸出電路更包含一第一開關、一第二開關，其中該第一開關以及該第二開關之通道之一端分別耦接至該選擇輸出電路之二輸入端，該第一開關以及該第二開關之通道之另一端同時耦接至該比較輸出端。
5. 如請求項第4項所述之具背景校正功能之比較器電路，其中該選擇輸出電路更包含一輸出級，該第一開關以及該第二開關之通道之另一端互相耦接並經由該輸出級耦接至該比較輸出端，該輸出級係用以接收該第一比較電路或該第二比較電路之輸出端之訊號之後，產生一對應之輸出訊號。
6. 如請求項第1至5項中任一項所述之具背景校正功能之比較器電路，其中該選擇輸出電路更包含一輸出級，其中該第一比較電路更包含：一第一電流源；一第二電流源；一第一電晶體，其通道耦接於該第一輸入端以及一端點之間，其閘極或基極耦接於該第一比較電路之控制端， 當該第一比較電路為比較狀態時，該第一電晶體之通道為導通，當該第一比較電路為校正狀態時，該第一電晶體之通道為截止；一第二電晶體，其通道耦接於該第二輸入端以及該端點之間，其閘極或基極耦接於該第一比較電路之控制端，當該第一比較電路為比較狀態時，該第二電晶體之通道為截止，當該第一比較電路為校正狀態時，該第二電晶體之通道為導通；一第三電晶體，其通道耦接於該第一電流源以及該端點之間，其閘極或基極耦接於該第一電流源；一第四電晶體，其通道耦接於該第二電流源以及該第二輸入端之間，其閘極或基極耦接於該第一電流源；一第五電晶體，其通道耦接於該端點以及該第一比較電路之輸出端之間，其閘極或基極耦接於該第二電流源；一第六電晶體，其通道耦接至該第一比較電路之輸出端；一第七電晶體，其通道耦接於該第六電晶體之閘極或基極以及該第一比較電路之輸出端之間，其閘極或基極耦接於該第一比較電路之控制端，當該第一比較電路為比較狀態時，該第七電晶體之通道為截止，當該第一比較電路為校正狀態時，該第七電晶體之通道為導通；以及一電容，耦接於該第六電晶體之閘極或基極。
7. 如請求項第6項所述之具背景校正功能之比較器電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四 電晶體以及該第五電晶體係為P型金屬氧化半導體場效電晶體或PNP型之雙極性接面電晶體。
8. 如請求項第7項所述之具背景校正功能之比較器電路，其中該第六電晶體以及該第七電晶體係為N型金屬氧化半導體場效電晶體或NPN型之雙極性接面電晶體。
9. 如請求項第6項所述之具背景校正功能之比較器電路，其中該輸出級更包含一輸出電晶體，其通道耦接於該比較輸出端，其閘極或基極耦接於該比較輸出端。
10. 如請求項第9項所述之具背景校正功能之比較器電路，其中該輸出電晶體係為N型金屬氧化半導體場效電晶體或NPN型之雙極性接面電晶體。
11. 一種電壓轉換控制器，係應用於一電壓轉換電路，該電壓轉換電路操作其中之一功率開關，以將一輸入電壓經由一儲能電感轉換為一輸出電壓於一輸出端，且當該儲能電感輸出能量予該輸出端時，該功率開關之通道為導通；該電壓轉換控制器包含一具背景校正功能之比較器電路，用以偵測儲能電感之電流方向之改變，該具背景校正功能之比較器電路包含：一第一輸入端，耦接於該功率開關之通道之一端；一第二輸入端，耦接於該功率開關之通道之另一端；一控制輸入端；一比較輸出端；一第一比較電路，具有二輸入端、一輸出端以及一控制端，其中該第一比較電路之二輸入端分別耦接至該第一 輸入端以及該第二輸入端，該第一比較電路之控制端係用以接收數位邏輯訊號，以決定該第一比較電路為比較狀態或是校正狀態；當該第一比較電路為比較狀態，該第一比較電路比較其二輸入端之電壓訊號或電流訊號，並且在其輸出端輸出比較結果；而當該第一比較電路為校正狀態，該第一比較電路執行自動歸零校正，以補償其二輸入端之間的漂移誤差；一第二比較電路，具有二輸入端、一輸出端以及一控制端，其中該第二比較電路之二輸入端分別耦接至該第一輸入端以及該第二輸入端，該第二比較電路之控制端係用以接收數位邏輯訊號，以決定該第二比較電路為比較狀態或是校正狀態；當該第二比較電路為比較狀態，該第二比較電路比較其二輸入端之電壓訊號或電流訊號，並且在其輸出端輸出比較結果；而當該第二比較電路為校正狀態，該第二比較電路執行自動歸零校正，以補償其二輸入端之間的漂移誤差；一選擇輸出電路，具有二輸入端、控制端以及輸出端，其中該選擇輸出電路之二輸入端分別耦接至該第一比較電路之輸出端以及該第二比較電路之輸出端，該選擇輸出電路之輸出端耦接至該比較輸出端，該選擇輸出電路之控制端係用以接收數位邏輯訊號，以決定該選擇輸出電路之二輸入端之其中之一耦接至該選擇輸出電路之輸出端；以及 一控制電路，具有輸入端、一第一控制輸出端、一第二控制輸出端以及一選擇控制輸出端，分別耦接至該控制輸入端、該第一比較電路之控制端、該第二比較電路之控制端以及該選擇輸出電路之控制端；其中當該控制電路之輸入端接收第一邏輯準位之訊號，該控制電路之各輸出端分別發出訊號，以決定該第一比較電路為比較狀態，該選擇輸出電路將該第一比較電路之輸出端耦接至該比較輸出端，且該第二比較電路為校正狀態；當該控制電路之輸入端接收第二邏輯準位之訊號，該控制電路之各輸出端分別發出訊號，以決定該第二比較電路為比較狀態，該選擇輸出電路將該第二比較電路之輸出端耦接至該比較輸出端，且該第一比較電路為校正狀態。
12. 如請求項第11項所述之電壓轉換控制器，其中該第一比較電路以及該第二比較電路係為完全相同之電路。
13. 如請求項第12項所述之電壓轉換控制器，其中該控制電路更包含一反相器，使該第一控制輸出端以及該第二控制輸出端之訊號互為反相。
14. 如請求項第11項所述之電壓轉換控制器，其中該選擇輸出電路更包含一第一開關、一第二開關，其中該第一開關以及該第二開關之通道之一端分別耦接至該選擇輸出電路之二輸入端，該第一開關以及該第二開關之通道之另一端同時耦接至該比較輸出端。
15. 如請求項第14項所述之電壓轉換控制器，其中該選擇輸出電路更包含一輸出級，該第一開關以及該第二開關之通道之另一端互相耦接並經由該輸出級耦接至該比較輸出端，該輸出級係用以接收該第一比較電路或該第二比較電路之輸出端之訊號之後，產生一對應之輸出訊號。
16. 如請求項第11至15項中任一項所述之電壓轉換控制器，其中更包括一除頻器，具有輸入端以及輸出端，該除頻器的輸入端耦接於該功率開關之控制端，該除頻器的輸出端耦接於該控制輸入端，且除頻器係用以將其輸入端之訊號除頻後反應於輸出端。
17. 如請求項第11至15項中任一項所述之電壓轉換控制器，其中該電壓轉換電路係為馳返式開關電源轉換器、升壓式開關電源轉換器或降壓式開關電源轉換器之態樣。
18. 如請求項第11至15項中任一項所述之電壓轉換控制器，其中該選擇輸出電路更包含一輸出級，其中該第一比較電路更包含：一第一電流源；一第二電流源；一第一電晶體，其通道耦接於該第一輸入端以及一端點之間，其閘極或基極耦接於該第一比較電路之控制端，當該第一比較電路為比較狀態時，該第一電晶體之通道為導通，當該第一比較電路為校正狀態時，該第一電晶體之通道為截止； 一第二電晶體，其通道耦接於該第二輸入端以及該端點之間，其閘極或基極耦接於該第一比較電路之控制端，當該第一比較電路為比較狀態時，該第二電晶體之通道為截止，當該第一比較電路為校正狀態時，該第二電晶體之通道為導通；一第三電晶體，其通道耦接於該第一電流源以及該端點之間，其閘極或基極耦接於該第一電流源；一第四電晶體，其通道耦接於該第二電流源以及該第二輸入端之間，其閘極或基極耦接於該第一電流源；一第五電晶體，其通道耦接於該端點以及該第一比較電路之輸出端之間，其閘極或基極耦接於該第二電流源；一第六電晶體，其通道耦接至該第一比較電路之輸出端；一第七電晶體，其通道耦接於該第六電晶體之閘極或基極以及該第一比較電路之輸出端之間，其閘極或基極耦接於該第一比較電路之控制端，當該第一比較電路為比較狀態時，該第七電晶體之通道為截止，當該第一比較電路為校正狀態時，該第七電晶體之通道為導通；以及一電容，耦接於該第六電晶體之閘極或基極。
19. 如請求項第18項所述之電壓轉換控制器，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體以及該第五電晶體係為P型金屬氧化半導體場效電晶體或PNP型之雙極性接面電晶體。
20. 如請求項第18項所述之電壓轉換控制器，其中該第六電晶體以及該第七電晶體係為N型金屬氧化半導體場效電晶體或NPN型之雙極性接面電晶體。
21. 如請求項第18項所述之電壓轉換控制器，其中該輸出級更包含一輸出電晶體，其通道耦接於該比較輸出端，其閘極或基極耦接於該比較輸出端。
22. 如請求項第21項所述之電壓轉換控制器，其中該輸出電晶體係為N型金屬氧化半導體場效電晶體或NPN型之雙極性接面電晶體。