TWI492539B - 電晶體控制電路 - Google Patents

Description

電晶體控制電路

本發明係關於一種電晶體控制電路，尤指一種具有防止穿通功能之電晶體控制電路。

對於同步驅動電路來講，最需要注意的問題就是導通高端電晶體與低端電晶體的時間出現重疊，而造成穿通(Short Through)之問題。為了避免上述問題發生，會在控制高端電晶體與低端電晶體的兩個訊號之間設置一個死區時間(Dead Time)。但是由於電晶體的特性不同，所以需要設定的死區時間也會有所不同。死區時間設定較長，可以符合大部分電晶體，卻會使整體效率變低，倘若設定太短則會造成有些電晶體可能發生穿通之問題。為了配合電晶體使同步驅動電路具有自我調整的能力，常見的辦法就是驅動電路在導通對應的電晶體前通過檢測驅動訊號來確認另一個電晶體是否確實截止來避免穿通現象的發生。

請參見第一圖，為習知之同步驅動電路之電路示意圖。同步驅動電路包含RS正反器(RS latch)10、20，以及反向器5、15、25，以根據一工作週期控制訊號Spwm驅動一降壓轉換電路(Buck Converter)，其中降壓轉換電路包含一高端電晶體Q1、一低端電晶體Q2、一電感L以及一電容C，用以將一輸入電壓Vin轉換成一輸出電壓Vout。工作週期控制訊號Spwm分別輸入RS正反器10之S端及透過反向器5到RS正反器20之S端。RS正反器10、20再分別透過反向器15、25產生一高端控制訊號HDRV、一低端控制訊號LDRV以導通對應的高端電晶體Q1及低端電晶體Q2。第二圖，為習知之RS正反器之電路示意圖，由兩個反及閘(NAND Gate)所組成。因此當正反器10、20之R端接收高邏輯准位訊號時，Q端會維持原輸出。請同時參見第一圖，RS正反器10的R端接收低端控制訊號LDRV，而RS正反器20的R端接收高端控制訊號HDRV。因此，當RS正反器10、20的R端所接收的訊號由高邏輯准位轉為低邏輯准位後，才會根據工作週期控制訊號Spwm改變Q端的輸出邏輯准位。換句話說，當高端電晶體Q1被截止(高端控制訊號HDRV為低邏輯准位)時，RS正反器20才會導通低端電晶體Q2；當低端電晶體Q2被截止(低端控制訊號LDRV為低邏輯准位)時，RS正反器10才會導通高端電晶體Q1。

然而，上述情況都是在沒有考慮各個電路模組具有延遲的理想情況。在高端電晶體Q1、低端電晶體Q2均為N型金氧半場效電晶體的應用環境，為確保高端電晶體Q1能順利的導通，需外加一自舉電路(Boot Strap)。請參見第三圖，為習知之另一種同步驅動電路之電路示意圖。相較於第一圖所示之降壓轉換電路，額外增加一自舉電路70，以根據高端電晶體Q1及低端電晶體Q2之一連接點電位及輸入電壓Vin提供適當的驅動准位給反向器15，使反向器15產生的高端控制訊號HDRV能確實的導通高端電晶體Q1。而為了使RS正反器10、20與反向器15之間傳遞訊號時邏輯位准判斷正確，需於RS正反器10與反向器15之間及RS正反器20與反向器15之間各增加一移位電路(Level Shifter)45、50(也可以是准位偵測電路)。而移位電路及准位偵測電路相較於其他電路有較大的延遲，而這樣的延遲對於短工作週期的工作週期控制訊號Spwm時，會造成誤判。

請參見第四圖，為第三圖所示同步驅動電路的訊號波形圖。由於相較於移位電路的時間延遲，RS正反器及反向器的時間延遲相當小，故在此忽略RS正反器及反向器的時間延遲。工作週期控制訊號Spwm與移位電路45的輸出訊號S45以及移位電路45的輸出訊號S45與移位電路50的輸出訊號S50之間會有一延遲時間dt1、dt2。所以，請參見第四圖左側並同時參見第三圖，當工作週期控制訊號Spwm轉為高准位，經反向器5反向輸出低准位之輸出訊號S5，並觸發RS正反器20於Q端輸出高准位之輸出訊號S20。反向器25反相輸出訊號S20後輸出低准位之低端控制訊號LDRV以截止低端電晶體Q2。然後經延遲時間dt1後，移位電路45的輸出訊號S45才轉為低准位。並經反向器15轉為高准位的高端控制訊號HDRV以導通高端電晶體Q1。然後再經過延遲時間dt2後，移位電路50的輸出訊號S50才轉為高准位。當工作週期控制訊號Spwm轉為低准位，反向器5反相而輸出高准位之輸出訊號S5。同時，RS正反器10被觸發於Q端產生高准位訊號。然後經延遲時間dt1後，移位電路45的輸出訊號S45才轉為高准位，並經反向器15反相成低准位之高端控制訊號HDRV以截止高端電晶體Q1。並觸發RS正反器20於Q端輸出低准位之輸出訊號S20。然後再經延遲時間dt2後輸出訊號S50才轉為低准位，以觸發RS正反器20於Q端輸出低准位之輸出訊號S20。反向器25反相輸出訊號S20後輸出高准位之低端控制訊號LDRV以導通低端電晶體Q2。

然而，請同時參見第四圖右側並同時參見第三圖，當工作週期控制訊號Spwm為短工作週期時，工作週期已由低准位轉高准位又轉低准位，因移位電路45、50的延遲，輸出訊號S50仍維持低准位。而此時反向器5輸出高准位訊號，而使RS正反器20輸出訊號低准位訊號並經反向器25輸出高准位之低端控制訊號LDRV而導通低端電晶體Q2。於後輸出訊號S45才轉為低准位，經反向器15反相成高准位之高端控制訊號HDRV而導通高端電晶體Q1。因此造成高端電晶體Q1與低端電晶體Q2同時導通一時間長度st(即工作週期控制訊號Spwm的短工作週期的時間長度)而造成穿通問題。

鑑於先前技術中的同步驅動電路，於工作週期控制訊號的工作週期過短時，會造成穿通現象。本發明於工作週期控制訊號處於短工作週期時設定適當的延遲來避免穿通現象。

為達上述目的，本發明提供了一種電晶體控制電路，用以控制串聯之一高端電晶體及一低端電晶體。電晶體控制電路包含一高端驅動電路以及一低端驅動電路。高端驅動電路根據一工作週期控制訊號產生一高端控制訊號以導通高端電晶體及產生一高端導通訊號。低端驅動電路根據工作週期控制訊號及高端導通訊號產生一低端控制訊號以導通低端電晶體。低端驅動電路包含一延遲電路以及一穿通防止電路。延遲電路，根據工作週期控制訊號產生一延遲訊號，使延遲訊號之脈寬大於工作週期控制訊號之脈寬一預定時間週期以上。穿通(Short Through)防止電路，根據延遲訊號及高端導通訊號產生低端控制訊號，使低端電晶體於高端電晶體被截止後導通，而於高端電晶體被導通前截止低端電晶體。

本發明也提供了一種電晶體控制電路，用以控制串聯之一高端電晶體及一低端電晶體。電晶體控制電路包含一高端驅動電路以及一低端驅動電路。高端驅動電路根據一工作週期控制訊號產生一高端控制訊號以導通高端電晶體。低端驅動電路根據工作週期控制訊號及高端導通訊號產生一低端控制訊號以導通低端電晶體。低端驅動電路包含一延遲電路以及一穿通防止電路。延遲電路產生一延遲訊號，其中延遲訊號之一開始時點係根據工作週期控制訊號之一開始時點而決定，而延遲訊號之一結束時點係於接收高端導通訊號後根據工作週期控制訊號之邏輯准位而決定。穿通防止電路根據延遲訊號及高端導通訊號產生低端控制訊號，使低端電晶體於高端電晶體被截止後導通，而於高端電晶體被導通前截止低端電晶體。

以上的概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍。而有關本發明的其他目的與優點，將在後續的說明與圖示加以闡述。

請參見第五圖，為根據本發明之一第一較佳實施例之電晶體控制電路之電路示意圖。電晶體控制電路接收一工作週期控制訊號Spwm，以據此產生一高端控制訊號HDRV及一低端控制訊號LDRV分別控制串聯之一高端電晶體Q1及一低端電晶體Q2。在本實施例中，高端電晶體Q1的另一端耦接一高共同電位(即輸入電壓Vin)而低端電晶體Q2的另一端耦接一低共同電位(即接地)，且與一電感L及一電容C組成一降壓轉換電路。電晶體控制電路包含一高端驅動電路100H以及一低端驅動電路100L。高端驅動電路100H包含一RS正反器110、移位電路145、150以及一反向器115，根據工作週期控制訊號Spwm產生一高端控制訊號HDRV以導通高端電晶體Q1。低端驅動電路100L包含一延遲電路160及一穿通防止電路，其中穿通防止電路包含一RS正反器120及一反向器125。低端驅動電路100L根據工作週期控制訊號Spwm及高端驅動電路100H所產生的一高端導通訊號S150產生一低端控制訊號LDRV以導通低端電晶體Q2。

RS正反器110的S端接收工作週期控制訊號Spwm、R端接收一低端導通訊號(在本實施例即為低端控制訊號LDRV)，並據此在Q端產生輸出訊號S110。移位電路145的耦接RS正反器110的Q端、一自舉電路170以及一反向器115，並根據自舉電路170所提供的准位調整輸出訊號S110的准位成一輸出訊號S145輸出至反向器115的輸入端。反向器115耦接自舉電路170以根據自舉電路提供的准位進行邏輯運算，以將輸出訊號S145反相成高端控制訊號HDRV以控制高端電晶體Q1的導通與截止。移位電路150耦接反向器115的輸出端，以將高端控制訊號HDRV的准位進行調整成一高端導通訊號S150，以通知低端驅動電路100L高端電晶體Q1導通與否。移位電路150的主要作用是將高端控制訊號HDRV的准位平移至低端驅動電路100L可以進行邏輯處理的准位範圍。

延遲電路160接收工作週期控制訊號Spwm，以據此產生一延遲訊號S160，其中延遲訊號S160的結束時點將較工作週期控制訊號Spwm的結束時點延遲一時間週期，且此時間週期大於一預定時間週期，在此預定時間週期的設定較佳為等於或長於移位電路145的一延遲時間dt1。RS正反器120的S端接收延遲訊號S160、R端接收一移位電路150的高端導通訊號S150，並據此在Q端產生輸出訊號S120至反向器125的輸入端。反向器125將輸出訊號S120反相成低端控制訊號LDRV以控制低端電晶體Q2的導通與截止。值得注意的是，在本發明中，訊號的結束時點係指此訊號所代表電路運作的結束時間點，而並非一定是此訊號的邏輯准位由高轉低，而也有可能是由低轉高，此端看電路設計者如何設計。例如，上述的工作週期控制訊號Spwm代表的是高端電晶體Q1的導通，所以當工作週期控制訊號Spwm由高邏輯准位轉成低邏輯准位的時間點即為上述工作週期控制訊號Spwm的結束時點。上述的延遲訊號S160代表的是低端電晶體Q2的結束截止狀態(而轉為導通狀態)的終止時間點，所以當延遲訊號S160由低邏輯准位轉成高邏輯准位的時間點即延遲訊號S160的結束時點。

接著，請參見第六圖，為根據應用於第五圖所示電晶體控制電路的一延遲電路之一較佳實施例之電路示意圖。延遲電路160包含一脈寬判斷電路及一延遲決定電路。脈寬判斷電路包含一反或閘165、電晶體M1、開關S1、電容C1以及驅動器162、164。延遲決定電路包含一受控電流源及一延遲電容C2、一電晶體M2及反向器166、168，其中受控電流源由電流源I2、I3、I4及開關S2、S3所組成。延遲電路160根據工作週期控制訊號Spwm的工作週期之長短來調整延遲訊號S160的結束時點與工作週期控制訊號Spwm的結束時點之間的延遲時間長短。當工作週期控制訊號Spwm的工作週期越長，則延遲時間越短，而當工作週期控制訊號Spwm的工作週期越長短，則延遲時間越長。這樣的設定，除在工作週期控制訊號Spwm為短工作週期時可避免穿通問題，且在工作週期控制訊號Spwm為長工作週期時可使高端電晶體與低短電晶體之間的死區時間縮小，而提升降壓轉換電路的轉換效率。

當工作週期控制訊號Spwm為高邏輯准位時，電晶體M2及開關S1被導通而電晶體M1被截止。此時，電流源I1透過開關S1對電容C1充電。而驅動器162、164為邏輯判斷准位不同的兩個驅動器。當電容C1被充電至第一准位時，驅動器162輸出高邏輯准位以導通開關S2，使電流源I2可以開始提供電流；於後電容C1仍被充電至第二准位時，驅動器164輸出高邏輯准位以導通開關S3，使電流源I3可以開始提供電流，其中第二准位高於第一准位。所以，工作週期控制訊號Spwm的工作週期越長，使得可以對電容C2充電的電流越大。然，此時電晶體M2為導通狀態，故電流源I2～I4無法對電容C2充電而維持低准位，此時反向器166輸出高准位之輸出訊號S166至反或閘165之輸入端。而反向器168反相輸出訊號S166成低准位之延遲訊號S160輸出。

當工作週期控制訊號Spwm轉為低邏輯准位時，此時開關S1被截止；同時電晶體M2也被截止，電容C2開始被充電。由於輸出訊號S166此時仍為高准位，及或閘165仍輸出低准位訊號而截止電晶體M1。由於開關S1及電晶體M1同時截止，而使電容C1的准位被固定而維持驅動器162、164的輸出。當電容C2被充電至一預定准位使反向器166輸出的輸出訊號S166轉為低准位，因此反向器168輸出高准位之延遲訊號S160。此時，輸出訊號S166及工作週期控制訊號Spwm均為低准位，反或閘165輸出高准位訊號使電晶體M1導通以對電容C1放電，使開關S2、S3均為截止以等待下一週期之操作。此時，電流源I4仍持續對電容C2充電，故延遲訊號S160會維持高准位直到工作週期控制訊號Spwm轉為高邏輯准位為止。

如上述說明，當工作週期控制訊號Spwm轉為低准位時，電容C2才開始被充電以延遲延遲訊號S160轉為高准位之時間點。而工作週期控制訊號Spwm的工作週期越長，電流源I2～I4中用以對電容C2的充電電流越大而使延遲的時間越短；相反地，工作週期控制訊號Spwm的工作週期越短，電流源I2～I4中用以對電容C2的充電電流越小而使延遲的時間越長。

請參見第七圖，為第五圖所示電晶體控制電路的訊號波形圖。工作週期控制訊號Spwm與移位電路145的輸出訊號S145以及移位電路145的輸出訊號S145與移位電路150的輸出訊號S150之間分別有一延遲時間dt1、dt2。當工作週期控制訊號Spwm轉為高准位時，延遲訊號S160立即由高准位轉為低准位，而當工作週期控制訊號Spwm轉為低准位時，延遲訊號S160會經過一延遲時間後才轉為高准位。而低端驅動電路100L會根據延遲訊號S160的結束時點(在本實施例為低准位轉高准位之時間點)來決定低端控制訊號LDRV轉為高准位以導通低端電晶體Q2之時間點。另外，請比較第七圖左側及右側之訊號波形圖。在第七圖左側的工作週期控制訊號Spwm的工作週期長於右側的工作週期控制訊號Spwm的工作週期，所以左側的延遲訊號S160的結束時點與工作週期控制訊號Spwm的結束時點間的延遲時間dt’短於右側的延遲訊號S160的結束時點與工作週期控制訊號Spwm的結束時點間的延遲時間dt”。由於延遲訊號S160的開始時點(在本實施例為高准位轉為低准位之時間點)與工作週期控制訊號Spwm的開始時點為相同，故延遲電路160的時間延遲作用，將使延遲訊號的作用週期(activation period)，即低准位之脈寬大於工作週期控制訊號之作用週期的脈寬。

請參見第八圖，為根據本發明之一第二較佳實施例之電晶體控制電路之電路示意圖。相較於第五圖所示之實施例，本實施例與其的主要差異在於延遲電路的不同。在此針對此差異進行說明。延遲電路160’同時接收高端導通訊號S150及工作週期控制訊號Spwm產生一延遲訊號S160’，而RS正反器120於R端接收高端導通訊號S150及於S端接收延遲訊號S160’以據此產生輸出訊號S120並經反向器125反相輸出低端控制訊號LDRV以控制低端電晶體Q2。延遲電路160’根據工作週期控制訊號Spwm之一開始時點而決定延遲訊號S160’的開始時點，而延遲訊號S160’之一結束時點係於接收高端導通訊號S150後根據工作週期控制訊號Spwm之邏輯准位而決定。

接著，請參見第九圖，為根據應用於第七圖所示電晶體控制電路的一延遲電路之一較佳實施例之電路示意圖。請同時參見第十圖，為第八圖所示電晶體控制電路及第九圖所示延遲電路的訊號波形圖。延遲電路160’包含一SR正反器161及一反或閘163。SR正反器的S端接收工作週期控制訊號Spwm，R端接收高端導通訊號S150，以據此於Q端產生輸出訊號S161。因此，輸出訊號S161於工作週期控制訊號Spwm轉為高准位訊號時也轉為高准位訊號，直至高端導通訊號S150轉為高准位時才轉為低准位。反或閘163用以偵測高端導通訊號S150及工作週期控制訊號Spwm是否均為低准位，若是才輸出高准位之延遲訊號S160’，使低端驅動電路100L輸出高准位之低端控制訊號LDRV以導通低端電晶體Q2。因此，可確保當高端導通訊號S150轉為低准位後(此時高端控制訊號HDRV於延遲時間dt1之前已轉為低准位而截止高端電晶體Q1)，低端電晶體Q2才被導通。

如上所述，本發明完全符合專利三要件：新穎性、進步性和產業上的利用性。本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。

先前技術：

5、15、25．．．反向器

10、20．．．RS正反器

45、50．．．移位電路

70．．．自舉電路

Spwm．．．工作週期控制訊號

Q1．．．高端電晶體

Q2．．．低端電晶體

L‧‧‧電感

C‧‧‧電容

Vin‧‧‧輸入電壓

Vout‧‧‧輸出電壓

HDRV‧‧‧高端控制訊號

LDRV‧‧‧低端控制訊號

S20、S45、S50‧‧‧輸出訊號

dt1、dt2‧‧‧延遲時間

st‧‧‧時間長度

本發明：

100H‧‧‧高端驅動電路

100L‧‧‧低端驅動電路

115、125、166、168‧‧‧反向器

110、120‧‧‧RS正反器

145、150‧‧‧移位電路

160、160’‧‧‧延遲電路

161‧‧‧SR正反器

163‧‧‧反或閘

170‧‧‧自舉電路

Spwm‧‧‧工作週期控制訊號

Q1‧‧‧高端電晶體

Q2‧‧‧低端電晶體

L‧‧‧電感

C‧‧‧電容

Vin‧‧‧輸入電壓

Vout‧‧‧輸出電壓

HDRV‧‧‧高端控制訊號

LDRV‧‧‧低端控制訊號

S110、S120、S145、S161、S166‧‧‧輸出訊號

S150‧‧‧高端導通訊號

S160、S160’‧‧‧延遲訊號

165‧‧‧一反或閘

S1、S2、S3‧‧‧開關

C1‧‧‧電容

162、164‧‧‧驅動器

C2‧‧‧延遲電容

I1、I2、I3、I4‧‧‧電流源

dt1、dt2、dt’、dt”‧‧‧延遲時間

第一圖為習知之同步驅動電路之電路示意圖。

第二圖為習知之RS正反器之電路示意圖。

第三圖為習知之另一種同步驅動電路之電路示意圖。

第四圖為第三圖所示同步驅動電路的訊號波形圖。

第五圖為根據本發明之一第一較佳實施例之電晶體控制電路之電路示意圖。

第六圖為根據應用於第五圖所示電晶體控制電路的一延遲電路之一較佳實施例之電路示意圖。

第七圖為第五圖所示電晶體控制電路的訊號波形圖。

第八圖為根據本發明之一第二較佳實施例之電晶體控制電路之電路示意圖。

第九圖為根據應用於第七圖所示電晶體控制電路的一延遲電路之一較佳實施例之電路示意圖。

第十圖為第八圖所示電晶體控制電路及第九圖所示延遲電路的訊號波形圖。

100H．．．高端驅動電路

100L．．．低端驅動電路

115、125．．．反向器

110、120．．．RS正反器

145、150．．．移位電路

160．．．延遲電路

170．．．自舉電路

Spwm．．．工作週期控制訊號

Q1．．．高端電晶體

Q2．．．低端電晶體

L．．．電感

C．．．電容

Vin．．．輸入電壓

Vout．．．輸出電壓

HDRV．．．高端控制訊號

LDRV．．．低端控制訊號

S110、S120、S145．．．輸出訊號

S150．．．高端導通訊號

S160．．．延遲訊號

Claims (6)

1. 一種電晶體控制電路，用以控制串聯之一高端電晶體及一低端電晶體，該電晶體控制電路包含：一高端驅動電路，根據一工作週期控制訊號產生一高端控制訊號以導通該高端電晶體及產生一高端導通訊號；以及一低端驅動電路，根據該工作週期控制訊號及該高端導通訊號產生一低端控制訊號以導通該低端電晶體，該低端驅動電路包含：一延遲電路，根據該工作週期控制訊號產生一延遲訊號，使該延遲訊號之脈寬大於該工作週期控制訊號之脈寬一預定時間週期以上；以及一穿通(Short Through)防止電路，根據該延遲訊號及該高端導通訊號產生該低端控制訊號，使該低端電晶體於該高端電晶體被截止後導通，而於該高端電晶體被導通前截止該低端電晶體；其中該延遲電路根據該工作週期控制訊號之脈寬調整該延遲訊號之脈寬與該工作週期控制訊號之脈寬之一脈寬差，使該脈寬差於該工作週期控制訊號之脈寬越寬時越小。
2. 如申請專利範圍第1項所述之電晶體控制電路，其中該延遲電路包含一受控電流源及一延遲電容，該受控電流源根據該工作週期控制訊號之脈寬提供一電流以調整該延遲電容之一電位，該延遲電路根據該延遲電容之電位調整該延遲訊號之脈寬。
3. 如申請專利範圍第2項所述之電晶體控制電路，其中該延遲電路更包含一脈寬判斷電路，該脈寬判斷電路包含一電流源及一脈寬判斷電容，該電流源根據該工作週期控制訊號對該脈寬判斷電容充電。
4. 一種電晶體控制電路，用以控制串聯之一高端電晶體及一低端電晶體，該電晶體控制電路包含：一高端驅動電路，根據一工作週期控制訊號產生一高端控制訊號以導通該高端電晶體及產生一高端導通訊號；以及一低端驅動電路，根據該工作週期控制訊號及該高端導通訊號產生一低端控制訊號以導通該低端電晶體，該低端驅動電路包含：一延遲電路，產生一延遲訊號，其中該延遲訊號之一開始時點係根據該工作週期控制訊號之一開始時點而決定，而該延遲訊號之一結束時點係於接收該高端導通訊號後根據該工作週期控制訊號之邏輯准位而決定；以及一穿通(Short Through)防止電路，根據該延遲訊號及該高端導通訊號產生該低端控制訊號，使該低端電晶體於該高端電晶體被截止後導通，而於該高端電晶體被導通前截止該低端電晶體；其中該延遲訊號之該開始時點係該延遲訊號由高准位轉為低准位之時點，該延遲訊號之該結束時點係該延遲訊號由低准位轉為高准位之時點。
5. 如申請專利範圍第4項所述之電晶體控制電路，其中該延遲電路於偵測到該高端導通訊號之一上升緣後開始判斷該工作週期控制訊號之邏輯准位以根據該工作週期控制訊號之邏輯准位調整該延遲訊號之邏輯准位。
6. 如申請專利範圍第5項所述之電晶體控制電路，其中該延遲電路於偵測到該工作週期控制訊號之一上升緣後停止改變該延遲訊號之邏輯准位。