TWI488108B - 用以同步一單一資料串流之平行處理的裝置、系統及方法 - Google Patents

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Description

用以同步一單一資料串流之平行處理的裝置、系統及方法
本發明之實施例大體而言係關於型樣辨識處理器，且在某些實施例中更特定而言係關於型樣辨識處理器之多個操作之同步。
本部分意欲向讀者介紹可與下文闡述及/或請求之各種態樣相關之各種技術態樣。據信，本論述係有助於為讀者提供背景資訊以便於更佳地瞭解此各種態樣。因此，應瞭解，此等陳述應理解為就本發明而論且不應理解為對先前技術之承認。
在計算領域中，型樣辨識任務越來越具有挑戰性。電腦之間傳輸之資料量不斷增大，且使用者期望識別之型樣數目日益增加。舉例而言，垃圾郵件或惡意軟體通常係藉由搜尋一資料串流中之型樣(例如，特定片語或多筆代碼)來偵測。型樣數目隨著垃圾郵件及惡意軟體之多樣化而增加，此乃因可實施新型樣以搜尋新變型。針對此等型樣中之每一者搜尋一資料串流可形成一計算瓶頸。通常，在接收到資料串流時，針對每一型樣一次一個地搜尋資料串流。在系統準備搜尋資料串流之下一部分之前的延遲隨著型樣數目而增加。因此，型樣辨識可使資料之接收減慢。
此外，為增加搜尋資料串流之速度之努力可導致資料具有同步問題，以及關於對至該系統之資料串流之輸入及所搜尋資料串流之結果之輸出兩者之定時問題。因此，需要如下一種系統：其可增加可搜尋一資料串流之速度，同時維持既進入該系統亦離開該系統之資訊之一經適當定時流動。
圖1繪示搜尋一資料串流12之一系統10之一實例。系統10可包含一型樣辨識處理器14，其根據搜尋準則16搜尋資料串流12。
每一搜尋準則可規定一個或多個目標表達(亦即，型樣)。片語「目標表達」係指型樣辨識處理器14正搜尋之一資料序列。目標表達之實例包含拼寫某一字之一字元序列、規定一基因之一遺傳鹼基對序列、形成一影像之一部分之一圖像或視訊檔案中之一位元序列、形成一程式之一部分之一可執行檔案中之一位元序列或形成一歌曲或一口語片語之一部分之一音訊檔案中之一位元序列。
一搜尋準則可規定一筆以上之目標表達。舉例而言，一搜尋準則可規定以字母序列「cl」開頭之所有五個字母之字、以字母序列「cl」開頭之任一字、包含字「cloud」多於三次之一段落等。目標表達之可能組之數目係任意大，例如，可存在與資料串流可呈現之資料排列同樣多之目標表達。搜尋準則可以多種格式來表達，包含規則表達、簡明地規定目標表達組而不必列舉每一目標表達之一程式設計語言。
每一搜尋準則可由一個或多個搜尋項構成。因此，一搜尋準則之每一目標表達可包含一個或多個搜尋項且某些目標表達可使用共同搜尋項。如本文中所使用，片語「搜尋項」係指在一單個搜尋循環期間所搜尋之一資料序列。該資料序列可包括呈二進制格式或其他格式(例如，十進位、ASCII等)之多個資料位元。該序列可對具有一單個數位或多個數位(例如，數個二進制數位)之資料進行編碼。舉例而言，型樣辨識處理器14可一次一個字元地搜尋一文字資料串流12，且搜尋項可規定一組單字元，例如，字母「a」、字母「a」或「e」，或規定一組所有單字元之一萬用字元搜尋項。
搜尋項可小於或大於規定一字元(或資料串流所表達之資訊之其他形素(grapheme)(亦即，基礎單元)，例如，一音符、一遺傳鹼基對、一10進位數位或一子像素)之位元之數目。舉例而言，一搜尋項可係8個位元且一單個字元可係16個位元，在此情形下，兩個連續搜尋項可規定一單個字元。
搜尋準則16可由一編譯器18進行格式化以用於型樣辨識處理器14。格式化可包含自該等搜尋準則拆析搜尋項。舉例而言，若資料串流12所表達之形素大於該等搜尋項，則該編譯器可將搜尋準則拆析為多個搜尋項以搜尋一單個形素。類似地，若資料串流12所表達之形素小於該等搜尋項，則編譯器18可為每一單獨形素提供具有未使用位元之一單個檢索項。編譯器18亦可對搜尋準則16進行格式化以支援型樣辨識處理器14未本地支援之各種規則表達運算子。
型樣辨識處理器14可藉由評估來自資料串流12之每一新項來搜尋資料串流12。此處，措辭「項」係指可匹配一搜尋項之資料量。在一搜尋循環期間，型樣辨識處理器14可判定當前所呈現之項是否匹配搜尋準則中之當前搜尋項。若該項匹配該搜尋項，則評估被「推進」，亦即，比較下一項與搜尋準則中之下一搜尋項。若該項不匹配，則比較下一項與搜尋準則中之第一項，藉此重設該搜尋。
可將每一搜尋準則編譯至型樣辨識處理器14中之一不同有限狀態機中。該等有限狀態機可平行運行，從而根據搜尋準則16對資料串流12進行搜尋。當在前搜尋項由資料串流12匹配時，該等有限狀態機可步進遍曆一搜尋準則中之每一連續搜尋項，或若該搜尋項未被匹配，則該等有限狀態機可開始搜尋該搜尋準則之第一搜尋項。
型樣辨識處理器14可(例如)在一單個裝置循環期間在約相同時間根據數個搜尋準則及其各別搜尋項評估每一新項。該等平行有限狀態機可在約相同時間接收來自資料串流12之項，且該等平行有限狀態機中之每一者可判定該項是否將該平行有限狀態機推進至其搜尋準則中之下一搜尋項。該等平行有限狀態機可根據相對大數目個搜尋準則(例如，多於100、多於1000或多於10,000)來評估項。由於其平行運作，因此其可將該等搜尋準則應用至具有一相對高頻寬之一資料串流12(例如，大於或大體等於每秒64MB或每秒128MB之一資料串流12)而不會使該資料串流減慢。在某些實施例中，搜尋-循環持續時間不隨搜尋準則之數目按比例調整，因此搜尋準則之數目對型樣辨識處理器14之效能可幾乎沒有影響。
當滿足一搜尋準則時(亦即，在推進至最後一個搜尋項且與其匹配之後)，型樣辨識處理器14可將該準則之滿足報告給一處理單元(例如，一中央處理單元(CPU)20)。中央處理單元20可控制系統10之型樣辨識處理器14及其他部分。
系統10可係搜尋一資料串流之各種系統或裝置中之任一者。舉例而言，系統10可係監視資料串流12之一桌上型電腦、膝上型電腦、手持式或其他類型之電腦。系統10亦可係一網路節點，例如，一路由器、一伺服器或一用戶端(例如，先前所述類型之電腦中之一者)。系統10可係某一其他類別之電子裝置，例如，一影印機、一掃描器、一印表機、一遊戲控制臺、一電視機、一視訊轉換視訊散佈或記錄系統、一電纜盒、一個人數位媒體播放器、一工廠自動化系統、一汽車電腦系統或一醫療裝置。(用以闡述系統之此等各種實例之術語(如本文中所使用之諸多其他術語)可共用某些指稱物，且因此不應僅藉助所列舉之其他項來理解)。
資料串流12可係一使用者或其他實體可期望搜尋之各種類型之資料串流中之一者或多者。舉例而言，資料串流12可係經由一網路接收之一資料串流，例如，經由網際網路接收之封包或經由一蜂巢式網路接收之話音或資料。資料串流12可係自與系統10通信之一感測器(例如，一成像感測器、一溫度感測器、一加速度計或類似物或其組合物)接收之資料。資料串流12可作為一串列資料串流由系統10接收，其中資料係以具有意義之一次序(例如，以一明顯的時間、詞法或語義次序)被接收。或者，資料串流12可平行地或無序地被接收，且然後(例如)藉由將經由網際網路所接收之封包重新排序被轉換為一串列資料串流。在某些實施例中，資料串流12可以串列方式呈現項，但表達該等項中之每一者之位元可平行地被接收。資料串流12可自系統10外部之一源被接收，或可藉由訊問一記憶體裝置且由所儲存之資料形成資料串流12來形成。
端視資料串流12中之資料之類型，一設計者可挑選不同類型之搜尋準則。舉例而言，搜尋準則16可係一病毒定義檔案。可表徵病毒或其他惡意軟體，且可使用惡意軟體之態樣來形成指示資料串流12是否可能正在遞送惡意軟體之搜尋準則。可將所得搜尋準則儲存於一伺服器上，且一用戶端系統之一操作者可預訂將該等搜尋準則下載至系統10之一服務。當不同類型之惡意軟體出現時，搜尋準則16可自該伺服器週期性地更新。該等檢索準則亦可用以規定可經由一網路接收之不期望內容，例如，不需要之電子郵件(通常稱作垃圾郵件)或一使用者所反感之其他內容。
資料串流12可由對系統10正在接收之資料感興趣之一第三方來搜尋。舉例而言，可針對在一版權作品中出現之文字、一音訊序列或一視訊序列而監視資料串流12。可針對與一刑事調查或民事訴訟有關或一雇主感興趣之言論而監視資料串流12。
搜尋準則16亦可在資料串流12中包含(例如)在可由CPU 20或型樣辨識處理器14定址之記憶體中進行一轉譯之型樣。舉例而言，搜尋準則16可各自規定在記憶體中儲存其一對應西班牙語字之一英語字。在另一實例中，搜尋準則16可規定資料串流12之經編碼版本(例如，MP3、MPEG 4、FLAC、Ogg Vorbis等)，對於該等經編碼版本可得到資料串流12之一經解碼版本，或反之亦然。
型樣辨識處理器14可係與CPU 20一起整合至一單個組件(例如，一單個裝置)中之硬體或可形成為一單獨組件。舉例而言，型樣辨識處理器14可係一單獨積體電路。型樣辨識處理器14可稱作一「協同處理器」或一「型樣辨識協同處理器」。
圖2繪示型樣辨識處理器14之一實例。型樣辨識處理器14可包含一辨識模組22及一彙總模組24。辨識模組22可經組態以比較所接收之項與搜尋項，且辨識模組22與彙總模組24兩者可協同運作以判定將一項與一搜尋項匹配是否滿足一搜尋準則。
辨識模組22可包含一列解碼器28及複數個特徵胞30。每一特徵胞30可規定一搜尋項，且特徵胞30群組可形成形成一搜尋準則之一平行有限狀態機。特徵胞30之組件可形成一搜尋項陣列32、一偵測陣列34及一啟動路由矩陣36。搜尋項陣列32可包含複數個輸入導體37，其每一者可使特徵胞30中之每一者與列解碼器28通信。
列解碼器28可基於資料串流12之內容在該複數個輸入導體37中選擇特定導體。舉例而言，列解碼器28可係基於可表示一個項之一所接收位元組之值啟動256個列中之一者之一種一位元組對256列型解碼器。一0000 0000之一位元組項可對應於該複數個輸入導體37中之頂列，且一1111 1111之一位元組項可對應於該複數個輸入導體37中之底列。因此，端視自資料串流12接收到哪些項，可選擇不同輸入導體37。在接收到不同項時，列解碼器28可撤銷啟動對應於先前項之列且啟動對應於新項之列。
偵測陣列34可耦合至一偵測匯流排38，該偵測匯流排將指示搜尋準則之完全或部分滿足之信號輸出至彙總模組24。啟動路由矩陣36可基於一搜尋準則中之已被匹配之搜尋項之數目選擇性地啟動及撤銷啟動特徵胞30。
彙總模組24可包含一鎖存器矩陣40、一彙總路由矩陣42、一臨限邏輯矩陣44、一邏輯積矩陣46、一邏輯和矩陣48及一初始化路由矩陣50。
鎖存器矩陣40可實施某些搜尋準則之部分。某些搜尋準則(例如，某些規則表達)僅計數一匹配或一匹配群組之第一次出現。鎖存器矩陣40可包含記錄是否已發生一匹配之鎖存器。可在初始化期間清除鎖存器，且在操作期間週期性地對其進行重新初始化，此乃因判定滿足或不可進一步滿足搜尋準則─亦即，一較早搜尋項可需要在可滿足該搜尋準則之前被再次匹配。
彙總路由矩陣42可類似於啟動路由矩陣36而發揮作用。彙總路由矩陣42可在偵測匯流排38上接收指示匹配之信號且可將該等信號路由至連接至臨限邏輯矩陣44之不同群組邏輯線53。彙總路由矩陣42亦可將初始化路由矩陣50之輸出路由至偵測陣列34以當判定滿足或不可進一步滿足一搜尋準則時重設偵測陣列34之部分。
臨限邏輯矩陣44可包含複數個計數器，例如，經組態以遞增計數或遞減計數之32位元計數器。臨限邏輯矩陣44可載入有一初始計數且其可基於由辨識模組發訊之匹配而自該計數遞增計數或遞減計數。舉例而言，臨限邏輯矩陣44可計數一字在某一長度之文字中出現之數目。
臨限邏輯矩陣44之輸出可係至邏輯積矩陣46的輸入。邏輯積矩陣46可選擇性地產生「積」結果(例如，布林邏輯(Boolean logic)中之「AND」函式)。邏輯積矩陣46可實施為一方矩陣，其中輸出積之數目等於來自臨限邏輯矩陣44之輸入線之數目，或邏輯積矩陣46可具有不同於輸出之數目之輸入。可將所得積值輸出至邏輯和矩陣48。
邏輯和矩陣48可選擇性地產生和(例如，布林邏輯中之「OR」函式)。邏輯和矩陣48亦可係一方矩陣，或邏輯和矩陣48可具有不同於輸出之數目之輸入。由於該等輸入係邏輯積，因此邏輯和矩陣48之輸出可係邏輯積和(例如，布林邏輯積和(SOP)形式)。可由初始化路由矩陣50接收邏輯和矩陣48之輸出。
初始化路由矩陣50可經由彙總路由矩陣42重設偵測陣列34及彙總模組24之部分。初始化路由矩陣50亦可實施為一方矩陣，或初始化路由矩陣50可具有不同於輸出之數目之輸入。(例如)當滿足一搜尋準則或判定不可進一步滿足該搜尋準則時，初始化路由矩陣50可回應於來自邏輯和矩陣48之信號且重新初始化型樣辨識處理器14之其他部分。
彙總模組24可包含一輸出緩衝器51，其接收臨限邏輯矩陣44、彙總路由矩陣42及邏輯和矩陣48之輸出。彙總模組24之輸出可在輸出匯流排26上自輸出緩衝器51傳輸至CPU 20(圖1)。在某些實施例中，一輸出多工器可對來自此等組件42、44及48之信號進行多工且將指示滿足準則或匹配搜尋項之信號輸出至CPU 20(圖1)。在其他實施例中，可在不透過該輸出多工器傳輸該等信號之情形下報告來自型樣辨識處理器14之結果，此並非暗示亦不可省略本文中所闡述之任一其他特徵。舉例而言，可將來自臨限邏輯矩陣44、邏輯積矩陣46、邏輯和矩陣48或初始化路由矩陣50之信號在輸出匯流排26上平行傳輸至該CPU。
圖3圖解說明搜尋項陣列32(圖2)中之一單個特徵胞30(本文中稱作一搜尋項胞54之一組件)之一部分。搜尋項胞54可包含一輸出導體56及複數個記憶體胞58。記憶體胞58中之每一者可既耦合至輸出導體56亦耦合至複數個輸入導體37中之導體中之一者。回應於其輸入導體37被選擇，記憶體胞58中之每一者可輸出指示其所儲存值之一值，從而透過輸出導體56輸出資料。在某些實施例中，複數個輸入導體37可稱作「字線」，且輸出導體56可稱作一「資料線」。
記憶體胞58可包含各種類型之記憶體胞中之任一者。舉例而言，記憶體胞58可係揮發性記憶體，例如，具有一電晶體及一電容器之動態隨機存取記憶體(DRAM)胞。該電晶體之源極及汲極可分別連接至該電容器之一板及輸出導體56，且該電晶體之閘極可連接至輸入導體37中之一者。在揮發性記憶體之另一實例中，記憶體胞58中之每一者可包含一靜態隨機存取記憶體(SRAM)胞。該SRAM胞可具有一輸出，該輸出係藉由受控於輸入導體37中之一者的一存取電晶體而選擇性地耦合至輸出導體56。記憶體胞58亦可包含非揮發性記憶體，例如，相變記憶體(例如，一雙向(ovonic)裝置)、快閃記憶體、矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體、磁阻式記憶體或其他類型之非揮發性記憶體。記憶體胞58亦可包含正反器(例如，由邏輯閘極製成之記憶體胞)。
圖4及圖5繪示運作中之搜尋項胞54之一實例。圖4圖解說明搜尋項胞54接收不匹配該胞之搜尋項之一項，且圖5圖解說明一匹配。
如圖4所圖解說明，搜尋項胞54可經組態以藉由將資料儲存於記憶體胞58中來搜尋一個或多個項。記憶體胞58各自可表示資料串流12可呈現之一項，例如，在圖3中，每一記憶體胞58表示一單個字母或數字，以字母「a」開始且以數字「9」結束。表示滿足搜尋項之項之記憶體胞58可經程式化以儲存一第一值，且不表示滿足搜尋項之項之記憶體胞58可經程式化以儲存一不同值。在所圖解說明之實例中，搜尋項胞54經組態以搜尋字母「b」。表示「b」之記憶體胞58可儲存一1或邏輯高，且不表示「b」之記憶體胞58可經程式化以儲存一0或邏輯低。
為比較來自資料串流12之一項與搜尋項，列解碼器28可選擇耦合至表示所接收項之記憶體胞58之輸入導體37。在圖4中，資料串流12呈現一小寫「e」。此項可由資料串流12以一8-位元ASCII碼之形式呈現，且列解碼器28可將此位元組解譯為一列位址，從而藉由給導體60通電而在導體60上輸出一信號。
作為回應，由導體60控制之記憶體胞58可輸出指示記憶體胞58所儲存之資料之一信號，且該信號可由輸出導體56傳送。在此情形下，由於字母「e」不係由搜尋項胞54規定之項中之一者，因此其不匹配搜尋項，且搜尋項胞54輸出一0值，從而指示未發現任何匹配。
在圖5中，資料串流12呈現一字元「b」。同樣，列解碼器28可將此項解譯為一位址，且列解碼器28可選擇導體62。作為回應，表示字母「b」之記憶體胞58輸出其所儲存值，在此情形下該值係一1，從而指示一匹配。
搜尋項胞54可經組態以一次搜尋一筆以上項。多個記憶體胞58可經程式化以儲存一1，從而規定與一筆以上項匹配之一搜尋項。舉例而言，表示小寫字母「a」及大寫字母「A」之記憶體胞58可經程式化以儲存一1，且搜尋項胞54可搜尋任一項。在另一實例中，搜尋項胞54可經組態以在接收到任一字元之情形下輸出一匹配。所有記憶體胞58可經程式化以儲存一1，以使得搜尋項胞54可充當一搜尋準則中之一萬用字元項。
圖6至圖8繪示辨識模組22根據一多項搜尋準則進行搜尋(例如，搜尋一字)。具體而言，圖6圖解說明辨識模組22偵測一字之第一字母，圖7圖解說明偵測第二字母，且圖8圖解說明偵測最後一個字母。
如圖6所圖解說明，辨識模組22可經組態以搜尋字「big」。對三個毗鄰特徵胞63、64及66進行圖解說明。特徵胞63經組態以偵測字母「b」。特徵胞64經組態以偵測字母「i」。且特徵胞66經組態以既偵測字母「g」又指示滿足搜尋準則。
圖6亦繪示偵測陣列34之額外細節。偵測陣列34可包含特徵胞63、64及66中之每一者中之一偵測胞68。偵測胞68中之每一者可包含一記憶體胞70(例如，上述類型之記憶體胞中之一者(例如，一正反器))，該記憶體胞70指示特徵胞63、64或66係作用中還是非作用中。偵測胞68可經組態以將指示該偵測胞是否作用中之一信號輸出至啟動路由矩陣36且已自其相關聯搜尋項胞54接收到指示一匹配之一信號。非作用中特徵胞63、64及66可忽視匹配。偵測胞68中之每一者可包含具有來自記憶體胞70及輸出導體56之輸入之一AND閘極。可將該AND閘極之輸出路由至偵測匯流排38及啟動路由矩陣36兩者或一者或另一者。
啟動路由矩陣36又可藉由寫入至偵測陣列34中之記憶體胞70來選擇性地啟動特徵胞63、64及66。啟動路由矩陣36可根據搜尋準則及其次在資料串流12中搜尋哪一搜尋項來啟動特徵胞63、64或66。
在圖6中，資料串流12呈現字母「b」。作為回應，特徵胞63、64及66中之每一者可在其輸出導體56上輸出指示儲存於連接至導體62之記憶體胞58(其表示字母「b」)中之值之一信號。然後，偵測胞56各自可判定其是否已接收到指示一匹配及其是否作用中之一信號。由於特徵胞63經組態以偵測字母「b」且作用中(如其記憶體胞70所指示)，因此特徵胞63中之偵測胞68可將指示搜尋準則之第一搜尋項已被匹配之一信號輸出至啟動路由矩陣36。
如圖7所圖解說明，在匹配第一搜尋項之後，啟動路由矩陣36可藉由將一1寫入至下一特徵胞64之偵測胞68中之其記憶體胞70來啟動該特徵胞。在下一項滿足第一搜尋項之情形下(例如，若接收到項序列「bbig」)，啟動路由矩陣36亦可維持特徵胞63之作用中狀態。在搜尋資料串流12期間之一部分時間或大致所有時間期間，搜尋準則之第一搜尋項可維持於一作用中狀態中。
在圖7中，資料串流12將字母「i」呈現給辨識模組22。作為回應，特徵胞63、64及66中之每一者可在其輸出導體56上輸出指示儲存於連接至導體72之記憶體胞58(其表示字母「i」)中之值之一信號。然後，偵測胞56各自可判定其是否已接收到指示一匹配及其是否作用中之一信號。由於特徵胞64經組態以偵測字母「i」且係作用中(如其記憶體胞70所指示)，因此特徵胞64中之偵測胞68可將指示其搜尋準則之下一搜尋項已被匹配之一信號輸出至啟動路由矩陣36。
接下來，啟動路由矩陣36可啟動特徵胞66，如圖8所圖解說明。在評估下一項之前，可撤銷啟動特徵胞64。可藉由特徵胞64之偵測胞68在偵測循環之間重設其記憶體胞70來撤銷啟動特徵胞64，或啟動路由矩陣36可撤銷啟動特徵胞64(舉例而言)。
在圖8中，資料串流12將項「g」呈現給列解碼器28，該列解碼器選擇表示項「g」之導體74。作為回應，特徵胞63、64及66中之每一者可在其輸出導體56上輸出指示儲存於連接至導體74之記憶體胞58(其表示字母「g」)中之值之一信號。然後，偵測胞56各自可判定其是否已接收到指示一匹配及其是否作用中之一信號。由於特徵胞66經組態以偵測字母「g」且作用中(如其記憶體胞70所指示)，因此特徵胞66中之偵測胞68可將指示其搜尋準則之最後一個搜尋項已被匹配之一信號輸出至啟動路由矩陣36。
一搜尋準則之末端或一搜尋準則之一部分可由啟動路由矩陣36或偵測胞68來識別。此等組件36或68可包含指示其特徵胞63、64或66規定一搜尋準則之最後一個搜尋項還是一搜尋準則之一組成部分之記憶體。舉例而言，一搜尋準則可規定其中字「cattle」出現兩次之所有句子，且辨識模組可將指示「cattle」在一句子內之每一出現之一信號輸出至彙總模組，該彙總模組可計數該等出現以判定是否滿足該搜尋準則。
特徵胞63、64或66可在數個條件下被啟動。一特徵胞63、64或66可「始終作用中」，此意指其在整個或大致整個搜尋期間保持作用中。一始終作用中特徵胞63、64或66之一實例係搜尋準則之第一特徵胞(例如，特徵胞63)。
一特徵胞63、64或66可係「在受請求時作用中」，此意指特徵胞63、64或66在某一在先條件被匹配時(例如，在一搜尋準則中之在前搜尋項被匹配時)係作用中。一實例係在由圖6至圖8中之特徵胞63請求時係作用中之特徵胞64及在由特徵胞64請求時係作用中之特徵胞66。
一特徵胞63、64或66可係「自啟動」，此意指一旦其被啟動，則只要其搜尋項被匹配其即啟動其自身。舉例而言，具有由任一數值數位匹配之一搜尋項之一自啟動特徵胞可在序列「123456xy」中保持作用中直到到達字母「x」為止。每當該自啟動特徵胞之搜尋項被匹配時，其即可啟動搜尋準則中之下一特徵胞。因此，一始終作用中特徵胞可由一自啟動特徵胞及一受請求時作用中特徵胞形成：該自啟動特徵胞可經程式化以使其所有記憶體胞58儲存一1，且其可在每一項之後重複啟動該受請求時作用中特徵胞。在某些實施例中，每一特徵胞63、64及66可在其偵測胞68中或在啟動路由矩陣36中包含規定該特徵胞是否始終作用中之一記憶體胞，藉此由一單個特徵胞形成一始終作用中特徵胞。
圖9繪示經組態以根據一第一搜尋準則75及一第二搜尋準則76平行進行搜尋之一辨識模組22之一實例。在此實例中，第一搜尋準則75規定字「big」，且第二搜尋準則76規定字「cab」。指示來自資料串流12之當前項之一信號可在大體相同時間被傳送至每一搜尋準則75及76中之特徵胞。輸入導體37中之每一者跨越搜尋準則75及76兩者。結果，在某些實施例中，搜尋準則75及76兩者可大體同時評估當前項。據信，此加速搜尋準則之評估。其他實施例可包括經組態以平行評估更多搜尋準則之更多特徵胞。舉例而言，某些實施例可包含平行運作之多於100、500、1000、5000、10,000個特徵胞。此等特徵胞可大體同時評估數百個或數千個搜尋準則。
具有不同數目筆搜尋項之搜尋準則可藉由將更多或更少之特徵胞分配至該等搜尋準則來形成。簡單搜尋準則可消耗比複雜搜尋準則更少之呈特徵胞形式之資源。據信，相對於具有大數目個大體相同核心之處理器(全部經組態以評估複雜搜尋準則)，此減小型樣辨識處理器14(圖2)之成本。
圖10至圖12繪示一更複雜搜尋準則之一實例及啟動路由矩陣36之特徵兩者。啟動路由矩陣36可包含複數個啟動路由胞78，該等啟動路由胞群組可與特徵胞63、64、66、80、82、84及86中之每一者相關聯。舉例而言，該等特徵胞中之每一者可包含5個、10個、20個、50個或更多個啟動路由胞78。啟動路由胞78可經組態以在一搜尋準則中之一在前搜尋項被匹配時將啟動信號傳輸至下一搜尋項。啟動路由胞78可經組態以將啟動信號路由至毗鄰特徵胞或同一特徵胞內之其他啟動路由胞78。啟動路由胞78可包括指示哪些特徵胞對應於一搜尋準則中之下一搜尋項之記憶體。
如圖10至圖12所圖解說明，辨識模組22可經組態以根據複雜搜尋準則而非規定單個字之準則進行搜尋。舉例而言，辨識模組22可經組態以搜尋以一前置字88開頭且以兩個後置字90或92中之一者結束之字。所圖解說明之搜尋準則依序規定以字母「c」及「l」開頭且以字母序列「ap」或字母序列「oud」結束之字。此係規定多個目標表達(例如，字「clap」或字「cloud」)之一搜尋準則之一實例。
在圖10中，資料串流12將字母「c」呈現給辨識模組22，且特徵胞63既作用中又偵測一匹配。作為回應，啟動路由矩陣36可啟動下一特徵胞64。啟動路由矩陣36亦可維持特徵胞63之作用中狀態，此乃因特徵胞63係搜尋準則中之第一搜尋項。
在圖11中，資料串流12呈現一字母「l」，且特徵胞64辨識一匹配且係作用中。作為回應，啟動路由矩陣36可將一啟動信號傳輸至第一後置字90之第一特徵胞66及第二後置字92之第一特徵胞82兩者。在其他實例中，可啟動更多後置字，或多個前置字可啟動一個或多個後置字。
接下來，如圖12所圖解說明，資料串流12將字母「o」呈現給辨識模組22，且第二後置字92之特徵胞82偵測一匹配且係作用中。作為回應，啟動路由矩陣36可啟動第二後置字92之下一特徵胞84。在允許特徵胞66變成非作用中時，對第一後置字90之搜尋可停止。圖10至圖12所圖解說明之步驟可繼續通過字母「u」及「d」，或搜尋可停止直到下一次前置字88被匹配為止。
圖13繪示搜尋一資料串流12之一系統10之一第二實例。系統10可包含如上文針對圖1所闡述而發揮作用之一搜尋準則16、一編譯器18及一CPU 20。如將瞭解，儘管本文圖解說明及闡述了一CPU 20，但在某些實施例中CPU 20可表示一處理單元，而非呈CPU形式。圖13亦包含可根據搜尋準則16搜尋資料串流12之一型樣辨識處理器叢集94。
型樣辨識處理器叢集94可由複數個型樣辨識處理器14組成。因此，型樣辨識處理器叢集94可搜尋一個或多個目標表達。型樣辨識處理器叢集94可共同地利用型樣辨識處理器14以搜尋一個別目標表達，或另一選擇為，型樣辨識處理器叢集94可利用每一型樣辨識處理器14以搜尋一個別目標表達。
此外，型樣辨識處理器叢集94可用於基於一給定搜尋準則對資料串流12進行搜尋。每一搜尋準則可規定一個或多個目標表達且每一搜尋準則可由一個或多個搜尋項構成。因此，型樣辨識處理器叢集94可共同地利用型樣辨識處理器14以搜尋每一搜尋準則，或另一選擇為，型樣辨識處理器叢集94可利用每一型樣辨識處理器14以搜尋一特定搜尋準則。以此方式，系統10可在其搜尋能力方面獲得更大靈活性，此乃因型樣辨識處理器叢集94中之型樣辨識處理器14在其對資料串流12進行搜尋方面可具靈活性。
圖14圖解說明包含八個型樣辨識處理器14之一型樣辨識處理器叢集94。儘管圖解說明八個型樣辨識處理器14，但應認識到在一給定型樣辨識處理器叢集94中可利用多於或少於八個之型樣辨識處理器14。每一型樣辨識處理器14顯示為一經單獨封裝的積體電路。另一選擇為，型樣辨識處理器14中之每一者可整合至一個或多個封裝中。此外，儘管每一型樣辨識處理器14之接針總數目可變化，但在本實施例中型樣辨識處理器14經圖解說明以具有十六個接針。每一型樣辨識處理器14上之該等十六個接針包含八個資料接針96-110、四個位址接針112-118、一寫入選通接針120、一讀取選通接針122、一晶片選擇接針124及一通用選擇接針126。
八個資料接針96-110可用以接收來自資料串流12之資料以供型樣辨識處理。同樣，當型樣辨識處理器叢集94中之型樣辨識處理器14中之一者或多者完成一型樣搜尋時，資料接針96-110可用於傳輸資料。型樣辨識處理器14中之每一者亦可包含四個位址接針112-118。此等位址接針112-118可用以規定欲在一型樣辨識處理器14內執行之功能。另一選擇為，位址接針112-118可用以在型樣辨識處理器14中選擇一個或多個特徵胞30。因此，位址接針112-118可共同地或單個地用以控制型樣辨識處理器14之操作。
型樣辨識處理器14中之每一者亦可包含一寫入選通接針120及一讀取選通接針122。寫入選通接針120及讀取選通接針122可用以將型樣辨識處理器14分別設定至一寫入模式或一讀取模式。舉例而言，當資料串流12正被傳輸至型樣辨識處理器14以供處理時，型樣辨識處理器14可被置於一寫入模式中。因此，當型樣辨識處理器14欲沿資料線96-110接收資料時，可(例如)藉由將一高信號傳輸至寫入選通接針120來選擇寫入選通接針120。
讀取選通接針122可以類似於上文所闡述之寫入選通接針120之一方式運作。當型樣辨識處理器14欲被置於一讀取模式中時，舉例而言，當型樣辨識處理之結果可沿資料線96-110被傳輸至(例如)CPU 20時，可選擇讀取選通接針122。當選擇讀取選通接針122時，為確保資料線96-110以一讀取模式運作，型樣辨識處理器14可允許資料(亦即，匹配結果)沿資料線96-110被傳輸。藉由將一高信號傳輸至讀取選通接針122，可發生對讀取選通接針122之選擇。因此，當選擇讀取選通接針122時，型樣辨識處理器14可能夠沿資料線96-110將資料傳輸(例如)至CPU 20。以此方式，型樣辨識處理器14可能夠在無衝突之情形下沿相同的資料線96-110接收資料及傳輸資料，此乃因型樣辨識處理器14可在選擇寫入選通接針120時傳輸資料且在選擇讀取選通接針122時讀取資料。
型樣辨識處理器14中之每一者可進一步包含一晶片選擇接針124。晶片選擇接針124可用以啟動一給定型樣辨識處理器14。藉由利用每一型樣辨識處理器14上之一晶片選擇接針124，可啟動任一個別型樣辨識處理器14。此啟動可允許個別地組態個別型樣辨識處理器14。此外，晶片選擇接針124可用以判定任一具體型樣辨識處理器14之狀態。以此方式，可在任一給定時間(其由一給定型樣搜尋之要求判定)啟動最小數目個型樣辨識處理器14。
型樣辨識處理器14中之每一者亦可包含一通用選擇接針126。可以類似於上文所闡述之晶片選擇接針124之一方式利用通用選擇接針126，然而，通用選擇接針126可用以平行啟動一型樣辨識處理器叢集94中之所有型樣辨識處理器14。藉由平行啟動所有型樣辨識處理器14，可達成多個型樣辨識處理器14之間的同步處理。舉例而言，所有型樣辨識處理器14可同時對資料串流12進行操作。此可藉由型樣辨識處理器14中之每一者在通用選擇接針126處接收一啟動信號，從而允許同時啟動型樣辨識處理器14且允許型樣辨識處理器14透過其各別資料接針96-110接收資料而實現。
圖15繪示結合圖14之型樣辨識處理器叢集一起使用之位址解碼電路及輸入匯流排之一詳細實例。該等輸入匯流排可包含一資料匯流排128、一命令匯流排130及一位址匯流排132。資料匯流排128可包含複數個雙向資料線，該等雙向資料線可連接至型樣辨識處理器叢集94中之型樣辨識處理器14中之每一者之資料接針96-110。資料匯流排128亦可接收一資料串流12且可用以將搜尋結果傳輸至CPU 20。
一第二輸入匯流排可係一命令匯流排130。命令匯流排130可用以將命令信號遞送至型樣辨識處理器叢集94中之型樣辨識處理器14。此等命令信號可被傳輸至型樣辨識處理器14中之一者或多者之寫入選通接針120及/或讀取選通接針122。因此，該等命令信號可用以將型樣辨識處理器14置於一操作模式中。舉例而言，該等命令信號可將型樣辨識處理器14置於一讀取模式或一寫入模式中。
一位址匯流排132亦可用於型樣辨識處理器叢集94之操作中。位址匯流排132可用以將信號傳輸至位址接針112-118以用於規定型樣辨識處理器14內之功能。類似地，位址匯流排132可用以將信號傳輸至位址接針112-118以用於規定及/或啟動型樣辨識處理器14內之某些暫存器。另外，位址匯流排132可用以將選擇信號傳輸至位址解碼電路134。
位址解碼電路134可接收來自位址匯流排之選擇信號。可將該等選擇信號解碼以判定應啟動型樣辨識處理器14中之哪一者。另外，可將該等選擇信號解碼以判定是否應經由每一通用選擇接針126啟動所有型樣辨識處理器14。因此，在一項實施例中，位址解碼電路134可係一解碼器電路。
位址解碼電路134可包含三個位址選擇接針136-140。位址解碼電路134亦可包含八個經解碼晶片選擇接針142-156及一啟用接針158。位址選擇接針136-140可用以接收來自位址匯流排132之選擇信號。經解碼晶片選擇接針142-156可用以將一個或多個晶片選擇信號傳輸至一個或多個型樣辨識處理器14。啟用接針158可用以啟動位址解碼電路134。以下係位址解碼電路134之操作之一實例。
位址匯流排132可包含八個位址線A0-A7。位址線A0-A3可用以將信號傳輸至位址接針112-118以用於規定型樣辨識處理器14內欲執行之功能或欲存取之暫存器。位址線A4-A6可用以將選擇信號傳輸至控制電路134。位址線A7可用以啟用及停用控制電路134，且傳輸一通用選擇信號以同時啟動型樣辨識處理器叢集94中之所有型樣辨識處理器14。因此，當位址線A7傳輸一高信號時，停用控制器電路134之啟用接針158，從而撤銷啟動控制器電路134。亦將位址線A7上之一高信號傳輸至反相器160，從而將該信號反轉為低。然後可將此低信號傳輸至所有型樣辨識處理器14之通用選擇接針126，從而同時啟動型樣辨識處理器叢集94之型樣辨識處理器14。以此方式，傳輸至啟用接針158之控制器電路啟動信號係傳輸至型樣辨識處理器14之通用選擇接針126之通用選擇信號之反轉。
應注意，儘管型樣辨識處理器14之通用選擇接針126及控制電路134之啟用接針158被圖解說明為作用中低，但通用選擇接針126及啟用接針158可被設計為作用中高接針。同樣，通用選擇接針126可係作用中低，而啟用接針可係作用中高，或反之亦然。不管所利用之組態如何，當停用型樣辨識處理器14之通用晶片選擇接針126時控制電路134皆可係作用中。此外，當停用控制電路134時，可啟用型樣辨識處理器14之通用晶片選擇接針126。
因此，在圖15中所圖解說明之實例中，當位址線A7傳輸一低信號時，啟用控制器電路134之啟用接針158，從而啟動控制器電路134。亦將位址線A7上之一低信號傳輸至反相器160，從而將該信號反轉為高。然後可將此高信號傳輸至所有型樣辨識處理器14之通用選擇接針126，從而同時撤銷啟動型樣辨識處理器叢集94之型樣辨識處理器14之通用選擇功能。由於已啟動控制電路134，故控制電路可接收來自位址線A4-A6之選擇信號，該等選擇信號可由控制電路134解碼以供一個或多個型樣辨識處理器14藉由經解碼晶片選擇接針142-156來選擇。
該控制電路可根據二進制編號系統對應於型樣辨識處理器之數目(此處為八個)來解碼該等選擇信號。因此，在當前實例中，欲選擇八個值，其等可自零至七來表示。舉例而言，若位址選擇接針136處之位址線A4及位址選擇接針140處之位址線A6係低且位址選擇接針138處之位址線A5係高，則此可對應於010或二進制2，即八個可能值中之第三個值。因此，控制電路134可沿經解碼晶片選擇接針D3 146傳輸一高信號。此值可作為一晶片選擇信號CS3被傳輸至第三型樣辨識處理器14之晶片選擇接針124以用於啟動此型樣辨識處理器14。類似地，若位址選擇接針136處之位址線A4及位址選擇接針140處之位址線A6係高且位址選擇接針138處之位址線A5係低，則此可對應於101或二進制5，即八個可能值中之第六個值。因此，控制電路134可沿經解碼晶片選擇接針D6 152傳輸一高信號。此值可作為一晶片選擇信號CS6被傳輸至第六型樣辨識處理器14之晶片選擇接針124以用於啟動此型樣辨識處理器14。以此方式，控制電路134可在位址線A7啟動控制電路134時將來自位址線A4-A6之選擇信號解碼。另外，當型樣辨識處理器14欲同步地處理一資料串流12時，位址線A7亦可同時地撤銷啟動控制電路134及啟動型樣辨識處理器14之通用選擇接針。
儘管易於對本發明作出各種修改及替代形式，但其具體實施例已以實例方式顯示於圖示中且已詳細闡述於本文中。然而，應理解，本發明並不限定於所揭示之特定形式。相反，本發明將涵蓋歸屬於下文所附申請專利範圍所界定之本發明之精神及範疇內之所有修改、等效形式及替代方案。
10．．．系統
12．．．資料串流
14．．．型樣辨識處理器
16．．．搜尋準則
18．．．編譯器
20．．．CPU
22．．．辨識模組
24．．．彙總模組
26．．．輸出匯流排
28．．．列解碼器
30．．．特徵胞
32．．．搜尋項陣列
34．．．偵測陣列
36．．．啟動路由矩陣
37．．．輸入導體
38．．．偵測匯流排
40．．．鎖存器矩陣
42．．．彙總路由矩陣
44．．．臨限邏輯矩陣
46．．．邏輯積矩陣
48．．．邏輯和矩陣
50．．．初始化路由矩陣
51．．．輸出緩衝器
53．．．群組邏輯線
54．．．搜尋項胞
56．．．輸出導體
58．．．記憶體胞
60．．．導體
62．．．導體
63．．．特徵胞
64．．．特徵胞
66．．．特徵胞
68．．．偵測胞
70．．．記憶體胞
72．．．導體
74．．．導體
75．．．第一搜尋準則
76．．．第二搜尋準則
78．．．啟動路由胞
80．．．特徵胞
82．．．特徵胞
84．．．特徵胞
86．．．特徵胞
88．．．前置字
90．．．後置字
92．．．後置字
94．．．型樣辨識處理器叢集
96．．．資料接針
98．．．資料接針
100．．．資料接針
102．．．資料接針
104．．．資料接針
106．．．資料接針
108．．．資料接針
110．．．資料接針
112．．．位址接針
114．．．位址接針
116．．．位址接針
118．．．位址接針
120．．．寫入選通接針
122．．．讀取選通接針
124．．．晶片選擇接針
126．．．通用選擇接針
128．．．資料匯流排
130．．．命令匯流排
132．．．位址匯流排
134．．．位址解碼電路
136．．．位址選擇接針
138．．．位址選擇接針
140．．．位址選擇接針
142．．．經解碼晶片選擇接針
144．．．經解碼晶片選擇接針
146．．．經解碼晶片選擇接針
148．．．經解碼晶片選擇接針
150．．．經解碼晶片選擇接針
152．．．經解碼晶片選擇接針
154．．．經解碼晶片選擇接針
156．．．經解碼晶片選擇接針
158．．．啟用接針
160．．．反相器
圖1繪示搜尋一資料串流之系統之一實例；
圖2繪示圖1之系統中之一型樣辨識處理器之一實例；
圖3繪示圖2之型樣辨識處理器中之一搜尋項胞之一實例；
圖4及圖5繪示針對一單個字元對資料串流進行搜尋之圖3之搜尋項胞；
圖6至圖8繪示包括針對一字對資料串流進行搜尋之數個搜尋項胞之一辨識模組；
圖9繪示經組態以針對兩個字平行地搜尋資料串流之辨識模組；
圖10至圖12繪示根據規定具有相同前置字之多個字之一搜尋準則進行搜尋之辨識模組；
圖13繪示搜尋一資料串流之系統之一第二實例；
圖14繪示圖13之系統中之一型樣辨識處理器叢集之一實例；且
圖15繪示結合圖14之型樣辨識處理器叢集一起使用之控制電路及輸入匯流排之一詳細實例。
14．．．型樣辨識處理器
94．．．型樣辨識處理器叢集
96．．．資料接針
98．．．資料接針
100．．．資料接針
102．．．資料接針
104．．．資料接針
106．．．資料接針
108．．．資料接針
110．．．資料接針
112．．．位址接針
114．．．位址接針
116．．．位址接針
118．．．位址接針
120．．．寫入選通接針
122．．．讀取選通接針
124．．．晶片選擇接針
126．．．通用選擇接針
132．．．位址匯流排
134．．．位址解碼電路
136．．．位址選擇接針
138．．．位址選擇接針
140．．．位址選擇接針
142．．．經解碼晶片選擇接針
144．．．經解碼晶片選擇接針
146．．．經解碼晶片選擇接針
148．．．經解碼晶片選擇接針
150．．．經解碼晶片選擇接針
152．．．經解碼晶片選擇接針
154．．．經解碼晶片選擇接針
156．．．經解碼晶片選擇接針
158．．．啟用接針
160．．．反相器

Claims (27)

  1. 一種用於處理資料之裝置，其包括：複數個處理器，其中該複數個處理器中之每一者包括經調適以接收一晶片選擇信號之一晶片選擇接針及經調適以接收一通用選擇信號之一通用選擇接針，其中該晶片選擇信號係複數個晶片選擇信號中之一者，該複數個晶片選擇信號中之每一者經調適以啟動該複數個處理器中之一各別處理器，且該通用選擇信號經調適以同時啟動該複數個處理器。
  2. 如請求項1之裝置，其包括經調適以將該等晶片選擇信號選擇性地傳輸至該複數個處理器之該等晶片選擇接針之位址解碼電路。
  3. 如請求項2之裝置，其中該位址解碼電路經調適以在該通用選擇信號同時地啟動該複數個處理器時被撤銷啟動。
  4. 如請求項1之裝置，其中該複數個處理器中之每一者包括經調適以接收位址信號之複數個位址接針，該等位址信號經調適以規定欲由該複數個處理器中之每一者執行之功能。
  5. 如請求項1之裝置，其中該複數個處理器中之每一者包括經調適以接收位址信號之複數個位址接針，該等位址信號經調適以在一處理器內選擇一個或多個特徵胞。
  6. 如請求項1之裝置，其中該複數個處理器中之每一者包括經調適以接收位址信號之複數個位址接針，該等位址信 號經調適以在一處理器內選擇一個或多個所規定暫存器。
  7. 如請求項1之裝置，其中該複數個處理器中之每一者包括經調適以接收欲處理之資料之一資料接針，其中可由該複數個處理器同時接收該資料。
  8. 如請求項7之裝置，其中當該複數個處理器接收到該通用選擇信號時，該複數個處理器中之每一者同時處理該資料。
  9. 一種用於平行處理資料之系統，其包括：複數個處理電路，其經調適以處理資料；位址解碼電路，其經調適以經由位於該複數個處理電路之每一者處之一晶片選擇接針以個別地啟動該複數個處理電路中之每一者；一資料匯流排，其經調適以將資料傳輸至該複數個處理電路中之每一者；及一通用選擇線，其經調適以將一通用選擇信號傳輸至位於該複數個處理電路之每一者處之一通用選擇接針以供同時啟動該複數個處理電路，其中該複數個處理電路經調適以在藉由該通用選擇信號啟動時同步地處理該資料。
  10. 如請求項9之系統，其中該通用選擇線經調適以將一啟動信號傳輸至位址解碼電路。
  11. 如請求項10之系統，其中該啟動信號係該通用選擇信號之反轉。
  12. 如請求項9之系統，其中該複數個處理電路中之每一者 係經調適以根據一搜尋準則搜尋該資料之一資料型樣辨識處理器。
  13. 如請求項12之系統，其中該搜尋準則包括在一單個搜尋循環期間由該等資料型樣辨識處理器搜尋之至少一個資料序列。
  14. 如請求項12之系統，其中該資料包括由一電子裝置自一外部網路接收之封包。
  15. 一種用於處理資料之方法，其包括：當欲由複數個處理電路平行地同步處理一資料串流時，藉由位於該複數個處理電路之每一者處之一通用選擇接針所接收之一通用晶片選擇信號啟動該複數個處理電路；在該複數個處理電路處接收該資料串流；及在該等處理電路中同時地同步處理該資料串流。
  16. 如請求項15之方法，其中同時地同步處理該資料串流包括：針對由一搜尋準則規定之至少一個資料序列搜尋該資料串流。
  17. 如請求項15之方法，其中該複數個處理電路之該處理係基於經調適以指示一特定處理功能之所接收位址信號。
  18. 如請求項17之方法，其包括將自處理該資料串流所獲得之結果傳輸至一處理單元。
  19. 一種處理資料之方法，其包括：當欲由複數個處理電路中之一者處理一資料串流時，啟動位址解碼電路以傳輸一晶片選擇信號至該複數個處 理電路之每一者處之一晶片選擇接針以用於啟動該複數個處理電路中之該一者；當欲由該複數個處理電路平行地處理該資料串流時，藉由傳輸至位於該複數個處理電路之每一者處之一通用選擇接針之一通用選擇信號啟動該複數個處理電路；在所有被啟動處理電路處接收該資料串流；及在所有該等被啟動處理電路處處理該資料串流。
  20. 如請求項19之方法，其中該通用選擇信號經調適以啟動該位址解碼電路。
  21. 如請求項19之方法，其中由該控制電路基於在該位址解碼電路處接收且由該位址解碼電路解碼之位址信號來判定該晶片選擇信號。
  22. 如請求項19之方法，其中同時地處理該資料串流包括針對至少一個資料序列搜尋該資料串流。
  23. 如請求項22之方法，其包括將自處理該資料串流所獲得之結果傳輸至一處理單元。
  24. 一種用於處理資料之裝置，其包括：複數個資料處理電路；位址解碼電路，其經調適以經由一晶片選擇接針以選擇性地啟動該複數個資料處理電路中之至少一者；及一通用選擇線，其經調適以經由位於該複數個資料處理電路之每一者處之通用選擇接針而將一通用選擇信號傳輸至該複數個資料處理電路以供同時啟動該複數個資料處理電路。
  25. 如請求項24之裝置，其中該複數個資料處理電路經調適以在藉由該通用選擇信號啟動時同步地處理資料。
  26. 如請求項25之裝置，其中該複數個資料處理電路係經調適以根據一搜尋準則在一單個搜尋循環期間針對至少一個資料序列搜尋該資料之資料型樣辨識處理器。
  27. 如請求項25之裝置，其包括經調適以自該複數個資料處理電路接收經處理資料之一處理單元。
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