TWI480812B - 用於神經時間編碼、學習及辨識之方法及裝置 - Google Patents

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Description

用於神經時間編碼、學習及辨識之方法及裝置
本發明的特定實施例整體上係關於神經系統工程，且更具體地，係關於一種神經時間編碼(neural temporal coding)、學習及辨識的方法及裝置。
神經系統(neural system)中的神經元(neuron)可以使用時控鋒電位(timed spike)形式的所謂的時間碼來在時間上傳送資訊。因此，編碼及解碼的方法及學習此種時間資訊的方法是主要關注的。
具體地，希望與其他時間模式方法形成對比地辨別時間模式，而不僅僅是輸入或輸入的順序相一致。本發明所提供的方法是仿生性的/一致性的，但降低了複雜性，並能夠編碼、解碼、辨識及學習時間鋒電位訊號模式。
本發明的特定實施例提供了一種用於神經時間編碼的方法。該方法整體上包括使用相對延遲線提取(relative delay line abstraction)，該相對延遲線提取以時間延遲來對到神經元電路中的一或多個突觸(synaptic)輸入進行延遲；基於該神經元電路的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為；及按照無監督學習規則，根據該神經元電路的鋒電 位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
本發明的特定實施例提供了一種用於神經時間編碼的裝置。該裝置整體上包括：第一電路，被配置為使用相對延遲線提取，該相對延遲線提取以時間延遲來對到神經元電路中的一或多個突觸輸入進行延遲；第二電路，被配置為基於該神經元電路的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為；及第三電路，被配置為按照無監督學習規則，根據該神經元電路的鋒電位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
本發明的特定實施例提供了一種用於神經時間編碼的裝置。該裝置整體上包括：用於使用相對延遲線提取的構件，該相對延遲線提取以時間延遲來對到神經元電路中的一或多個突觸輸入進行延遲；用於基於該神經元電路的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為的構件；及用於按照無監督學習規則，根據該神經元電路的鋒電位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重的構件。
本發明的特定實施例提供了一種用於神經時間編碼的電腦程式產品。該電腦程式產品整體上包括電腦可讀取媒體，該電腦可讀取媒體包括代碼，用於使用相對延遲線提取，該相對延遲線提取以時間延遲來對到神經元電路中的 一或多個突觸輸入進行延遲；基於該神經元電路的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為；及按照無監督學習規則，根據該神經元電路的鋒電位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的方法。該方法整體上包括：將分級的多層神經網路中的每一層神經元電路連接到輸入並且連接到該多層神經網路中的另一層神經元電路；及將該多層神經網路中的第一層神經元電路與輸入模式的第一分部進行匹配，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，所連接的層對該另一層的神經元電路的發放(firing)的組合進行匹配。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的裝置。該裝置整體上包括：第一電路，被配置為將分級的多層神經網路中的每一層神經元電路連接到輸入並且連接到該多層神經網路中的另一層神經元電路；及第二電路，被配置為將該多層神經網路中的第一層神經元電路與輸入模式的第一分部進行匹配，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，所連接的層對該另一層的神經元電路的發放的組合進行匹配。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的裝置。該裝置整體上包括：用於 將分級的多層神經網路中的每一層神經元電路連接到輸入並且連接到該多層神經網路中的另一層神經元電路的構件；及用於將該多層神經網路中的第一層神經元電路與輸入模式的第一分部進行匹配的構件，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，所連接的層對該另一層的神經元電路的發放的組合進行匹配。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的電腦程式產品。該電腦程式產品整體上包括電腦可讀取媒體，該電腦可讀取媒體包括代碼，用於將分級的多層神經網路中的每一層神經元電路連接到輸入並且連接到該多層神經網路中的另一層神經元電路；及將該多層神經網路中的第一層神經元電路及輸入模式的第一分部進行匹配，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，所連接的層對該另一層的神經元電路的發放的組合進行匹配。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的方法。該方法整體上包括：經由具有相關延遲的突觸，將突觸輸入提供到神經元電路中，其中該等突觸輸入中的至少一個與該等突觸中自連接的至少一個突觸相關聯，該等突觸屬於複數個集合，及該複數個集合中的至少一個集合包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。
本發明的特定實施例提供了一種用於長且大的空間-時 間模式的神經時間編碼的裝置。該裝置整體上包括：第一電路，被配置為經由具有相關延遲的突觸，將突觸輸入提供到神經元電路中，其中該等突觸輸入中的至少一個與該等突觸中自連接的至少一個突觸相關聯，該等突觸屬於複數個集合，及該複數個集合中的至少一個集合包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的裝置。該裝置整體上包括：用於經由具有相關延遲的突觸，將突觸輸入提供到神經元電路中的構件，其中該等突觸輸入中的至少一個與該等突觸中自連接的至少一個突觸相關聯，該等突觸屬於複數個集合，及該複數個集合中的至少一個集合包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。
本發明的特定實施例提供了一種用於長且大的空間-時間模式的神經時間編碼的電腦程式產品。該電腦程式產品整體上包括電腦可讀取媒體，該電腦可讀取媒體包括代碼，用於經由具有相關延遲的突觸，將突觸輸入提供到神經元電路中，其中該等突觸輸入中的至少一個與該等突觸中自連接的至少一個突觸相關聯，該等突觸屬於複數個集合，及該複數個集合中的至少一個集合包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。
本發明的特定實施例提供了一種用於總輸入模式(general input pattern)的神經編碼的方法。該方法整體上包括：將一或多個突觸連接到具有細胞體(sorna)的神經元電路，該一或多個突觸中的每一個突觸對應於該神經元電路的一個輸入傳入，並具有權重及相對延遲；及由每一個該相對延遲引發在相應的輸入傳入及該細胞體之間的延遲，其中該一或多個突觸的一或多個集合具有與共同構成該總輸入模式之一的多個子模式相對應的延遲及輸入傳入，及該等子模式包括一致性(coincidence)、發放速率或者時間模式中的至少一個。
本發明的特定實施例提供了一種用於總輸入模式的神經編碼的裝置。該裝置整體上包括：第一電路，被配置為將一或多個突觸連接到具有細胞體的神經元電路，該一或多個突觸中的每一個突觸對應於該神經元電路的一個輸入傳入，並具有權重及相對延遲；及第二電路，被配置為由每一個該相對延遲引發在相應的輸入傳入及該細胞體之間的延遲，其中該一或多個突觸的一或多個集合具有與共同構成該總輸入模式之一的多個子模式相對應的延遲及輸入傳入，及該等子模式包括一致性、發放速率或者時間模式中的至少一個。
本發明的特定實施例提供了一種用於總輸入模式的神經編碼的裝置。該裝置整體上包括：用於將一或多個突觸連接到具有細胞體的神經元電路的構件，該一或多個突觸中的每一個突觸對應於該神經元電路的一個輸入傳入，並 具有權重及相對延遲；及用於由每一個該相對延遲引發在相應的輸入傳入及該細胞體之間的延遲的構件，其中該一或多個突觸的一或多個集合具有與共同構成該總輸入模式之一的多個子模式相對應的延遲及輸入傳入，及該等子模式包括一致性、發放速率或者時間模式中的至少一個。
本發明的特定實施例提供了一種用於總輸入模式的神經編碼的電腦程式產品。該電腦程式產品整體上包括電腦可讀取媒體，該電腦可讀取媒體包括代碼，用於將一或多個突觸連接到具有細胞體的神經元電路，該一或多個突觸中的每一個突觸對應於該神經元電路的一個輸入傳入，並具有權重及相對延遲；及由每一個該相對延遲引發在相應的輸入傳入及該細胞體之間的延遲，其中該一或多個突觸的一或多個集合具有與共同構成該總輸入模式之一的多個子模式相對應的延遲及輸入傳入，及該等子模式包括一致性、發放速率或者時間模式中的至少一個。
以下參考附圖更充分地說明本發明的多個實施例。然而，本發明可以以許多不同形式來體現，並且不應理解為局限於本發明通篇中提出的任何特定結構或功能。相反，提供此等實施例以使得本發明全面完整，並且將向本領域技藝人士充分地傳達本發明的範圍。基於本文的教導，本領域技藝人士應意識到本發明的範圍意慾覆蓋本文揭示的發明的任何實施例，不論是該實施例是獨立於本發明中 任何其他實施例而實現的還是與之相結合而實現的。例如，可以使用本文闡述的任意數量的實施例來實現裝置或實施方法。另外，本發明的範圍意慾覆蓋使用作為本文闡述的本發明的多個實施例的補充或替代的其他結構、功能或結構與功能實現的此類裝置或方法。應理解，本文揭示的發明的任何實施例皆可以由請求項的一或多個要素來體現。
本文使用詞語「示例性的」表示「充當實例、例子或舉例說明」。本文中被描述為「示例性的」任何實施例皆並非必然解釋為對於其他實施例而言是較佳的或有優勢的。
儘管本文描述了特定實施例，但此等實施例的許多變體及置換形式亦屬於本發明的範圍內。儘管提及了較佳實施例的一些益處及優點，但本發明的範圍並非意慾局限於特定益處、使用或目的。相反，本發明的實施例意慾廣泛應用於不同技術、系統組態、網路及協定，其中一些借助於實例而在附圖及針對較佳實施例的以下描述中進行說明。該詳細描述及附圖對本發明僅僅是說明性的而非限制性的，本發明的範圍由所附申請專利範圍及申請專利範圍均等物來定義。
示例性神經系統
圖1圖示根據本發明的特定實施例的具有多級神經元的示例性神經系統100。神經系統100可以包括一級神經元102，神經元102經由突觸連接網路104連接至另一級神經元106。為了簡明，圖1中僅圖示兩級神經元，儘管在 典型神經系統中可以存在更少或更多級的神經元。
如圖1所示，級102中的每一個神經元皆可以接收輸入訊號108，輸入訊號108可以由前一級的複數個神經元(圖1中未圖示)產生。訊號108可以表示級102的神經元的輸入電流。可以在神經元膜上積蓄此電流以對膜電位進行充電。當膜電位達到膜電位閾值時，神經元可以發放(fire)並產生要傳遞到下一級神經元(例如，級106)的輸出鋒電位。
如圖1所示，可以經由突觸連接網路(或者簡稱為「突觸」)104來實現鋒電位從一級神經元到另一級神經元的傳遞。突觸104可以從級102的神經元接收輸出訊號(即，鋒電位)，根據可調節的突觸權重、……、(其中P 是在級102與106的神經元之間的突觸連接的總數)來對彼等訊號進行縮放，並將縮放後的訊號組合為級106中每一個神經元的輸入訊號。級106中的每一個神經元皆可以根據相應的組合輸入訊號產生輸出鋒電位110。隨後可以使用另一突觸連接網路(圖1中未圖示)將輸出鋒電位110傳遞到另一級神經元。
神經系統100可以由電路來類比並可以用於大範圍的應用中，諸如圖像及模式辨識、機器學習及電機控制之類。神經系統100中的每一個神經元皆可以實現為神經元電路。例如，被充電至閾值從而發起輸出鋒電位的神經元膜可以實現為電容器，該電容器對流過電容器的電流進行積分。
在一個實施例中，可以去掉作為神經元電路的電流積分裝置的電容器，並可以在電容器位置處使用較小的憶阻器元件。此方案可以應用於神經元電路中以及將大體積電容器用作電流積分器的各種其他應用中。另外，可以基於憶阻器元件來實現每一個突觸104，其中突觸權重的改變可以與憶阻器的電阻的改變相關。使用奈米特徵尺寸的憶阻器，可以充分減小神經元電路及突觸的面積，此可以使得超大規模神經系統硬體實現的實施切實可行。
神經時間模式編碼、學習及辨識的方法
由於神經系統100的神經元電路可以使用時控鋒電位形式的所謂的時間編碼來在時間上傳送資訊，因此編碼及解碼的方法及學習此種時間資訊的方法是主要關注的。本發明的特定實施例揭示用於辨別時間模式的方法，並且與其他「時間模式」方法形成對比的是，不僅僅是輸入或輸入順序的一致性。此外，本發明提出了切實可行的方法，該等方法是仿生的/一致的，但降低了複雜性，並能夠編碼、解碼、辨識及學習時間鋒電位訊號模式。
本發明中提出的系統可以包括圖2中所圖示的彼此依賴的特徵的組合。通常，系統200可以圍繞學習方面(例如，赫布型學習(Hebbian learning))及執行方面(動態鋒電位形成模型)。可以由樹突延遲線方面來決定鋒電位形成模型的相關輸入時序，該樹突延遲線方面會受突觸週轉及其他方面的影響。該學習可以決定突觸權重以及對其他方面的影響，並且該學習會受到調節(標準化)、對準、退 火以及其他方面的影響。在本發明中解釋了此等方面中的每一個，連同與其他方面的關係及此等方面重要性、參數及優點。
相對延遲及樹突延遲線
本發明中提出了一種方法，其中可以根據在突觸的輸入之間的相對延遲、在突觸的輸入與參考輸入之間的相對延遲或者二者來決定神經元的行為。圖3中圖示時間編碼模型的基本實施例。來自神經元302、304、306、308(即，輸入神經元)的鋒電位輸出的空間-時間模式可以組成神經元310(即，輸出神經元)的鋒電位輸入。每一個輸入神經元皆可以經由神經元310的一或多個樹突上的一或多個突觸連接到神經元310。每一個突觸皆可以具有相關的延遲，延遲表徵來自輸入神經元的鋒電位在到達神經元310的細胞體(soma)之前所經歷的時間延遲，如圖3針對用於連接神經元304與神經元310的突觸312所圖示的。如圖3中所圖示，該等輸入在延遲與合併(integration)之前可以經歷縮放。可替換地，該等輸入在為了減少大規模神經網路中的處理而進行的縮放之前可以經歷延遲。
使用此方法，神經元可以辨識輸入神經元的輸出中的空間-時間模式(在輸入神經元意義上是空間、在鋒電位之間的相對鋒電位時序或者時間差意義上是時間)。此如圖4中所圖示，其中輸入神經元402、404、406、408可以在不同時間形成鋒電位。然而，因為在樹突中的延遲，來自輸入神經元的訊號可以以在時間上對準的方式到達輸出 神經元x 的細胞體。從而，輸出神經元x 在時間t 的輸入可以被表示為輸入神經元的經延遲的輸出的函數，即： 其中j 是突觸索引，i j 是突觸j 連接的輸入神經元，n j 是以△t 為單位的突觸延遲，v i (t )是輸入神經元i 的輸出，w j 是突觸權重。在等式(1)中，突觸延遲表示藉以提取總延遲的延遲。該總延遲可以歸因於由於數位到類比的延遲(即，用於從動作電位(AP)到突觸後電位(PSP)的轉換的時間)、樹突延遲(即，用於PSP到達細胞體的被動傳播時間)或者其他延遲(例如，由於經由不同的神經元層或數量的路徑所造成的軸突延遲或網路架構延遲)所造成的一或多個實際突觸延遲(的組合)。
圖4中將神經元402、404、406、408的發放的實際時序標記為410。由於與突觸對應的特定延遲(由時間延遲解析度△t 的倍數表示)，一旦處理了相對延遲，延遲後的輸入時序可以對準或者不對準(如圖4中標記為412)。從圖4中可以觀察到，一些突觸與過長的延遲(例如，具有延遲414的突觸)或過短的延遲(例如，具有延遲416的突觸)相關聯，從而不能與其他突觸的延遲相一致。在一個實施例中，可以從所辨識的模式中丟棄此等短或長的延遲或者不將此等短或長的延遲增加至所辨識的模式中，而同時可以保留或增加導致了一致的經延遲鋒電位的延遲以對應所辨識的圖形。
在本發明的較佳實施例中，可以利用整數毫秒的離散時間延遲(即，時間延遲解析度△t =1 ms的倍數的延遲)。然而，通常，可以使用任何離散或連續的解析度。在離散模型中，延遲可以由整數n xi 來表示，其中x 是輸入神經元(例如，圖4中的神經元402)，且i 是該輸入神經元的突觸索引，因為對每一個輸入可以存在一或多個突觸。
可以經實驗測量或報告鋒電位時序依賴型可塑性(STDP)的證據。在圖5中以長期增強(LTP)的曲線502及長期抑制(LTD)的曲線504圖示此種學習關係的典型圖示。典型地，x軸表示輸入與輸出之間的時間差(對於曲線502是有因果關係的，對於曲線504是沒有因果關係的)。應注意，所提出的方法可以引起樹突中的延遲。因此，可以在學習曲線中將x軸認為是神經元發放與重新對準的輸入之間的延遲。在本發明中，可以將△T 定義為神經元發放時間減去給定輸入到達神經元細胞體的時間。此應區別於訊號經歷延遲線從突觸到細胞體所花費的時間(n j ．△t )。
此外，可以提出反映對時間差的可變靈敏度的各種變體，以及純粹地增強或去加重關係、對關係進行縮放及改變。應注意，整體上，因果及非因果關係方向上的水平擴展並非必然相同。類似地，正負峰值量可以不同，以對學習進行不同等地加重/去加重。圖6圖示根據本發明的特定實施例的對時間差的靈敏度中的變化的實例602、604。圖7圖示根據本發明的特定實施例的純粹增強的實例702及 純粹去加重的實例704。
對空間-時間模式匹配的控制
為了使神經元能夠辨識給定持續時間的時間鋒電位模式，一組突觸可以需要具有非零(或不可忽略)的權重，且具有對應於模式持續時間的一個樹突延遲跨度。因此，幾個因素會涉及到對可分辨的模式持續時間(時間訊窗跨度)、大小(訊窗中的鋒電位)及可分辨的時序精度的決定。根據本發明的特定實施例，此等因素可以包括以下的至少一個：樹突長度(最大延遲)、隔室記憶(compartment memory)(樹突或細胞體中的膜的時間常數)、突觸前的膜反應性(突觸前濾波效應的時間常數；決定AP寬度)、突觸傳導性的時間常數或者樹突內的函數運算(例如，邏輯「或(OR)」對比於邏輯「與(AND)」)。
應注意，較長的時間常數可以減小時間解析度，因為膜的低通濾波效應可以減小在不同延遲的鋒電位回應的差別，但會允許考慮較長的模式。換言之，可以用不同時間比例來配置不同神經元，或者可以改變一個給定神經元的時間比例，或者不同神經元陣列可以在不同(有可能重疊)的時間比例上工作。此外，可以由以下因素來限制可分辨模式的複雜性(除了持續時間以外的)：突觸的數量(給定相同的權重、閾值)、權重分佈(給定相同的閾值、突觸數量)、閾值(及相對休眠位準(resting level))(給定相同的突觸數量、權重)。
根據本發明的特定實施例，平衡是重要的，因為在給定 了以上的一或多個中的限制的情況下，一個模式對於神經元會具有過少的鋒電位以至於不能進行發放(橫跨閾值)，或者對於單個神經元會具有過多的鋒電位，以至於不能從多個變體中辨別出一個特定模式。在圖8中演示了此等實施例，圖8包括每一個突觸的權重。
為了超過發放閾值802，會需要合併的一致性輸入以超過該閾值(相對於休眠電位)。圖8中圖示突觸的權重、閾值及數量的貢獻。在804的情況下，存在過少的一致性突觸(或者過少的權重，或閾值804可能過高)。在806的情況下，會與之相反。僅在808的情況下，匹配是極佳的。根據情境或雜訊級，806的情況可以被認為是或者鬆弛(冗餘)的或者穩健的，此取決於觀點(perspective)。類似地，808的情況可以被認為是極佳的(準確或高效的)或者靈敏的(脆弱的、非穩健的)。
應注意，對於給定的發放，可以由具有一致性延遲(不僅僅是相對於彼此的延遲，而是相對於與其他輸入的組合的延遲)的突觸的整體及突觸權重來決定單個輸入神經元的總貢獻。若針對彼等突觸的輸入神經元間的整體的一致性輸入低於閾值，則發放就不會進行。若針對彼等突觸的輸入神經元間的整體的一致性輸入高於閾值，則發放就可以進行。此會是成問題的，因為若如圖8中的情況806所圖示的，則對於發放而言，可能無需模式810的一些部分，諸如輸入a 的模式(即，模式812)。
用於解決此問題的方法可以包括神經元調節，即，在數 量、權重、發放頻率方面或其他方面，控制或標準化有貢獻的輸入的總貢獻。
突觸週轉
根據本發明的特定實施例，突觸週轉對於解決上述的問題亦是重要的。實際上，若突觸的數量或者權重受限(或二者皆受限)，則會需要突觸週轉來解決以上的問題。突觸週轉可以包括將突觸資源重用(reuse)於不同的時間延遲或不同的輸入。此在資源有限或者連接有限的情況下是至關重要的。
由於突觸在樹突上的位置會隱含地編碼鋒電位時序，因此，若特定的突觸位置(因此的相對潛伏時間)由特定輸入a 佔據，則在同一樹突上的不同輸入b 就不能使用相同的樹突潛伏時間。但是，若輸入b 要使用相同的相對潛伏時間，則輸入b 就需要利用在不同樹突上的突觸(且匹配相對潛伏時間)。結果，需要節省用於表示特定鋒電位模式的突觸的數量以及在重用突觸時的相關效率(相對潛伏時間)，該重用的突觸與該特定輸入具有低相關性或不相關，以使得可以由其他輸入來使用相同的潛伏時間。在本發明中所使用的模型中，可以提取出樹突，以至於採用此方式時不存在限制。然而，會有動機來限制突觸的總數量並重用資源。此會涉及硬體或軟體資源以及神經元調節。
圖9中圖示在系統的情境下的突觸週轉實施例。應注意，在該模型的其他實施例的一次或多次反覆運算之間可以週期性地高效地執行突觸週轉的程序(不是動態鋒電位 形成模型或者延遲線解析度的每個時間步長)。如圖9所圖示的，可以假設，用具有隨機延遲的隨機輸入上的隨機或一致的權重來初始化圖9中的神經元x 。隨著該模型被反覆運算，學習機制會傾向於增加一些權重或減小其他權重。在所提出的模型中，無論是採用學習曲線還是採用赫布型規則，此皆會趨向於促使權重趨於零或權重最大值(或者一些標準化的最大值)。然而，此並非是普遍的情況。具有接近於零的權重的突觸(使用了低閾值)可以由突觸週轉重複利用，從而獲得以下的至少一個：新的延遲、新的輸入或者新的權重。此等中的每一個皆可以是隨機地或者決定性地決定的，並可以是受限的(例如，每個輸入的突觸數量，或者權重值的範圍)。於是，系統可以繼續對包括學習的其他實施例進行反覆運算，並且權重可以進一步適應調整。
應注意，通常，可以允許新的突觸有「試用期(trial-period)」，在試用期中，即使是新的突觸權重下降到低於閾值亦不重複使用新的突觸。
在對該學習方法進行反覆運算後，權重可以衰減或增長。若突觸的數量受限(對此而言是存在動機的)，且權重受限(對此而言同樣存在動機-用於神經元調節)，則模式辨識能力就會受到限制，除非重用一些更低的(或相對而言可忽略的)權重突觸。突觸週轉可以包括以不同延遲及/或權重及/或連接(不同輸入神經元)來重配置突觸。藉由如此，神經元的突觸模式可以朝向用於特定輸入模式 的臨界程度(critical mass)發展(即，需要特定數量的突觸來對應於在該模式中的特定數量的鋒電位)。於是，若對週轉及反覆運算的此順序進行重複，則就可以逐步地學習權重，以改進對模式的匹配。
自舉型(Bootstrapping) 神經元學習
應注意，使用STDP或者其他赫布型學習機制，學習會需要發放。不進行發放的神經元不會學習。本發明中提出了特定方法來幫助確保在不以其他方式限制神經網路的情況下，高效地開始學習。藉由配置以下的至少一個來確保神經元發放：大權重、大量的突觸、較長的時間常數、低閾值(高相對休眠狀態)、最初較少的抑制或者較大的輸入雜訊。
因此，在一個實施例中，對於要開始發放的神經元，可以在神經元的輸入處使用振盪。在另一個實施例中，可以將與神經元相關聯的突觸權重設定的較高。在再另一個實施例中，可以將突觸的數量設定的較高。圖10圖示實例1000，實例1000有關於最初更易激發的神經元如何可以更快得多地學習，因為神經元發放更多，從而使得神經元權重被更快地調整。例如，在實例1000中，神經元1002可以很少發放。與時間模式辨識器相比，此神經元更適合充當鋒電位元數目器。由於神經元很少發放，神經元就很少有機會來學習用於時間編碼的權重。類似地，神經元1004可以看上去僅是具有較少鋒電位(例如四個鋒電位)的鋒電位元數目器。神經元1004可以適應調整，但此會 是緩慢的程序，因為神經元每四個鋒電位模式才發放一次。
相對照地，神經元1006、1008可以最初非常迅速地發放，且未顯露出能夠辨識時間模式。然而，正好相反。因為此等神經元可以非常頻繁地發放，因此神經元的權重可以迅速適應調整，並且根據歷史，可以鎖定在不同模式上，如圖10所圖示。隨著權重適應調整，發放速率可以減緩，並鎖定在特定的時間訊窗/延遲上。若此程序平滑地進行，則此等神經元可以比緩慢發放的神經元好/快得多地學習時間編碼。於是，當彼等模式稍後重新出現時，此等神經元就可以很好地回應，以匹配不同的模式或模式的不同部分。
對於此方案可以有進一步的時間益處。神經元可以最初以高速率發放，導致橫跨多個寬時間訊窗的側抑制(lateral inhibition)。隨後，神經元可以開始多樣化，此取決於不同的輸入組合及神經元調節。其後，神經元可以開始減慢神經元發放速率，並從而可以變得對於更精細的延遲及學習延遲偏移更為敏感。在一個實施例中，神經元可以在多個偏移時間上發放，並且側抑制可以在多個時間延遲上減小。現在，具有相似但不同模式的神經元可以增大發放速率並提高多樣化。
在活動級別之間的躍遷對於多樣化會是至關重要的。此是因為緩慢發放的神經元可以減小神經元對其他神經元的抑制效果。此外，受到較少抑制的神經元可以增大神經 元發放速率及抑制效果。根據以上內容，活動級別可以影響時間學習能力，所以在結合變化的發放速率的情況下，學習可以以組合式探查(combinatorial exploration)的高效分散式方式進行，並且在一系列階段中在從低到高的時間靈敏度之間變化，直至收斂。在一個實施例中，網路的記憶能力(memory capability)可以取決於抑制以及連線性及各個神經元方面，並可以在高效的分散式多階段程序中進行。
模擬退火
藉由基於發放計數(活動的歷史)減小權重調整的速率，可以「冷卻」神經元的學習速率，以使得一旦學習了一種模式，神經元就可以凍結。由於上述的情況，此在時間編碼中會是尤其有用的。例如，STDP或其他規則的使用會傾向於試圖偏移強制回應訊窗，直到訊窗重疊並從而會是冗餘的。若權重「冷卻」，就可以避免此情況。
最後，應注意，儘管完全合併(integrative)(邏輯「與(AND)」)對於樹突處理不是至關重要的，但對於時間系統的運行而言，應在閾值以上有某種相加的組件。換言之，有可能將樹突單獨類比為邏輯「或(OR)」運算，只要在多個樹突間或在細胞體處有合併元件即可。
圖11圖示根據本發明的特定實施例的可以由神經網路的神經元電路執行用於神經時間編碼的示例性操作1100。在1102處，可以使用相對延遲線提取，該相對延遲線提取可以以時間延遲來對到神經元電路的一或多個突 觸輸入進行延遲。在1104處，可以應用動態鋒電位形成模型，基於神經元電路的經加權及延遲的突觸輸入來決定神經元電路的鋒電位形成行為。在1106處，可以按照無監督學習規則(unsupervised learning rule)，根據該神經元電路的鋒電位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
在本發明的一個實施例中，為了導致神經元電路的初始發放速率，可以控制以下的至少一個：權重、與神經元電路相關聯的突觸數量、突觸的時間常數、神經元電路的發放閾值、神經元電路的抑制程度或者與神經元電路相關聯的雜訊。此外，可以由該無監督學習規則應用模擬退火來進行權重的該調整。
在本發明的一個實施例中，可以選擇與神經元電路相關聯的可重用突觸，並可以修改可重用突觸的權重、延遲或傳入(afferent)中的至少一個。對可重用突觸的選擇可以基於：該無監督學習規則將該可重用突觸的權重減小到低於閾值的值。此外，對可重用突觸的選擇可以以該等突觸被重用後所經過的時間為條件的。
大或長的空間-時間模式的神經編碼的方法
所提出的時間模式方法可以用於設計具有與模式的給定持續時間及尺寸(輸入的數量)進行時間模式匹配的能力的神經元。然而，會更進一步希望匹配更大的模式。圖12圖示指示輸入(鋒電位)的條的圖1200。鋒電位的垂直位置指示輸入索引或空間尺寸，其中水平方向表示時 間。如圖12所圖示，可以存在三個模式匹配神經元，x 、y 及z ，該等神經元能夠辨識由相應框1202、1204、1206指示的總模式的多個空間-時間部分。每一個模式匹配神經元可以考慮在不同的空間-時間訊框處的輸入，該不同的空間-時間訊框可以交疊。
本發明提出一種有關於在整個模式出現時如何對整個模式進行辨識的解決方案。該解決方案會需要被高效地執行(即，沒有過多的神經元層)。此外，所提出的解決方案能夠避免對包含了相對於預期模式而言被重排序或互換的部分的模式進行錯誤辨識。
在上述的空間可分辨能力(所考慮的輸入神經元或突觸的數量)或時間模式可分辨能力(例如，精度或訊窗)方面，單個的神經元可以具有有限的(或受控的)能力。然而，使用多個神經元或多層神經元可以實現更長的時間模式或更大的空間模式(或者二者)的學習及辨識。
用於編碼更長及更大的空間-時間模式的網路
在圖12所圖示的實例1200中，若神經元x 、y 及z 全部發放，就可以匹配該完整模式的大部分。然而，在空間-時間構架中，此舉會需要不僅在空間上對輸出進行合併，而且要在時間上對神經元進行合併。由此，下一層神經元i 可以具有一致性的延遲，如圖13中所圖示的。在圖13中，圖示三個層1302、1304、1306，輸入在層1302處，小模式神經元x 、y 及z 在層1304處，及長/大模式神經元i 在層1306處。從圖13中可以觀察到，層1304及1306 二者的輸出可以構成空間-時間模式。層1306的神經元i 可以包括用於與x 、y 及z 神經元鋒電位模式進行匹配的突觸的權重及延遲。在圖13所圖示的實例中，神經元i 可以將(x/z 的或y 的)相鄰時間訊窗上的結果進行合併，但此僅僅是一個實例，因為可以將此結構性構件塊裝配到分層網路架構中，在該分層網路架構中，後續的層甚至對更長或更大的空間時間模式進行編碼/解碼/回應。
然而，可以不必增加越來越多的層以辨識/解碼越來越長的時間模式，因為可以如上所述地控制單個神經元的時間訊窗(並且從而可以控制網路時間訊窗)。
可縮放的空間-時間網路解決方案
此外，結合軸突延遲或網路架構(不同路徑)延遲，亦可以用很少的層來匹配較長的模式。此可以在圖14中圖示證明。層1404的神經元w 、x 、y 及z 可以辨識層1402的傳入中的空間-時間模式的子模式。在層1406中指示了層1404的發放時間(動作電位(AP)發生時間)。然而，AP沿著AP各自的軸突傳播並到達在層1410中的神經元i 上的突觸會花費一些時間。此外，根據軸突電纜的特性(長度、電導率、膜電導率等)，此會根據神經元而花費不同的時間量。在此情況下，與神經元w 相比，神經元x 、y 及z 可以具有從細胞體到在與神經元i 的突觸接點處的突觸前點的更長的軸突距離(或者更慢的速度(更薄的髓磷脂(myelin))，或更大的躍程網路路徑)。在層1408中圖示在突觸前點處的AP時序。在該點處的時序可以在神經 元i 能夠分辨的時間訊窗1412內(即，該點在時間上要比在該點原點處近得多)。神經元i 可以辨識此模式且由此辨識層1402的該整個模式，並且神經元i 可以相應地發放。有效的是，軸突延遲已經將任意長的模式的模式辨識壓縮到一個訊窗中，以便神經元i 進行辨識。
縮放時間模式能力的另一個方法可以用遞迴型(recurrent)連接或者自遞迴型(self-recurrent)連接來實現。可以連接一個神經元或複數個神經元，以使得可以將部分模式匹配饋入神經元中，該神經元結合較早的部分來匹配該模式的隨後部分，如圖15所圖示的。
可以以幾種方式來擴展此概念。在本發明的一個實施例中，可以增加神經元以學習更長的模式。在另一個實施例中，神經元可以編譯多個相鄰或不相鄰的模式部分。在再另一個實施例中，神經元可以以不同精度或普遍性來辨識該模式的不同部分，或者根據該模式的某個部分的關鍵性或在該模式的該部分中的輸入的可變性(在空間或者時間上)而具有不同的靈敏度。
應注意，在生物學上，用於突觸前神經元的軸突延遲通常被特徵為對於該神經元的所有突觸是相等的(即，共同的軸突延遲)。儘管此對於上述的對準/壓縮會是有用的機制，但本發明提出的方法並不嚴格要求此種情況，因為可以提取出多個延遲處理方面。從運算的觀點來看，無論是到具有不同樹突延遲的下一層神經元的第一神經元輸入，還是具有精確相同的處理但到下一層神經元有不同軸 突延遲輸入的兩個神經元，皆可以模擬等效的延遲表示。
超可縮放/遞迴型時間模式編碼
此外，可以使用單個神經元來實現甚至更長的時間模式匹配。應注意，單個神經元可以被配置為辨識多個模式。此是可能的，因為根據輸入模式(部分)，不同的突觸可以是一致性的。在圖16中，圖示來自相同的四個輸入神經元1602、1604、1606、1608的模式的兩個部分。應注意，對於第一部分(一半)，一些延遲可以導致一致性的對準，而其他延遲則不能。然而，可以是其他延遲(突觸)在該模式的第二部分(一半)中對準。若突觸的權重(及數量)使得神經元1610在辨識出該模式的第一部分時發放，則此就可以被回饋回神經元自身(同樣具有延遲),並用於匹配該模式的第二部分。當然，可以將此推廣到模式的任何長度。因此，該單一的遞迴型神經元1610可以辨識長模式及/或大空間模式。
除了具有用以編碼此類更大或更長的時間模式的機制以外，進一步提出了網路學習方法，該網路學習方法可以在多個神經元之間高效地分割時間模式編碼的任務。
用於學習空間-時間模式時的分化(differentiation) 的方法
可以用不同神經元來辨識不同模式。在無監督訓練中，會希望神經元自主地學習/選擇不同的模式。然而，如通常所表示的，鋒電位時序依賴型可塑性(STDP)可以使神經元避免分化。此在將各個神經元用於不同部分來學習更長 的模式時亦是重要的。若(在各個部分之間)不存在分化，則就可以避免總模式一致性(匹配/學習)。
STDP會是成問題的原因是因為，STDP會導致時間偏移，以至於無論一個神經元開始學習一個模式的哪個部分，該神經元皆會朝向該模式的最早部分偏移。可以提出幾個方法來解決此問題，諸如分裂型標準化(divisive normalization)(輸出抑制)或者側抑制(即勝者全得)。
借助於在時間模式之間引入爭用，支援在不同時間發放的神經元，並由此潛在地擴展模式覆蓋範圍，側抑制或勝者全得可以改善多樣化。可以在圖17中注意到側抑制的該影響。圖1702、1704分別表示在具有及不具有側抑制的情況下每一個神經元處的權重的適應調整。
與觀察到的STDP效果相一致，權重可以趨向於極點(雙極權重)，或者增長到最大值，或者收縮到接近零。在圖1702中，在不具有側抑制的情況下，所有神經元可以學習相同的模式(效率低且有限的)。在圖1704中，在具有側抑制的情況下，神經元1706、1708可以學習模式的不同部分，而神經元1710、1712可以保持不使用(自由記憶(free memory))。
圖18圖示根據本發明的特定實施例的可以在多層神經網路處執行的用於長及大的空間-時間模式的神經時間編碼的示例性操作1800。在1802處，可以將分級的多層神經網路中的每一層神經元電路連接到輸入並且連接到該多層神經網路中的另一層神經元電路。在1804處，可以 將該多層神經網路中的第一層神經元電路與輸入模式的第一分部(subsection)進行匹配，作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，所連接的層可以對另一層的神經元電路的發放的組合進行匹配。在一個實施例中，輸入模式的另一個分部可以與該輸入模式的此個分部相連續。
根據本發明的特定實施例，該第一層可以包括遞迴型神經元電路的網路，該遞迴型神經元電路的網路由在時間編碼中保持記憶的輸入模式的該第一分部藉由重放同多步(polychronous)發放波(firing wave)激發。該多層神經網路的遞迴型神經元電路的另一個網路可以由該輸入模式的第二分部與同多步發放波的組合來激發。在本發明的一個實施例中，在該分級的多層神經網路的層之間的軸突延遲可以延遲對匹配該輸入模式的第一部分的回應，以使得該回應落入與該輸入模式的第二部分相對應的時間訊窗內。
圖19圖示根據本發明的特定實施例的可以在神經網路的神經元電路處執行的用於長及大的空間-時間模式的神經時間編碼的示例性操作1900。在1902處，可以經由具有相關延遲的突觸將突觸輸入提供到神經元電路中，其中該等突觸輸入中的至少一個與該等突觸中自連接的至少一個突觸相關聯，該等突觸屬於複數個集合，及該複數個集合中的至少一個集合包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。
根據本發明的特定實施例，該複數個集合中的至少一個其他集合可以包括另一個延遲組合，用以匹配該模式的第二部分與至少一個自連接的突觸，並且該自連接的至少一個突觸具有延遲，以將模式的該第一部分與匹配該另一個延遲組合的模式的該第二部分相關聯。在一個實施例中，與該自連接的至少一個突觸相關聯的軸突延遲可以延遲對匹配模式的該第一部分的回應，以使得該回應可以落入與模式的該第二部分相對應的時間訊窗內。
通用化的神經編碼及學習的方法：時間及速率編碼
傳統上，已經建立了神經通訊的理論，以便在神經元的發放(鋒電位形成)速率中將神經通訊進行編碼。然而，提出了鋒電位時序的重要性，以使得可以在鋒電位的時間一致性中對通訊進行編碼。此外，提出了鋒電位時序中的時間模式可以對資訊進行編碼，並提出了一種方法，藉由該方法，可以採用生物學上似乎可能的方式完成此等時間模式的解碼及學習。在本發明中，進一步提出了單個模型如何能夠依據從發放(鋒電位)速率至對鋒電位時間模式的鋒電位一致性來編碼/解碼資訊編碼方案的譜，以及此模型如何可以橫跨此譜動態地適應調整解碼方法，或者甚至同時地、通用地工作在多個編碼形式上。此外，提出了切實可行的方法，該等方法是仿生的/一致的，但降低了運算複雜性。
通用神經編碼-一致性、時間及發放速率組合-碼的譜
本發明中所提出的方法一個關鍵性優點在於，在發放速 率、鋒電位時序一致性或者鋒電位空間-時間模式中所編碼的資訊皆可以由相同的神經元模型來解碼。在示例性情況下，可以考慮具有來自神經元a 到d 的傳入(輸入)的神經元x ，如圖20所圖示的。此外，可以假設：可以按照一致性、時間模式或者發放速率(或發放速率組合)的形式來對到神經元x 的彼等傳入輸入資訊進行編碼。圖20圖示對此類形式進行解碼的三個代表性實例2002、2004、2006，其中可以有由△t 指示的任意時間解析度，並且各個連接延遲可以由連接延遲倍數來指示(即，延遲n Ai 是整數)。
實際輸入鋒電位時間可以由與到該輸入的一或多個連接相關聯的一或多個延遲來進行延遲。可以將到達大致與神經元x 的時間常數相對應的時間訊窗(合併訊窗(integrative window))中的經延遲的輸入進行組合，潛在地對神經元進行去極化，並從而導致輸出鋒電位(潛在地在延遲之後，此取決於神經元的去極化或活動程度或可激發性)。
可以用相等(即，n ai =n bi )或足夠接近以使得結果得到的經延遲的鋒電位可落入神經元x 的合併訊窗內的任何延遲，來對輸入鋒電位時序的一致性進行解碼(圖20中的實例2002)，從而使得一致性的經延遲的傳入的組合(合併)可以超過閾值，以使得神經元x 以傳達與該輸入一致性相關聯的非零互資訊的時序進行發放。換言之，神經元x 發放的事實及神經元x 的輸出鋒電位的時序可以傳達與 輸入的一致性有關的資訊。若神經元x 不進行發放，則此可以傳達與輸入一致性的不足或缺乏有關的資訊。
神經元可以包括到傳入的多個連接及與此等連接相關聯的不同延遲，如圖20中用於傳入b 的實例2002所示。應注意，可以不要求所有此類延遲皆彼此對應(例如，圖20中的延遲n b 1 )。此外，如圖20中的實例2004所示，若相等的延遲的數量不足，則在延遲後就沒有一樣多的一致性的實際鋒電位可以對準，並且從而會導致神經元x 不進行發放(或者導致神經元x 在一不同時間發放，例如，稍後發放)。
此外，若不同地配置延遲，則神經元x 可能無法辨識輸入中的一致性(見圖21中的實例2102)。換言之，神經元可以被配置為辨識(一接觸到就發放)或無法辨識輸入的一致性。為了識別幾個延遲(但不是全部延遲)是不同的事實，彼等延遲由「’」號指示(例如，圖21中的延遲n b1’ )。
可以用具有與在時間模式中的鋒電位之間的時間差相對應的相對差的延遲分佈圖(profile)來對輸入鋒電位時序的時間模式(例如，圖20中的實例2004)進行解碼。具體地，給定時序解析度△t ，對於在相對於時間參考t ref 的時間t A 到達的傳入A ，可以存在至少一個延遲n Ai ，即，
應注意，該參考時間可以代表參考傳入(例如，傳入a )或者不同於傳入的絕對時間參考或者相對時間參考(例 如，振盪)，並且時序t A 可以是相一致地相對或絕對的。
此一個觀點可以是：時間延遲可以高效地將延遲模式轉換為一致性，其中該一致性被如上所述地解碼。若不存在足夠數量的必需延遲(圖20-21中的延遲的「’」號標記指示了延遲是不同的)，經延遲的鋒電位就會在時間上更為分散而不是對準(見圖22中的實例2202)。此可能會導致神經元x 不進行發放(或者導致神經元x 在不同時間發放，例如，稍後發放)。此與沒有提供必需的模式作為輸入的情況(見圖22中的實例2204)不同，在沒有提供必需的模式作為輸入的情況中，類似的結果會出現(不發放)，但此是因為神經元沒有被配置為辨識該模式。
會再次注意，可以不要求所有此等延遲皆對應於時間模式，例如，如圖20中的實例2004或者圖22中的實例2206中的延遲n b2 。實際上，神經元可以具有比對應延遲多很多的對輸入的非對應延遲，並且仍能夠在非常大量的可能輸入中辨別出預期的時間模式。若存在M 個傳入，可分辨的時間解析度可以是△t ，且延遲範圍可以在△t 與T 之間，則在每個傳入具有一個鋒電位的情況下的可能輸入時間模式的數量可以為：
在每個傳入具有任意數量的鋒電位的情況下的可能輸入時間模式的數量可以為：
顯然，可能模式的數量可以增長得非常大，即使是對於相對小數量的傳入及延遲範圍。因此，若單個神經元具有與例如兩個時間模式相對應的延遲，則辨識第三個非預期的模式的概率幾乎為零的小(即，1/(C 1 -2))，並可以與作為多個目標延遲模式的混合的一個時間模式相關聯。換言之，可以高效地對多個輸入模式實現邏輯「或(OR)」運算，如圖23所圖示(模式C可以是模式A及B的混合)。如有必要，此種非目標模式可以被具有抑制的架構或者被獨立的神經元所拒絕，以便辨別該等模式，或者可以將延遲編組到「樹突分支」中，以便可以在該等分支內但並非橫跨多個分支來對與特定模式相對應的延遲超線性地求和。用以實現此目的的另一種方式可以是，按神經元x的樹突分支來應用發放閾值。亦應注意，可以無需將連接的數量加倍來匹配兩個不同模式，此是因為可以重用至少一個延遲(例如，見圖23中的延遲n c1 )。
可以進一步注意到，儘管在圖23中將模式A及B圖示為時間模式，但沒有理由模式A及B中之一個或者二者不能夠部分地及全部地為一致性模式(具有相等的延遲)。換言之，單個神經元可以被配置為辨識時間模式與一致性的混合。
本發明中進一步提出了，若每個輸入(傳入)提供兩個或兩個以上延遲，則亦可以用以下方法來對輸入的發放 (鋒電位)速率進行解碼(圖20中的實例2002)，其中延遲可以對應於傳入的鋒電位間的間隔(用於傳入A 的目標輸入發放速率f A 的倒數)，即：
由於可以將單個輸入的鋒電位重對準到合併訊窗中，因此神經元x 可以對發放速率進行解碼，當一致性的經延遲的輸入的組合(合併)超過閾值時進行發放。類似於一致性及時間模式的匹配，如圖24所圖示，可以不需要所有延遲皆必須彼此對應(例如，圖24中的實例2402及圖20中的實例2006中的延遲n d2 )。此外，會希望使得來自一個輸入的鋒電位的到對準的延遲亦可以產生未對準的多餘的補充的經延遲的鋒電位(例如，應用於圖24中來自傳入a 的第二輸入鋒電位的延遲n a1 )，但此等鋒電位可以是低於閾值的(sub-threshld)，並從而不會破壞模式匹配效能。
此外，在給定了辨別閾值的情況下，與不同於提交給神經元的速率相對應的延遲可以不導致發放(即，將圖24中的實例2402、2404中提交相同的模式的情況與不同延遲的情況進行比較；及將實例2406中的提交一個不同模式的情況與相同延遲配置的情況進行比較)。例如，在圖24中，可以將閾值配置為6，以使得當實例2402中所示的發放速率組合(目標發放速率組合)出現而非其他情況時，神經元x 的發放可以進行。
圖25圖示實例2500，其中可以針對到神經元x 的傳入a 提交兩個不同發放速率，其中以傳入a 的相同延遲對來配置神經元x 。可以針對目標速率A來配置該延遲對，即，使得原始鋒電位的圖像接近一致。
圖26圖示實例2600，實例2600涉及的是每個傳入的兩個延遲(在用於傳入a 及b 的情況中)如何可以被用於對準原始鋒電位的圖像。藉由將神經元x 的閾值設定為與一致性的圖像的數量(例如，圖26中的兩個)相對應的級別，可以匹配單個傳入的發放速率。然而，當試圖匹配速率的組合時(來自A的一個速率及來自B的一個速率)，若每個傳入僅使用了一對延遲，則基於傳入發放速率序列的對準，在來自兩個傳入的圖像(延遲鋒電位)可以在合併訊窗內對準之前會花費一些時間(將用於傳入a 的圖像與用於傳入b 的情況1圖像相比較)。
然而，藉由增加更多延遲可以減小預期的延遲(例如，在傳入b的情況2中，有三個延遲，更有可能傳入a 及b 的圖像落入訊窗內)。可以認為是以每個傳入多於兩個延遲接頭來配置神經元x ，以便不僅匹配按照目標輸入發放速率出現的一對輸入鋒電位，而且匹配按照目標輸入發放速率的鋒電位的序列(例如，為了穩健性)。然而，應注意，若每個傳入使用了多於一對的延遲並且延遲被配置用於連續的鋒電位，則就會出現混疊(alias)，除非將閾值設定得足夠高，以僅匹配完整的序列。由此，會希望以稀疏時間佈置來配置延遲(若存在多於兩個延遲)。例如，為 了匹配速率1，可以提出0及1的延遲。若希望有較長的時間訊窗，可以按照3、4個延遲解析度單位來為同一傳入增加延遲。然而，若將閾值增大到需要四個輸入單元，則就可以對時間進行延遲以進行匹配(該延遲至少是最大延遲)。
執行該操作的另一個方式可以是使得獨立的神經元對用於每一個傳入的發放速率進行解碼。在一個實施例中，神經元x 、y 、z 及w 可以分別對用於傳入a 、b 、c 及d 的目標發放速率進行解碼。於是，可以使用以慢時間常數配置的另一個神經元來匹配全部四個的一致性，以便辨識目標發放速率組合。然而，此亦可以用一個神經元來完成，該神經元對以不同延遲配置的獨立的樹突分支上的每一個發放速率進行解碼，以便匹配不同的發放速率。實現發放速率辨識的再另一個方式可以是用遞迴型(recursion)。然而，此舉會需要輸出是速率編碼(ratecoded)的(鋒電位元數目)，而非是通配的(generic)。
然而，提出了當輸入發放速率在彼此的合理範圍內時，可以無需此等技術中的任何一個，因為發放速率形式的編碼資訊固有地比時間模式編碼更慢(在給定相同數量的傳入的情況下)。因此，對發放速率的解碼可以不必一定要快速。然而，由此可以觀察到潛在的感興趣領悟：傳入x 的發放速率可以僅僅是傳入的週期的函數(不是傳入發放速率相對偏移的)，而用於傳入x 開始發放的延遲可以是傳入發放速率偏移的函數。換言之，在對傳入發放速率組合 進行解碼時，神經元x 可以以恆定的速率發放，而不用考慮各個傳入發放速率的偏移，如圖27所圖示。此適用於兩個傳入的情況，並可以概率性地適用於多個傳入的情況。然而，根據圖像重疊的概率，若存在多於兩個傳入，發放速率可以改變。此外，有可能在不用考慮發放速率組合偏移的情況下以導致相同的發放速率的方式來應用學習，此是因為可以使用多個延遲對，且可以修改神經元的合併時間訊窗。
在以上的三個編碼情況(一致性、時間、發放速率/速率組合)中，可以注意到，並非所有延遲皆需要與目標輸入時序對準。因此，可以配置單個神經元以解碼(辨識)多個不同一致性、多個不同時間模式或者多個發放速率或速率組合。此外，可以配置單個神經元以解碼一致性模式、時間模式及發放速率或速率組合的混合。可以將以上方法進行上位概括，並且可以將體系結構或樹突分支方法應用於此等組合，以減小混合或非目標模式的匹配的可能性。
通用學習-用於以下所有編碼的一種方法：一致性、時間及發放速率組合
神經元的配置可以是可塑性的，所以可以學習與到特定輸入的連接相關聯的權重(及/或延遲及/或連接/突觸的數量)。通常，在無監督學習中可以使用赫布型學習或鋒電位時序依賴型可塑性(STDP)，以學習在輸入與輸出之間的近似因果關係。此等方法可以應用於時間模式學習，並且本發明中圖示：如何可以使用每個傳入的兩個或兩個以 上延遲來匹配發放速率，此種學習可以應用於通用地學習輸入到特定神經元的一致性、時間模式及/或發放速率或速率組合。對此的關鍵要素在於，可以基於對準的(圖像)鋒電位的時序而非原始鋒電位時序，來將學習應用於連接。
如上暗示的，輸入的一致性、時間模式或發放速率的神經元解碼的品質可以取決於神經元的合併訊窗。此訊窗可以實質上是神經元的暫態時間常數(例如，細胞體膜)。由此，時間及速率的保真度可以依賴於此。然而，該時間常數可以動態地改變，並且此對於在編碼譜的不同區域(速率、時間或一致性)中的學習及運行是重要的。
圖28圖示時間相位圖的實例2800，實例2800標記出了隨著所模擬的神經元接收不同輸入及鋒電位(或者不形成鋒電位)，該所模擬的神經元的電壓及恢復變數(recovery variable)的路徑。該路徑的任何點皆可以與自第一個輸入起的特定延遲相關聯(例如，該延遲可以在0 ms與50 ms之間)。可以使用由Izhikevich提出的簡單鋒電位形成模型，該模型以新大腦皮層錐細胞體參數來配置。圖示以下情況：其中時間代表到達細胞體的時間(在每個連接或傳入所應用的任何延遲之後)：在0 ms的10個突觸的輸入，在0 ms的20個突觸的輸入，在0 ms的30個突觸的輸入，在0 ms的15個突觸及在10 ms的另15個突觸的輸入，及在35 ms的30個突觸的輸入(在以上3個之後)。
圖2800中編號的插腳對應於緊接著應用了該輸入後的 點。輸入可以對應於到插腳的去極化步驟(例如，從休眠(REST)開始)。若輸入去極化是低於閾值(v t )的，則電壓就可以衰減回到休眠。若輸入去極化高於閾值，則去極化就可以不穩定，並增長到v peak ，並且鋒電位可以出現。在鋒電位之後，電壓可以恢復到復原點，但神經元的恢復會花費一些額外的時間(u 回到REST的恢復)。
可以指出三個時間保真度實施例。第一，從低於閾值的輸入去極化恢復的時間可以根據輸入而改變(比較圖28中的1及4a)。第二，發放的時間可以根據輸入時序、平衡(在輸入分量之間)及總量而改變(比較圖28中的2，3及4b)。第三，發放的時間可以根據(發放前)活動級別而改變(比較圖28中的3及5)。
因此，非常活躍的神經元可以以較低時間常數工作，並從而有較高的時間(及因此的速率)保真度。若考慮在在相對高的活動級別中工作時以發放速率編碼方式工作(與偶爾的時控鋒電位相反)，則神經元就可以藉由將神經元保真度調整為適當地更準確來適應高發放速率。此對於編碼及學習而言可以是一個關鍵方面，因為可以高效地修改時間常數。為了進行比較(見圖29中的圖)，該模型的額定時間常數可以被改變1/2(即，兩倍快)，以顯示隨著提供更多輸入或工作在更高的活動級別，可以獲得類似的效果。
根據本發明的特定實施例，穩定平衡(homeostasis)或神經調節及側抑制可以是學習中的關鍵要素，用以調節神 經元的發放活動並從而調節學習。當工作在編碼譜的不同部分中時(例如，發放速率對比時間模式)，神經元的活動級別可以不同。因此，不提議以某個特定發放速率為目標，而是允許一個發放速率範圍。本發明中提出，若發放速率低於下限，就在長時間中提升發放速率，並且若發放速率高於上限，就在長時間中衰減發放速率。對此範圍的允許對於通用編碼而言是關鍵要素。會希望神經元可以根據神經元所經受的物件，來或者學習一致性或者學習時間模式或者學習發放速率或速率組合。因此，可以推薦允許神經元具有一個發放速率範圍，而不是以某個特定長期輸出速率為目標。
可以如下定義在生物學上一致性的鋒電位時序依賴型可塑性。若由x i,j (t )提供到神經元j 的傳入連接i 的輸入鋒電位序列(對原始傳入訊號應用延遲之後)，由y j (t )提供神經元j 的輸出，且二者皆是二進位序列，則就可以由以下定義對j 的發放的學習的靈敏度：
並且由以下定義對輸入的學習的靈敏度：
其中LTP代表長期增強(Long-Term Potentiation)，LTD代表長期抑制(Long-Term Depression)，並且α LTP 、α LTD 是相應的IIR(無限脈衝回應)濾波器係數。
在缺少進一步的輸入的情況下，濾波器從而可以按照彼等係數衰減。可以在發放時，以量來調整突觸(連接)i 的權重(圖30中的點3002)，而可以當延遲後在細胞體處接收到輸入時，以量來調整用於突觸(連接)i 的權重(圖30中的點3004)。
本發明中提出，儘管可能無需用於神經元的詳細鋒電位形成模型，但結合每個傳入的兩個或兩個以上時間延遲，為解碼及學習而適應調整神經元的合併時間訊窗(時間常數)會是一個關鍵方面，從而使得通用化的解碼及學習可行。根據本發明的特定實施例，可以以一種通用的方式來應用前述學習規則學習輸入模式，而不管輸入模式是否是一致性、時間模式或者發放速率或前述者之組合。此外，可以需要基於經延遲的時序來應用學習規則。否則，發放速率及時間模式匹配會受損害。
為了學習模式，可以需要神經元與對應於一致性、時間模式或發放速率的一組延遲相關聯。然而，通常，此等延遲及連接的特性可以根據編碼方案而改變：一致性可以需要不同輸入之間的相等的延遲，時間模式可以需要不同輸入之間的不同的延遲，發放速率組合可以需要每個輸入有多個不同延遲的連接。但是為了效率，會希望使得連接的數量最少。因此，本發明中亦提出了如下的結構可塑性。對於通用化的學習，根據使用的編碼方案，神經元可以學習到一個輸入的或者到不同輸入的多個連接。此可以經由允許學習方案按照以上的規則減小或增大權重來實現。然而，提出了一種結構可塑性的方法，從而為不同的輸入產生具有不同延遲的新連接。在較佳的實施例中，可以重用 已經被學習減低到極低值的連接，並可以將連接再分配給隨機輸入並使連接具有隨機延遲(在允許的範圍內)。建議以低權重開始該新連接，以使得不會僅僅因為新的(或者被重用的)連接的增加而顯著改變整個神經元的行為。
圖31圖示根據本發明的特定實施例的用於總輸入模式(general input pattern)的神經編碼的示例性操作3100。在3102處，可以將一或多個突觸連接到具有細胞體的神經元電路，該一或多個突觸中的每一個突觸對應於該神經元電路的一個輸入傳入，並具有權重及相對延遲。在3104處，可以由每一個該相對延遲引發在相應的輸入傳入及該細胞體之間的延遲，其中該一或多個突觸的一或多個集合具有與共同構成該總輸入模式之一的多個子模式相對應的延遲及輸入傳入，並且該等子模式可以包括一致性、發放速率或者時間模式中的至少一個。
根據本發明的特定實施例，對應於該一致性子模式的突觸的集合可以對於不同的輸入傳入具有相同延遲，對應於該發放模式子模式的突觸的集合可以對於同一輸入傳入具有不同延遲，及對應於該時間模式子模式的突觸的集合可以對於不同輸入傳入具有不同延遲。
在本發明的一個實施例中，可以使得用於該神經元電路的延遲最小，以藉由使得對應於該發放模式的該等突觸的兩個或兩個以上集合具有彼此偏移的延遲來回應所學習的發放速率。另外，可以删餘(去除)來自該兩個或兩個以上集合的一些突觸，以忽略由於一或多個非預期速率的 混疊所造成的、導致該神經元電路的發放的時間偏移。在一個實施例中，根據該神經元電路對於每個連接所具有的多個延遲或者用於不同連接的延遲的程度來改變該神經元電路的發放的合併訊窗，其中與具有不等於其他連接的延遲的單個連接輸入相反，該用於不同連接的延遲是相同的。
在本發明的一個實施例中，可以將由於學習而減弱的連接再分配給同一輸入，且該連接所具有的延遲不同於由對該同一輸入的現有連接所使用的任何延遲。在另一個實施例中，可以將由於學習而減弱的連接再分配給不同的輸入。
在本發明的一個實施例中，在用於神經元電路的一個輸入傳入的延遲集合中的延遲之間的時間差可以對應於與該一個輸入傳入相關聯的發放速率的倒數的倍數。此外，未對準的輸入傳入的一或多個多餘的補充的經延遲的鋒電位可以低於一或多個閾值，並且該一或多個低於閾值的多餘的補充的經延遲的鋒電位不會破壞該神經元電路的模式匹配效能。
圖32圖示根據本發明的特定實施例的使用通用處理器3202的用於神經時間編碼的前述方法的示例性軟體實現方式3200。與計算網路(神經網路)的每一個連接(突觸)相關聯的權重及延遲皆可以儲存在記憶體塊3204中，同時可以從程式記憶體3206載入在通用處理器3202處執行的與神經編碼有關的指令。
在本發明的一個實施例中，載入到通用處理器3202中的指令可以包括：用於使用相對延遲線提取的代碼，該相對延遲線以時間延遲來對到神經元電路中的一或多個突觸輸入進行延遲；用於基於該神經元電路的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為的代碼；及用於按照無監督學習規則，根據該神經元電路的鋒電位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重的代碼。在另一個實施例中，載入到通用處理器3202中的指令可以包括：用於將分級的多層神經網路中的每一層神經元電路連接到輸入並且連接到該多層神經網路中的另一層神經元電路的代碼；及用於將該多層神經網路中的第一層神經元電路及輸入模式的第一分部進行匹配的代碼，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，所連接的層對該另一層的神經元電路的發放的組合進行匹配。在再另一個實施例中，載入到通用處理器3202中的指令可以包括：用於經由具有相關延遲的突觸，將突觸輸入提供到神經網路的神經元電路中的代碼，其中該等突觸輸入中的至少一個與該等突觸中自連接的至少一個突觸相關聯，該等突觸屬於複數個集合，及該複數個集合中的至少一個集合包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。在再另一個實施例中，載入到通用處理器3202中的指令可以包括：用於將一或多個突觸連接到神經網路的具 有細胞體的神經元電路的代碼，該一或多個突觸中的每一個突觸可以對應於神經元電路的一個輸入傳入，並具有權重及相對延遲；及用於由每一個相對延遲引發在相應的輸入傳入及該細胞體之間的延遲的代碼，其中該一或多個突觸的一或多個集合可以具有與共同構成該總輸入模式之一的多個子模式相對應的延遲及輸入傳入，並且該等子模式可以包括一致性、發放速率或者時間模式中的至少一個。
圖33圖示根據本發明的特定實施例的用於神經時間編碼的前述方法的示例性實現方式3300，其中可以經由互連網路3304將記憶體3302與計算網路(神經網路)的各個(分散式)處理單元(神經處理器)3306對接。可以從記憶體3302經由互連網路3304的連接，將與計算網路(神經網路)的一或多個連接(突觸)相關聯的一或多個權重及延遲載入到每一個處理單元(神經處理器)3306中。
在本發明的一個實施例中，處理單元3306可以被配置為使用相對延遲線提取，該相對延遲線提取以時間延遲來對到神經網路的神經元的一或多個突觸輸入進行延遲；基於該神經元的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元的鋒電位形成行為；及按照無監督學習規則，根據該神經元的鋒電位形成與經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。在另一個實施例中，處理單元3306可以被配置為將分級的多層神經網路中的每一層神經元連接到輸入並且連接 到該多層神經網路中的另一層神經元；及將該多層神經網路中的第一層神經元與輸入模式的第一分部進行匹配，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，該所連接的層可以對另一層的神經元的發放的組合進行匹配。在再另一個實施例中，處理單元3306可以被配置為經由具有相關延遲的突觸，將突觸輸入提供到該神經網路的神經元中，其中該等突觸輸入中的至少一個可以與該等突觸中自連接的至少一個突觸相關聯，該等突觸可以屬於複數個集合，並且該複數個集合中的至少一個集合可以包括延遲組合，以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。在再另一個實施例中，處理單元3306可以被配置為將一或多個突觸連接到該神經網路的具有細胞體的神經元，該一或多個突觸中的每一個突觸可以對應於該神經元的一個輸入傳入，並具有權重及相對延遲；及由每一個相對延遲引發在相應的輸入傳入及該細胞體之間的延遲，其中該一或多個突觸的一或多個集合可以具有與共同構成總輸入模式之一的多個子模式相對應的延遲及輸入傳入，並且該等子模式可以包括一致性、發放速率或者時間模式中的至少一個。
圖34圖示根據本發明的特定實施例的，基於分散式權重/延遲記憶體3402及分散式處理單元(神經處理器)3404的用於神經時間編碼的前述方法的示例性實現方式3400。如圖34所圖示，一個記憶庫(memory bank)3402 可以直接與計算網路(神經網路)的一個處理單元3404對接，其中記憶庫3402可以儲存與該處理單元(神經處理器)3404相關聯的一或多個連接(突觸)的一或多個權重及延遲。
在本發明的一個實施例中，處理單元3404可以被配置為使用相對延遲線提取，該相對延遲線提取以時間延遲來對到該神經網路的神經元中的一或多個突觸輸入進行延遲；基於該神經元的經加權及延遲的突觸輸入，應用動態鋒電位形成模型來決定該神經元的鋒電位形成行為；及按照無監督學習規則，根據神經元鋒電位形成與經延遲的突觸輸入的時序關係，來調整與突觸輸入相關聯的權重。在另一個實施例中，處理單元3404可以被配置為將分級的多層神經網路中的每一層神經元連接到輸入並且連接到該多層神經網路中的另一層神經元；及將該多層神經網路中的第一層神經元與輸入模式的第一分部進行匹配，其中作為對該輸入模式的一個分部及該輸入模式的另一個分部進行匹配的結果，該所連接的層可以對該另一層的神經元的發放的組合進行匹配。在再另一個實施例中，處理單元3404可以被配置為經由具有相關延遲的突觸，將突觸輸入提供到神經網路的神經元中，其中該等突觸輸入中的至少一個可以與該等突觸中自連接的至少一個突觸相關聯，該等突觸可以屬於複數個集合，及該複數個集合中的至少一個集合可以包括延遲組合，用以匹配不包含遞迴型自連接的該等突觸輸入的模式的第一部分。在再另一個實 施例中，處理單元3404可以被配置為將一或多個突觸連接到神經網路的具有細胞體的神經元，該一或多個突觸中的每一個突觸可以對應於該神經元的一個輸入傳入，並具有權重及相對延遲；及由每一個該相對延遲引發在相應的輸入傳入及該細胞體之間的延遲，其中該一或多個突觸的一或多個集合可以具有與共同構成總輸入模式之一的多個子模式相對應的延遲及輸入傳入，並且該等子模式可以包括一致性、發放速率或者時間模式中的至少一個。
上述方法的各個操作可以由能夠執行相應功能的任何適合的構件來執行。該構件可以包括各種硬體及/或軟體元件及/或模組，包括但不限於，電路、專用積體電路(ASIC)或處理器。通常，在附圖中圖示操作的情況下，此等操作就會具有採用類似編號的相應配對的手段功能元件。例如，圖11、圖18、圖19及圖31中圖示的操作1100、1800、1900及3100對應於圖11A、圖18A、圖19A及圖31A中圖示的組件1100A、1800A、1900A及3100A。
本文使用的詞語「決定」包含各種操作。例如，「決定」可以包括運算、計算、處理、推導、調查、檢視(例如，在表、資料庫或另一個資料結構中檢視)、查明等。此外，「決定」可以包括接收(例如，接收資訊)、存取(例如，存取記憶體中的資料)等。此外，「決定」可以包括求解、選擇、挑選、確立等。
本文使用的稱為一系列專案中的「至少一個」的短語表示此等專案的任何組合，包括單個成員。示例性地，「a、b 或c中的至少一個」意慾涵蓋：a、b、c、a-b、a-c、b-c及a-b-c。
可以用通用處理器、數位訊號處理器(DSP)、專用積體電路(ASIC)、現場可程式設計閘陣列(FPGA)或其他可程式設計邏輯裝置(PLD)、個別閘門或電晶體邏輯裝置、個別硬體元件或者被設計為執行本文該等功能的所述者之任意組合，來實現或執行結合本發明所描述的各種示例性的邏輯區塊、模組及電路。通用處理器可以是微處理器，但是可替換地，該處理器亦可以是任何市場上可買到的處理器、控制器、微控制器或者狀態機。處理器亦可以實現為計算裝置的組合，例如，DSP及微處理器的組合、多個微處理器的組合、一或多個微處理器與DSP核心的組合或者任何其他此種配置。
結合本發明所描述的方法或者演算法的步驟可直接體現為硬體、由處理器執行的軟體模組或二者的組合。軟體模組可以位於本領域中公知的任何形式的儲存媒體中。可以使用的一些儲存媒體的實例包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、可移除磁碟、CD-ROM等等。軟體模組可以包括單個指令或者多個指令，並可以分佈在幾個不同程式碼片段中、在不同程式中以及跨越多個儲存媒體。儲存媒體可耦合至處理器，使得處理器能夠從該儲存媒體讀取資訊且可向該儲存媒體寫入資訊。可替換地，儲存媒體可以集成到處理器中。
本文揭示的方法包括用於實現該等方法的一或多個步驟或操作。在不脫離申請專利範圍的情況下，方法的步驟及/或操作可以彼此互換。換言之，除非指明了步驟或操作的特定順序，否則在不脫離申請專利範圍的情況下，可以修改特定步驟及/或操作的順序及/或使用。
述及之功能可以在硬體、軟體、韌體或所述者之任意組合中實現。若在軟體中實現，則該等功能可以作為一或多個指令或代碼儲存在電腦可讀取媒體上，或者經由電腦可讀取媒體發送。電腦可讀取媒體包括電腦儲存媒體及通訊媒體，通訊媒體包括便於電腦程式從一處傳送到另一處的任何媒體。儲存媒體可以是可由電腦存取的任意可用媒體。示例性地而非限制性地，此種電腦可讀取媒體可以包括RAM、ROM、EEPROM、CD-ROM或其他光碟記憶體、磁碟記憶體或其他磁儲存裝置或者可用於以指令或資料結構的形式承載或儲存預期程式碼並且可由電腦存取的任意其他媒體。此外，任何連接可以適當地稱為電腦可讀取媒體。例如，若使用同軸電纜、纖維光纜、雙絞線、數位用戶線路(DSL)或例如紅外(IR)、無線電及微波的無線技術將軟體從網站、伺服器或其他遠端源進行發送，則同軸電纜、纖維光纜、雙絞線、DSL或例如紅外、無線電及微波的無線技術包括在傳輸媒體的定義中。本文使用的碟片(disk)及光碟(disc)包括壓縮光碟(CD)、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟片常常以磁性方式再現資料，而光碟經由鐳射以 光學方式來再現資料。因此，在一些實施例中，電腦可讀取媒體可以包括非瞬態的電腦可讀取媒體(例如，實體媒體)。另外，對於其他實施例，電腦可讀取媒體可以包括瞬態的電腦可讀取媒體(例如，訊號)。以上的組合亦應包括在電腦可讀取媒體的範圍內。
因此，特定實施例可以包括用於執行本文提出的操作的電腦程式產品。例如，此種電腦程式產品可以包括其上儲存(及/或編碼)了指令的電腦可讀取媒體，該等指令可以由一或多個處理器運行，以執行本文述及之操作。對於特定實施例，電腦程式產品可以包括封裝材料。
軟體或指令亦可以經由傳輸媒體發送。例如，若使用同軸電纜、纖維光纜、雙絞線、數位用戶線路(DSL)或例如紅外、無線電及微波的無線技術將軟體從網站、伺服器或其他遠端源進行發送，則同軸電纜、纖維光纜、雙絞線、DSL或例如紅外、無線電及微波的無線技術包括在傳輸媒體的定義中。
此外，應意識到，在適用的情況下，可以由使用者終端及/或基地台來下載及/或以其他方式獲取用於執行本文述及之方法及技術的模組及/或其他適當的構件。例如，可以將此種設備耦合到伺服器以便於對用於執行本文該等方法的構件的傳送。可替換地，可以經由儲存構件(例如：RAM、ROM、諸如壓縮光碟(CD)或軟碟的實體儲存媒體等)來提供本文述及之多種方法，以使得當將該儲存構件耦合或提供到該設備後，使用者終端及/或基地台可以獲 取該各種方法。此外，可以採用用於將本文述及之方法及技術提供給設備的任何其他合適的技術。
應當理解，申請專利範圍不局限於上述的精確的配置及元件。在不脫離申請專利範圍的情況下，可以在上述方法及裝置的佈置、操作及細節中進行各種更改、變化及改變。
儘管前述內容針對本發明的實施例，但在不脫離本發明基本範圍的情況下可以設計出本發明的其他及更進一步的實施例，並且本發明範圍是由附帶的申請專利範圍來決定的。
100‧‧‧神經系統
102‧‧‧神經元/級
104‧‧‧突觸連接網路
106‧‧‧神經元/級
1081 ‧‧‧訊號
1082 ‧‧‧訊號
108N ‧‧‧訊號
1101 ‧‧‧輸出鋒電位
1102 ‧‧‧輸出鋒電位
110M ‧‧‧輸出鋒電位
200‧‧‧系統
302‧‧‧神經元
304‧‧‧神經元
306‧‧‧神經元
308‧‧‧神經元
310‧‧‧神經元
312‧‧‧突觸
402‧‧‧神經元
404‧‧‧神經元
406‧‧‧神經元
408‧‧‧神經元
410‧‧‧時序
412‧‧‧時序
414‧‧‧延遲
416‧‧‧延遲
502‧‧‧曲線
504‧‧‧曲線
602‧‧‧實例
604‧‧‧實例
702‧‧‧實例
704‧‧‧實例
802‧‧‧閾值
804‧‧‧閾值
806‧‧‧閾值
808‧‧‧閾值
810‧‧‧模式
1000‧‧‧實例
1002‧‧‧神經元
1004‧‧‧神經元
1006‧‧‧神經元
1008‧‧‧神經元
1100‧‧‧操作
1100A‧‧‧組件
1102‧‧‧步驟
1104‧‧‧步驟
1106‧‧‧步驟
1200‧‧‧圖
1202‧‧‧框
1204‧‧‧框
1206‧‧‧框
1302‧‧‧層
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1306‧‧‧層
1402‧‧‧層
1404‧‧‧層
1406‧‧‧層
1408‧‧‧層
1410‧‧‧層
1412‧‧‧時間訊窗
1602‧‧‧神經元
1604‧‧‧神經元
1606‧‧‧神經元
1608‧‧‧神經元
1610‧‧‧神經元
1702‧‧‧圖
1704‧‧‧圖
1706‧‧‧神經元
1708‧‧‧神經元
1710‧‧‧神經元
1712‧‧‧神經元
1800‧‧‧操作
1800A‧‧‧組件
1802‧‧‧步驟
1804‧‧‧步驟
1900‧‧‧操作
1900A‧‧‧組件
1902‧‧‧步驟
2002‧‧‧實例
2004‧‧‧實例
2006‧‧‧實例
2102‧‧‧實例
2202‧‧‧實例
2204‧‧‧實例
2206‧‧‧實例
2402‧‧‧實例
2404‧‧‧實例
2406‧‧‧實例
2500‧‧‧實例
2600‧‧‧實例
2800‧‧‧實例
3002‧‧‧點
3004‧‧‧點
3100‧‧‧操作
3100A‧‧‧組件
3102‧‧‧步驟
3104‧‧‧步驟
3200‧‧‧軟體實現方式
3202‧‧‧通用處理器
3204‧‧‧記憶體塊
3206‧‧‧程式記憶體
3300‧‧‧實現方式
3302‧‧‧記憶體
3304‧‧‧互連網路
3306‧‧‧處理單元
3400‧‧‧實現方式
3402‧‧‧記憶庫
3404‧‧‧處理單元
作為可以詳細理解本發明的上述特徵的方式，參考實施例可以獲得在上面簡要概述的更具體的說明，在附圖中圖示其中一些實施例。然而，應注意，附圖僅僅圖示本發明的特定典型的實施例，從而不應被認為是限制本發明範圍，因為本說明書允許其他等效的實施例。
圖1圖示根據本發明的特定實施例的示例性神經元網路。
圖2圖示根據本發明的特定實施例的方法組成部分及特徵的實例。
圖3圖示根據本發明的特定實施例的示例性相對延遲神經元模型。
圖4圖示根據本發明的特定實施例的依據樹突(dendritic)模型的相對延遲輸入的示例性重對準。
圖5圖示根據本發明的特定實施例的典型的鋒電位時序依賴型可塑性(spike-timing-dependent plasticity，STDP)學習曲線的實例。
圖6圖示根據本發明的特定實施例的STDP學習曲線的時間敏感性上的變化的實例。
圖7圖示根據本發明的特定實施例的STDP學習曲線的增強(re-enforcement)/去加重(de-emphsis)平衡上的示例性變化。
圖8圖示根據本發明的特定實施例的對時間輸入模式的神經元回應的準確度及穩健性的實例。
圖9圖示根據本發明的特定實施例的示例性突觸(synaptic)週轉(turnover)。
圖10圖示根據本發明的特定實施例的時間模式學習時的發放(firing)速率的示例性效果。
圖11圖示根據本發明的特定實施例的、由神經網路的神經元電路執行的用於神經時間編碼的示例性操作。
圖11A圖示能夠執行圖11中所圖示操作的示例性組件。
圖12圖示根據本發明的特定實施例的長且大的空間-時間模式的實例。
圖13圖示根據本發明的特定實施例的用於更長及/或更大的空間-時間模式編碼的多層網路的實例。
圖14圖示根據本發明的特定實施例的用於採用軸突延遲的更長的空間-時間模式編碼的多層網路的實例。
圖15圖示根據本發明的特定實施例的用於更長及/或更 大的空間-時間模式編碼的示例性可縮放網路。
圖16圖示根據本發明的特定實施例的示例性的遞迴型可縮放空間-時間模式編碼。
圖17圖示根據本發明的特定實施例的在每一個神經元處的權重的適應調整的示例性曲線圖。
圖18圖示根據本發明的特定實施例的、可以在多層神經網路中執行的用於長且大的空間-時間模式的神經時間編碼的示例性操作。
圖18A圖示能夠執行圖18中所圖示操作的示例性組件。
圖19圖示根據本發明的特定實施例的、可以在神經網路的神經元電路中執行的用於長且大的空間-時間模式的神經時間編碼的其他示例性操作。
圖19A圖示能夠執行圖19所圖示操作的示例性組件。
圖20圖示根據本發明的特定實施例的、藉由對準鋒電位時序來對不同神經編碼方案進行解碼的實例。
圖21圖示根據本發明的特定實施例的具有對相對延遲的依賴性的一致性解碼的實例。
圖22圖示根據本發明的特定實施例的具有對相對延遲的依賴性的時間模式解碼的實例。
圖23圖示根據本發明的特定實施例的邏輯「或(OR)」型時間模式匹配的實例。
圖24圖示根據本發明的特定實施例的具有對相對延遲的依賴性的發放速率解碼的實例。
圖25圖示根據本發明的特定實施例的發放速率解碼的 實例，其中發放速率是解碼的目標速率。
圖26圖示根據本發明的特定實施例的在將速率轉換為一致性的情況下發放速率解碼的實例。
圖27圖示根據本發明的特定實施例的具有輸出發放速率的不變性的發放速率解碼的實例。
圖28圖示根據本發明的特定實施例的、受到不同輸入時序的簡單鋒電位形成模型的時間相位圖的實例。
圖29圖示根據本發明的特定實施例的、受到不同額定時間常數的簡單鋒電位形成模型的時間相位圖的實例。
圖30圖示根據本發明的特定實施例的示例性STDP實現方式。
圖31圖示根據本發明的特定實施例的用於總輸入模式(general input pattern)的神經編碼的示例性操作。
圖31A圖示能夠執行圖31中所圖示操作的示例性組件。
圖32圖示根據本發明的特定實施例的使用通用處理器的神經編碼的示例性軟體實現方式。
圖33圖示根據本發明的特定實施例的神經編碼的示例性實現方式，其中可以用獨立的分散式處理單元來與記憶體對接。
圖34圖示根據本發明的特定實施例的基於分散式記憶體及分散式處理單元的神經編碼的示例性實現方式。
1100‧‧‧操作
1102‧‧‧步驟
1104‧‧‧步驟
1106‧‧‧步驟

Claims (19)

  1. 一種神經時間編碼的方法，該方法包含以下步驟：使用一相對延遲線提取，該相對延遲線提取以時間延遲來對到一神經元電路中的一或更多個突觸輸入進行延遲，其中該神經元電路之每一突觸輸入具有：一時間延遲，該時間延遲係以相對於與該神經元電路之其他突觸輸入之其他時間延遲的方式被測量；基於該神經元電路的經加權及經延遲的突觸輸入，應用一動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為；及按照一無監督學習規則，根據該神經元電路的鋒電位形成與該等經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
  2. 根據請求項1述及之方法，該方法進一步包含以下步驟：控制該等權重、與該神經元電路相關聯的突觸的一數量、該等突觸的時間常數、該神經元電路的一發放(firing)閾值、該神經元電路的一抑制程度或者與該神經元電路相關聯的一雜訊中的至少一個，以導致該神經元電路的初始發放速率。
  3. 根據請求項1述及之方法，該方法進一步包含以下步 驟：由該無監督學習規則應用模擬退火來進行權重的該調整。
  4. 根據請求項1述及之方法，該方法進一步包含以下步驟：選擇與該神經元電路相關聯的一可重用突觸；及修改該可重用突觸的一權重、一延遲或一傳入中的至少一個。
  5. 根據請求項4述及之方法，其中選擇該可重用突觸是基於：該無監督學習規則將該可重用突觸的一權重減小到低於一閾值的一值。
  6. 根據請求項4述及之方法，其中選擇該可重用突觸是以該突觸被重用後所經過的一時間為條件的。
  7. 一種用於神經時間編碼的裝置，該裝置包含：一處理單元，該處理單元經配置以：使用一相對延遲線提取，該相對延遲線提取以時間延遲來對到一神經元電路中的一或更多個突觸輸入進行延遲，其中該神經元電路之每一突觸輸入具有：一時間延遲，該時間延遲係以相對於與該神經元電路之其他突觸輸入之其他時間延遲的方式被測量； 基於該神經元電路的經加權及經延遲的突觸輸入，應用一動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為；及按照一無監督學習規則，根據該神經元電路的鋒電位形成與該等經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
  8. 根據請求項7述及之裝置，其中該處理單元進一步經配置以：控制該權重、與該神經元電路相關聯的突觸的一數量、該等突觸的時間常數、該神經元電路的一發放(firing)閾值、該神經元電路的一抑制程度或者與該神經元電路相關聯的一雜訊中的至少一個，以導致該神經元電路的初始發放速率。
  9. 根據請求項7述及之裝置，其中該處理單元進一步經配置以：由該無監督學習規則應用模擬退火來進行權重的該調整。
  10. 根據請求項7述及之裝置，其中該處理單元進一步經配置以：選擇與該神經元電路相關聯的一可重用突觸；及修改該可重用突觸的一權重、一延遲或一傳入中的至 少一個。
  11. 根據請求項10述及之裝置，其中該處理單元進一步經配置以基於該無監督學習規則將該可重用突觸的一權重減小到低於一閾值的一值，來選擇該可重用突觸。
  12. 根據請求項10述及之裝置，其中該處理單元進一步經配置以：以該突觸被重用後所經過的一時間為條件，來選擇該可重用突觸。
  13. 一種用於神經時間編碼的裝置，該裝置包含：用於使用一相對延遲線提取的構件，該相對延遲線提取以時間延遲來對到一神經元電路中的一或更多個突觸輸入進行延遲，其中該神經元電路之每一突觸輸入具有：一時間延遲，該時間延遲係以相對於與該神經元電路之其他突觸輸入之其他時間延遲的方式被測量；用於基於該神經元電路的經加權及經延遲的突觸輸入，應用一動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為的構件；及用於按照一無監督學習規則，根據該神經元電路的鋒電位形成與該等經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重的構件。
  14. 根據請求項13述及之裝置，該裝置進一步包含： 用於控制該等權重、與該神經元電路相關聯的突觸的一數量、該等突觸的時間常數、該神經元電路的一發放(firing)閾值、該神經元電路的一抑制程度或者與該神經元電路相關聯的一雜訊中的至少一個，以導致該神經元電路的初始發放速率的構件。
  15. 根據請求項13述及之裝置，該裝置進一步包含：用於由該無監督學習規則應用模擬退火來進行權重的該調整的構件。
  16. 根據請求項13述及之裝置，該裝置進一步包含：用於選擇與該神經元電路相關聯的一可重用突觸的構件；及用於修改該可重用突觸的一權重、一延遲或一傳入中的至少一個的構件。
  17. 根據請求項16述及之裝置，其中選擇該可重用突觸是基於：該無監督學習規則將該可重用突觸的一權重減小到低於一閾值的一值。
  18. 根據請求項16述及之裝置，其中選擇該可重用突觸是以該突觸被重用後所經過的一時間為條件的。
  19. 一種用於神經時間編碼的電腦程式產品，該電腦程式 產品包含：一非暫態電腦可讀取媒體，該非暫態電腦可讀取媒體包含用於以下操作的程式碼：使用一相對延遲線提取，該相對延遲線提取以時間延遲來對到一神經元電路中的一或更多個突觸輸入進行延遲，其中該神經元電路之每一突觸輸入具有：一時間延遲，該時間延遲係以相對於與該神經元電路之其他突觸輸入之其他時間延遲的方式被測量；基於該神經元電路的經加權及經延遲的突觸輸入，應用一動態鋒電位形成模型來決定該神經元電路的鋒電位形成行為；及按照一無監督學習規則，根據該神經元電路的鋒電位形成與該等經延遲的突觸輸入的時序關係，來調整與該等突觸輸入相關聯的權重。
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