TWI477213B - 換層佈線式差模蛇形延遲線結構 - Google Patents

換層佈線式差模蛇形延遲線結構 Download PDF

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TWI477213B
TWI477213B TW103112335A TW103112335A TWI477213B TW I477213 B TWI477213 B TW I477213B TW 103112335 A TW103112335 A TW 103112335A TW 103112335 A TW103112335 A TW 103112335A TW I477213 B TWI477213 B TW I477213B
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Description

換層佈線式差模蛇形延遲線結構
本發明係有關於一種換層佈線式差模蛇形延遲線結構，尤指一種轉折蛇形延遲線對設置於介電基材層之換層佈線式差模蛇形延遲線結構。
隨著科技的蓬勃發展，高頻化電子產品與日漸增，數位訊號傳輸速率也越來越快，而也由於高頻高速化的電子產業趨勢，如電磁干擾(Electromagnetic Interference,EMI)、電磁相容(Electromagnetic Compatibility,EMC)、訊號完整性(Signal Integrity,SI)以及電源完整性(Power Integrity,PI)之電信問題受到傳輸速度的提升伴隨而來，使得訊號的品質與完整性成為電路設計優劣的考量。
進一步來說，在高頻系統中，傳統的單端訊號(Single-ended Signal)線已無法符合需求，且無法保持良好的訊號完整性，使得大部分的高頻高速數位系統採用具有抑制共模雜訊與抵抗雜訊干擾特性的差模訊號(Differential Signal)線對方式傳送訊號，目前主流傳輸規格HDMI(High Definition Multimedia Interfacel.4/5 Gb/s)、SATA(Serial Advanced Technology Attachment)、USB3.0、PCI Express與Thunderbolt皆是採用差模傳輸的型態。然而，差模訊號線對若走線不對稱造成接收訊號的時序有時間差，就會產生共模雜訊(Common-mode Noise)。
舉例來說，蛇形延遲線常應用於上述高頻高速產品之印刷電路板中，請參閱第一圖，第一圖係顯示先前技術之差模蛇形延遲線結構圖，如第一圖所示，差模蛇形延遲線PA1係由二條蛇形延遲線PA11與PA12所組成，而蛇形延遲線PA11與PA12係反覆彎折地設置於基板PA100之上。
然而，二條蛇形延遲線於彎折(內轉角與外轉角之路徑有長短之問題)時會造成訊號線不等長的狀況，因而造成接收訊號時有時序不相等而產生共模雜訊，使得現有蛇形延遲線之結構仍有改善之空間。
有鑒於現有蛇形延遲線結構中，普遍具有彎折時會造成訊號線不等長的狀況，進而造成接收時序產生時間差而有共模雜訊之問題。緣此，本發明主要係提供一種換層佈線式差模蛇形延遲線結構，其係將彎折處之蛇形延遲線對換層設置於介電基材層，藉以使差模訊號於內轉角與外轉角的延遲時間相等。
基於上述目的，本發明所採用之主要技術手段係提供一種換層佈線式差模蛇形延遲線結構，係用以佈設於一基 板，該基板具有一佈線層、一第一介電基材層與一第二介電基材層與接地層，換層佈線式差模蛇形延遲線結構包含一第一蛇形延遲線對、一第二蛇形延遲線對、一第一轉折蛇形延遲線對、一第三蛇形延遲線對以及一第二轉折蛇形延遲線對。第一蛇形延遲線對係設置於佈線層，並電性連接於一輸入端，第一蛇形延遲線對包含一第一蛇形延遲線以及一第二蛇形延遲線。第一蛇形延遲線係自輸入端沿一第一延伸方向延伸至一第一貫穿孔，第二蛇形延遲線係平行於第一蛇形延遲線對，並自輸入端沿第一延伸方向延伸至一第二貫穿孔。第二蛇形延遲線對係平行於第一蛇形延遲線對而設置於佈線層，並包含一第三蛇形延遲線以及一第四蛇形延遲線。第三蛇形延遲線係自一第三貫穿孔沿相反於第一延伸方向之一第二延伸方向延伸至一第四貫穿孔，第四蛇形延遲線係平行於第三蛇形延遲線，並自一第五貫穿孔沿第二延伸方向延伸至一第六貫穿孔。
第一轉折蛇形延遲線對係設置於第一介電基材層，並包含一第五蛇形延遲線以及一第六蛇形延遲線。第五蛇形延遲線係電性連接於第一貫穿孔與第五貫穿孔，藉以電性連接於第一蛇形延遲線與第四蛇形延遲線，第六蛇形延遲線係平行於第五蛇形延遲線，並電性連接於第二貫穿孔與第三貫穿孔，藉以電性連接於第二蛇形延遲線與第三蛇形延遲線。第三蛇形延遲線對係平行於第一蛇形延遲線對與第二蛇形延遲線對而設置於佈線層，並電性連接於一輸出端，且包含一第七蛇形延遲線以及一第八 蛇形延遲線。第七蛇形延遲線係自一第七貫穿孔沿第一延伸方向延伸至輸出端，第八蛇形延遲線係平行於第七蛇形延遲線，並自一第八貫穿孔沿第一延伸方向延伸至輸出端。第二轉折蛇形延遲線對係設置於第一介電基材層，並包含一第九蛇形延遲線以及一第十蛇形延遲線。第九蛇形延遲線係電性連接於第六貫穿孔與第七貫穿孔，藉以電性連接於第四蛇形延遲線與第七蛇形延遲線，第十蛇形延遲線係平行於第九蛇形延遲線，並電性連接於第四貫穿孔與第八貫穿孔，藉以電性連接於第三蛇形延遲線與第八蛇形延遲線。
其中，上述換層佈線式差模蛇形延遲線結構之附屬技術手段之較佳實施例中，第二蛇形延遲線包含一第一主蛇形延遲線段、一第一轉接蛇形延遲線段與一第一副蛇形延遲線段，第一主蛇形延遲線段係自輸入端延伸，並具有一第一寬度，第一轉接蛇形延遲線段係連接於第一主蛇形延遲線段與第一副蛇形延遲線段之間，第一副蛇形延遲線段係延伸至第二貫穿孔，並具有一第二寬度，第二寬度係小於第一寬度。此外，第三蛇形延遲線包含一第二主蛇形延遲線段、一第二轉接蛇形延遲線段與一第二副蛇形延遲線段，第二主蛇形延遲線段係延伸至第四貫穿孔，並具有一第三寬度，第二轉接蛇形延遲線段係連接於第二主蛇形延遲線段與第二副蛇形延遲線段之間，第二副蛇形延遲線段係自第三貫穿孔延伸，並具有一第四寬度，第四寬度係小於第三寬度。
其中，上述換層佈線式差模蛇形延遲線結構之附屬技術 手段之較佳實施例中，第四蛇形延遲線包含一第三主蛇形延遲線段、一第三轉接蛇形延遲線段與一第三副蛇形延遲線段，第三主蛇形延遲線段係自第五貫穿孔延伸，並具有一第五寬度，第三轉接蛇形延遲線段係連接於第三主蛇形延遲線段與第三副蛇形延遲線段之間，第三副蛇形延遲線段係延伸至第六貫穿孔，並具有一第六寬度，第六寬度係小於第五寬度。此外，第七蛇形延遲線包含一第四主蛇形延遲線段、一第四轉接蛇形延遲線段與一第四副蛇形延遲線段，第四主蛇形延遲線段係延伸至輸出端，並具有一第七寬度，第四轉接蛇形延遲線段係連接於第四主蛇形延遲線段與第四副蛇形延遲線段之間，第四副蛇形延遲線段係自第七貫穿孔延伸，並具有一第八寬度，第八寬度係小於第七寬度。
其中，上述換層佈線式差模蛇形延遲線結構之附屬技術手段之較佳實施例中，第一蛇形延遲線對、第二蛇形延遲線對、第三蛇形延遲線對、第一轉折蛇形延遲線對與第二轉折蛇形延遲線對係由一微帶線以及一埋入式微帶線中之一者所構成。此外，基板更包含一接地層，且基板係由佈線層、第一介電基材層、第二介電基材層與接地層依序堆疊所組成。
藉由本發明所採用之換層佈線式差模蛇形延遲線結構之主要技術手段後，由於彎折處之蛇形延遲線對換層設置於介電基材層，使得差模訊號於內轉角與外轉角的延遲時間相等，因而相較於先前技術可確實抑制共模雜訊。
此外，藉由本發明所採用之換層佈線式差模蛇形延遲線結構之附屬技術手段後，由於水平段與垂直段交越處之延遲線的寬度變窄，因而可降低電容效應的影響，使得電路設計上可保有更佳的訊號完整性。
本發明所採用的具體實施例，將藉由以下之實施例及圖式作進一步之說明。
PA1‧‧‧差模蛇形延遲線
PA11‧‧‧蛇形延遲線
PA12‧‧‧蛇形延遲線
PA100‧‧‧基板
1‧‧‧換層佈線式差模蛇形延遲線結構
11‧‧‧第一蛇形延遲線對
111‧‧‧第一蛇形延遲線
112‧‧‧第二蛇形延遲線
1121‧‧‧第一主蛇形延遲線段
1122‧‧‧第一轉接蛇形延遲線段
1123‧‧‧第一副蛇形延遲線段
12‧‧‧第二蛇形延遲線對
121‧‧‧第三蛇形延遲線
1211‧‧‧第二主蛇形延遲線段
1212‧‧‧第二轉接蛇形延遲線段
1213‧‧‧第二副蛇形延遲線段
122‧‧‧第四蛇形延遲線
1221‧‧‧第三主蛇形延遲線段
1222‧‧‧第三轉接蛇形延遲線段
1223‧‧‧第三副蛇形延遲線段
13‧‧‧第一轉折蛇形延遲線對
131‧‧‧第五蛇形延遲線
132‧‧‧第六蛇形延遲線
14‧‧‧第三蛇形延遲線對
141‧‧‧第七蛇形延遲線
1411‧‧‧第四主蛇形延遲線段
1412‧‧‧第四轉接蛇形延遲線段
1413‧‧‧第四副蛇形延遲線段
142‧‧‧第八蛇形延遲線
15‧‧‧第二轉折蛇形延遲線對
151‧‧‧第九蛇形延遲線
152‧‧‧第十蛇形延遲線
2‧‧‧第一貫穿孔
3‧‧‧第二貫穿孔
4‧‧‧第三貫穿孔
5‧‧‧第四貫穿孔
6‧‧‧第五貫穿孔
7‧‧‧第六貫穿孔
8‧‧‧第七貫穿孔
9‧‧‧第八貫穿孔
100‧‧‧基板
1001‧‧‧佈線層
1002‧‧‧第一介電基材層
1003‧‧‧第二介電基材層
1004‧‧‧接地層
200‧‧‧輸入端
300‧‧‧輸出端
1000、2000、3000、4000、5000、6000、7000、8000‧‧‧波形
L1‧‧‧第一延伸方向
L2‧‧‧第二延伸方向
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度
W6‧‧‧第六寬度
W7‧‧‧第七寬度
W8‧‧‧第八寬度
第一圖係顯示先前技術之差模蛇形延遲線結構圖；第二圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之上視圖；第二A圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之第一局部放大圖；第二B圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之第二局部放大圖；第三圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之剖面示意圖；第四圖係顯示本發明較佳實施例與先前技術之第一時域分析波形示意圖；第四A圖係顯示本發明較佳實施例與先前技術之第一頻域分析波形示意圖；第五圖係顯示本發明較佳實施例與先前技術之第二時域分析波形示意圖；以及第五A圖係顯示本發明較佳實施例與先前技術之第二頻域分析波形示意圖。
由於本發明所提供之換層佈線式差模蛇形延遲線結構，其組合實施方式不勝枚舉，故在此不再一一贅述，僅列舉一較佳實施例來加以具體說明。
請一併參閱第二圖至第三圖，第二圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之上視圖，第二A圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之第一局部放大圖，第二B圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之第二局部放大圖，第三圖係顯示本發明較佳實施例之換層佈線式差模蛇形延遲線結構之剖面示意圖。
如圖所示，本發明所提供之換層佈線式差模蛇形延遲線結構1係用以佈設於一基板100，基板100具有一佈線層1001、一第一介電基材層1002、一第二介電基材層1003以及一接地層1004，且佈線層1001、第一介電基材層1002、第二介電基材層1003與接地層1004係依序堆疊組成基板100，也就是說第一介電基材層1002之表面係覆設有佈線層1001，第二介電基材層1003之底面係連結接地層1004，表面即連結第一介電基材層1002，且第一介電基材層1002與第二介電基材層1003之介電係數可為相同或相異(例如可都為4.5)，而其高度也可相同或相異，其係視實務狀況之設計而定。
換層佈線式差模蛇形延遲線結構1包含一第一蛇形延遲線對11、一第二蛇形延遲線對12、一第一轉折蛇形延 遲線對13、一第三蛇形延遲線對14以及一第二轉折蛇形延遲線對15，但在其他實施例中，可由較多之延遲線對所組成。
第一蛇形延遲線對11係設置於佈線層1001，並電性連接於一輸入端200，第一蛇形延遲線對11包含一第一蛇形延遲線111以及一第二蛇形延遲線112。第一蛇形延遲線111係自輸入端200沿一第一延伸方向L1延伸至一第一貫穿孔2，第二蛇形延遲線112係平行於第一蛇形延遲線對11，並自輸入端200沿第一延伸方向L1延伸至一第二貫穿孔3。
具體來說，第二蛇形延遲線112包含一第一主蛇形延遲線段1121、一第一轉接蛇形延遲線段1122與一第一副蛇形延遲線段1123，第一主蛇形延遲線段1121係自輸入端200延伸，並具有一第一寬度W1，第一轉接蛇形延遲線段1122係連接於第一主蛇形延遲線段1121與第一副蛇形延遲線段1123之間，第一副蛇形延遲線段1123係延伸至第二貫穿孔3，並具有一第二寬度W2，且第二寬度W2係小於第一寬度W1，也就是說，第一轉接蛇形延遲線段1122的寬度是由第一寬度W1漸窄至第二寬度W2。
第二蛇形延遲線對12係平行於第一蛇形延遲線對11而設置於佈線層1001，並包含一第三蛇形延遲線121以及一第四蛇形延遲線122。第三蛇形延遲線121係自一第三貫穿孔4沿相反於第一延伸方向L1之一第二延伸方向L2延伸至一第四貫穿孔5。而第四蛇形延遲線122 係平行於第三蛇形延遲線121，並自一第五貫穿孔6沿第二延伸方向L2延伸至一第六貫穿孔7。
具體來說，第三蛇形延遲線121包含一第二主蛇形延遲線段1211、一第二轉接蛇形延遲線段1212與一第二副蛇形延遲線段1213，第二主蛇形延遲線段1211係延伸至第四貫穿孔5，並具有一第三寬度W3，且第三寬度W3與第一寬度W1相等。第二轉接蛇形延遲線段1212係連接於第二主蛇形延遲線段1211與第二副蛇形延遲線段1213之間，第二副蛇形延遲線段1213係自第三貫穿孔4延伸，並具有一第四寬度W4，第四寬度W4係小於第三寬度W3，也就是說，第二轉接蛇形延遲線段1212的寬度是由第三寬度W3漸窄至第四寬度W4。
此外，第四蛇形延遲線122包含一第三主蛇形延遲線段1221、一第三轉接蛇形延遲線段1222與一第三副蛇形延遲線段1223，第三主蛇形延遲線段1221係自第五貫穿孔6延伸，並具有一第五寬度W5，第三轉接蛇形延遲線段1222係連接於第三主蛇形延遲線段1221與第三副蛇形延遲線段1223之間，第三副蛇形延遲線段1223係延伸至第六貫穿孔7，並具有一第六寬度W6，且第六寬度W6係小於第五寬度W5，也就是說，第三轉接蛇形延遲線段1222的寬度是由第五寬度W5漸窄至第六寬度W6。
第一轉折蛇形延遲線對13係設置於第一介電基材層1002，並包含一第五蛇形延遲線131以及一第六蛇形延遲線132。第五蛇形延遲線131係電性連接於第一貫穿 孔2與第五貫穿孔6，進而電性連接於第一蛇形延遲線111與第四蛇形延遲線122，第六蛇形延遲線132係平行於第五蛇形延遲線131而設置於第五蛇形延遲線131之右側，並電性連接於第二貫穿孔3與第三貫穿孔4，進而電性連接於第二蛇形延遲線112與第三蛇形延遲線121，此外，第五蛇形延遲線131的長度是大於第六蛇形延遲線132的長度，而寬度是彼此相等，但在此需要一提的是，第五蛇形延遲線131與第六蛇形延遲線132的寬度(線寬)是與第二寬度W2、第四寬度W4與第六寬度W6相同以及第八寬度W8相同，但在其他實施例中，並不限於此。
第三蛇形延遲線對14係平行於第一蛇形延遲線對11與第二蛇形延遲線對12而設置於佈線層1001，並電性連接於一輸出端300，且包含一第七蛇形延遲線141以及一第八蛇形延遲線142。第七蛇形延遲線141係自一第七貫穿孔8沿第一延伸方向L1延伸至輸出端300，第八蛇形延遲線142係平行於第七蛇形延遲線141，並自一第八貫穿孔9沿第一延伸方向L1延伸至輸出端300。
具體來說，第七蛇形延遲線141包含一第四主蛇形延遲線段1411、一第四轉接蛇形延遲線段1412與一第四副蛇形延遲線段1413，第四主蛇形延遲線段1411係延伸至輸出端300，並具有一與第一寬度W1、第三寬度W3、第五寬度W5相等之第七寬度W7，第四轉接蛇形延遲線段1412係連接於第四主蛇形延遲線段1411與第四副蛇形延遲線段1413之間，第四副蛇形延遲線段1413係 自第七貫穿孔8延伸，並具有一第八寬度W8，第八寬度W8係小於第七寬度W7，也就是說，第四轉接蛇形延遲線段1412的寬度是由第七寬度W7漸窄至第八寬度W8。
第二轉折蛇形延遲線對15係設置於第一介電基材層1002，並包含一第九蛇形延遲線151以及一第十蛇形延遲線152。第九蛇形延遲線151係電性連接於第六貫穿孔7與第七貫穿孔8，進而電性連接於第四蛇形延遲線122與第七蛇形延遲線141，第十蛇形延遲線152係平行於第九蛇形延遲線151而設置於第九蛇形延遲線151之右側，並電性連接於第四貫穿孔5與第八貫穿孔9，進而電性連接於第三蛇形延遲線121與第八蛇形延遲線142。此外，第十蛇形延遲線152的長度是大於第九蛇形延遲線151的長度，而寬度是彼此相等，且在此需要一提的是，第九蛇形延遲線151與第十蛇形延遲線152的寬度(線寬)是與第二寬度W2、第四寬度W4、第六寬度W6以及第八寬度W8相同，但在其他實施例中，並不限於此。
另外，上述第一蛇形延遲線對11、第二蛇形延遲線對12、第一轉折蛇形延遲線對13、第三蛇形延遲線對14與第二轉折蛇形延遲線對15係由一微帶線或一埋入式微帶線所構成。
此外，在此值得一提的是，如第二A圖所示，第二蛇形延遲線112以及第三蛇形延遲線121在交越第五蛇形延遲線131之前的寬度即已縮小，也就是說，以同一水平 面來說，第一轉接蛇形延遲線段1122以及第二轉接蛇形延遲線段1212是鄰近於第五蛇形延遲線131，但於第五蛇形延遲線131之前(左側)設置；而如第二B圖所示，第四蛇形延遲線122以及第七蛇形延遲線141在交越第十蛇形延遲線152之前的寬度即已縮小，換句話說，以同一水平面來說，第三轉接蛇形延遲線段1222以及第四轉接蛇形延遲線段1412是鄰近於第十蛇形延遲線152，但於第十蛇形延遲線152之前(右側)設置，藉以進一步抑制共模雜訊的產生。
為了使本領域所屬技術人員可確實了解本發明較佳實施例所提供之換層佈線式差模蛇形延遲線結構1與先前技術所提供之差模蛇形延遲線結構PA1之差異，請一併參閱第四圖至第五A圖，第四圖係顯示本發明較佳實施例與先前技術之第一時域分析波形示意圖(輸出端接收到之共模雜訊波形)，第四A圖係顯示本發明較佳實施例與先前技術之第一頻域分析波形示意圖(縱軸為|S cd 21 |，表輸出端接收到之共模波形)，第五圖係顯示本發明較佳實施例與先前技術之第二時域分析波形示意圖(輸入端接收到之反射波形)，第五A圖係顯示本發明較佳實施例與先前技術之第二頻域分析波形示意圖(縱軸為|S dd 11 |，表示輸入端接收到之反射波形)。
其中，波形1000、3000、5000與7000係為差模蛇形延遲線PA1之模擬波形，波形2000、4000、6000與8000係為換層佈線式差模蛇形延遲線結構1之模擬波形。如第四圖與四A圖所示，由波形1000與波形2000的比較 以及波形3000與波形4000的比較可知，不管是時域或是頻域，在差模轉共模的模態的情況下，波形1000與3000的振福相較於波形2000與4000來得大，也就是說，在採用了本發明較佳實施例所提供之換層佈線式差差模蛇形延遲線結構1後，可確實地抑制共模雜訊。
如第五圖與第五A圖所示，由波形5000與波形6000的比較以及波形7000與波形8000的比較可知，不管是時域或是頻域，都可看出波形5000、7000的振幅都較波形6000、8000來得大，換句話說，本發明較佳實施例所提供之換層佈線式差模蛇形延遲線結構1可確實保持較佳的訊號完整性。
此外，由於本發明較佳實施例進一步採用「第二蛇形延遲線112以及第三蛇形延遲線121在交越第五蛇形延遲線131之前的寬度即已縮小」以及「第四蛇形延遲線122以及第七蛇形延遲線141在交越第十蛇形延遲線152之前的寬度即已縮小」之技術手段，因此可降低在交越處所產生的電容效應，進而可得到較佳的訊號完整性(若不採用會產生較大之振幅而有較差之訊號完整性)。
綜合以上所述，本發明之精神在於將彎折處的蛇形延遲線換層至第一介電基材層，使其不會產生先前技術內轉角與外轉角延遲時間不同之問題，因此，在採用了本發明較佳實施例之換層佈線式差模蛇形延遲線結構後，由於彎折處之蛇形延遲線對換層設置於介電基材層，使得差模訊號於內轉角與外轉角的延遲時間相等，因而相較於先前技術可確實抑制共模雜訊。
此外，也由於進一步在交越處使延遲線的寬度縮小，因而可降低電容效應的影響，進而可進一步抑制共模雜訊，使得電路設計上可保有更佳的訊號完整性。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
1‧‧‧換層佈線式差模蛇形延遲線結構
11‧‧‧第一蛇形延遲線對
111‧‧‧第一蛇形延遲線
112‧‧‧第二蛇形延遲線
12‧‧‧第二蛇形延遲線對
121‧‧‧第三蛇形延遲線
122‧‧‧第四蛇形延遲線
13‧‧‧第一轉折蛇形延遲線對
131‧‧‧第五蛇形延遲線
132‧‧‧第六蛇形延遲線
14‧‧‧第三蛇形延遲線對
141‧‧‧第七蛇形延遲線
142‧‧‧第八蛇形延遲線
15‧‧‧第二轉折蛇形延遲線對
151‧‧‧第九蛇形延遲線
152‧‧‧第十蛇形延遲線
2‧‧‧第一貫穿孔
3‧‧‧第二貫穿孔
4‧‧‧第三貫穿孔
5‧‧‧第四貫穿孔
6‧‧‧第五貫穿孔
7‧‧‧第六貫穿孔
8‧‧‧第七貫穿孔
9‧‧‧第八貫穿孔
200‧‧‧輸入端
300‧‧‧輸出端
L1‧‧‧第一延伸方向
L2‧‧‧第二延伸方向

Claims (7)

  1. 一種換層佈線式差模蛇形延遲線結構，係用以佈設於一基板，該基板具有一佈線層、一第一介電基材層與一第二介電基材層，該換層佈線式差模蛇形延遲線結構包含：一第一蛇形延遲線對，係設置於該佈線層，並電性連接於一輸入端，該第一蛇形延遲線對包含：一第一蛇形延遲線，係自該輸入端沿一第一延伸方向延伸至一第一貫穿孔；以及一第二蛇形延遲線，係平行於該第一蛇形延遲線對，並自該輸入端沿該第一延伸方向延伸至一第二貫穿孔；一第二蛇形延遲線對，係平行於該第一蛇形延遲線對而設置於該佈線層，包含：一第三蛇形延遲線，係自一第三貫穿孔沿相反於該第一延伸方向之一第二延伸方向延伸至一第四貫穿孔；以及一第四蛇形延遲線，係平行於該第三蛇形延遲線，並自一第五貫穿孔沿該第二延伸方向延伸至一第六貫穿孔；一第一轉折蛇形延遲線對，係設置於該第一介電基材層，並包含：一第五蛇形延遲線，係電性連接於該第一貫穿孔與該第五貫穿孔，藉以電性連接於該第一蛇形延遲線與該第四蛇形延遲線；以及一第六蛇形延遲線，係平行於該第五蛇形延遲線，並電 性連接於該第二貫穿孔與該第三貫穿孔，藉以電性連接於該第二蛇形延遲線與該第三蛇形延遲線；一第三蛇形延遲線對，係平行於該第一蛇形延遲線對與該第二蛇形延遲線對而設置於該佈線層，並電性連接於一輸出端，該第三蛇形延遲線對包含：一第七蛇形延遲線，係自一第七貫穿孔沿該第一延伸方向延伸至該輸出端；以及一第八蛇形延遲線，係平行於該第七蛇形延遲線，並自一第八貫穿孔沿該第一延伸方向延伸至該輸出端；以及一第二轉折蛇形延遲線對，係設置於該第一介電基材層，並包含：一第九蛇形延遲線，係電性連接於該第六貫穿孔與該第七貫穿孔，藉以電性連接於該第四蛇形延遲線與該第七蛇形延遲線；以及一第十蛇形延遲線，係平行於該第九蛇形延遲線，並電性連接於該第四貫穿孔與該第八貫穿孔，藉以電性連接於該第三蛇形延遲線與該第八蛇形延遲線。
  2. 如申請專利範圍第1項所述之換層佈線式差模蛇形延遲線結構，其中，該第二蛇形延遲線包含一第一主蛇形延遲線段、一第一轉接蛇形延遲線段與一第一副蛇形延遲線段，該第一主蛇形延遲線段係自該輸入端延伸，並具有一第一寬度，該第一轉接蛇形延遲線段係連接於該第一主蛇形延遲線段與該第一副蛇形延遲線段之間，該第一副蛇形延遲 線段係延伸至該第二貫穿孔，並具有一第二寬度，該第二寬度係小於該第一寬度。
  3. 如申請專利範圍第1項所述之換層佈線式差模蛇形延遲線結構，其中，該第三蛇形延遲線包含一第二主蛇形延遲線段、一第二轉接蛇形延遲線段與一第二副蛇形延遲線段，該第二主蛇形延遲線段係延伸至該第四貫穿孔，並具有一第三寬度，該第二轉接蛇形延遲線段係連接於該第二主蛇形延遲線段與該第二副蛇形延遲線段之間，該第二副蛇形延遲線段係自該第三貫穿孔延伸，並具有一第四寬度，該第四寬度係小於該第三寬度。
  4. 如申請專利範圍第1項所述之換層佈線式差模蛇形延遲線結構，其中，該第四蛇形延遲線包含一第三主蛇形延遲線段、一第三轉接蛇形延遲線段與一第三副蛇形延遲線段，該第三主蛇形延遲線段係自該第五貫穿孔延伸，並具有一第五寬度，該第三轉接蛇形延遲線段係連接於該第三主蛇形延遲線段與該第三副蛇形延遲線段之間，該第三副蛇形延遲線段係延伸至該第六貫穿孔，並具有一第六寬度，該第六寬度係小於該第五寬度。
  5. 如申請專利範圍第1項所述之換層佈線式差模蛇形延遲線結構，其中，該第七蛇形延遲線包含一第四主蛇形延遲線段、一第四轉接蛇形延遲線段與一第四副蛇形延遲線段，該第四主蛇形延遲線段係延伸至該輸出端，並具有一第七 寬度，該第四轉接蛇形延遲線段係連接於該第四主蛇形延遲線段與該第四副蛇形延遲線段之間，該第四副蛇形延遲線段係自該第七貫穿孔延伸，並具有一第八寬度，該第八寬度係小於該第七寬度。
  6. 如申請專利範圍第1項所述之換層佈線式差模蛇形延遲線結構，其中，該第一蛇形延遲線對、該第二蛇形延遲線對、該第三蛇形延遲線對、該第一轉折蛇形延遲線對與該第二轉折蛇形延遲線對係由一微帶線以及一埋入式微帶線中之一者所構成。
  7. 如申請專利範圍第1項所述之換層佈線式差模蛇形延遲線結構，其中，該基板更包含一接地層，且該基板係由該佈線層、該第一介電基材層、該第二介電基材層與該接地層依序堆疊所組成。
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