TWI472932B

TWI472932B - 數位訊號處理裝置及其處理方法

Info

Publication number: TWI472932B
Application number: TW101146111A
Authority: TW
Inventors: Tsung Hsien Hsieh
Original assignee: Nuvoton Technology Corp
Priority date: 2012-12-07
Filing date: 2012-12-07
Publication date: 2015-02-11
Also published as: CN103870437A; TW201423438A; US20140164460A1

Description

數位訊號處理裝置及其處理方法

本發明實施例是有關於一種訊號處理技術，且特別是有關於一種數位訊號處理裝置及其處理方法。

由於數位儲存或計算機處理技術的流行，一般訊號處理常用快速傅立葉轉換(Fast Fourier Transform，FFT)來求得訊號所對應的頻譜，而離散傅立葉轉換(Discrete Fourier Transform，DFT)提供了一個對連續傅立葉轉換的離散逼近技術，並在許多領域中它是非常有用的。基於DFT演算法的快速傅立葉轉換的應用範圍相當廣泛，例如雷達、無線通信、醫療成像、頻譜分析和聲學。

有鑑於此，本發明實施例提出一種數位訊號處理裝置及其處理方法，透過傅立葉轉換(Fourier Transform)的方式處理訊號。

本發明實施例提出一種數位訊號處理裝置，其包括記憶體、控制邏輯單元、蝴蝶運算器、選擇器、第一轉動係數產生器、第二轉動係數產生器以及轉動係數閂鎖器。記憶體具有資料輸出端、資料輸入端與位址端。控制邏輯單元電性連接資料位址端。蝴蝶運算器電性連接資料輸出端、資料輸入端與控制邏輯單元。選擇器電性連接蝴蝶運算器與控制邏輯單元。第一轉動係數產生器與第二轉動係數產生器電性連接控制邏輯單元與選擇器。第一轉動係數產生器與第二轉動係數產生器分別提供第一子轉動係數與第二子轉動係數。轉動係數閂鎖器電性連接控制邏輯單元與蝴蝶運算器。轉動係數閂鎖器用以閂鎖第一子轉動係數與第二子轉動係數透過蝴蝶運算器的複數乘法運算後的權重值。

在本發明的一實施例中，數位訊號處理裝置更包括第一資料閂鎖器、第二資料閂鎖器與資料多工器。第一資料閂鎖器與第二資料閂鎖器，電性連接資料輸出端、控制邏輯單元與蝴蝶運算器。資料多工器電性連接蝴蝶運算器、轉動係數閂鎖器與控制邏輯單元。資料多工器根據控制邏輯單元的控制將運算結果寫回至記憶體中對應的位置。

在本發明的一實施例中，蝴蝶運算器包括複數乘法器、複數加法器與複數減法器。複數乘法器電性連接選擇器、轉動係數閂鎖器與資料多工器，複數乘法器進行前述的複數乘法運算並產生權重值。複數加法器電性連接第一資料閂鎖器、第二資料閂鎖器與資料多工器。複數減法器電性連接第一資料閂鎖器、第二資料閂鎖器與選擇器。

在本發明的一實施例中，蝴蝶運算器執行基數為2的蝴蝶運算。

在本發明的一實施例中，若記憶體儲存N點資料且假設Q是表示對應N/2點所需的位址位元數，則時，任一權重值，，其中k=0,1,2,...,，對任意的k值，可以用一個Q-bit二進為表示法來表示，假設，且,a_i 與a_j +R{1,0}、R為整數且0R(Q-1).則k可改寫成，權重值可改寫成，其中為第一子轉動係數，為第二子轉動係數。

在本發明的一實施例中，若記憶體儲存N點資料且假設Q是表示對應N/2點所需的位址位元數，則時，第一轉動係數產生器與第二轉動係數產生器的記憶體空間分別儲存個第一子轉動係數與個第二子轉動係數或是分別儲存個第一子轉動係數與個第二子轉動係數，其中floor( )為一數學函數而以無條件捨去方式來取得整數，而ceiling( )為一數學函數而以無條件進位方式來取得整數。

本發明另一實施例提出一種數位訊號處理方法，包括：提供儲存N點資料之一記憶體；提供第一子轉動係數與第二子轉動係數；將第一子轉動係數與第二子轉動係數透過蝴蝶運算器的複數乘法器進行複數乘法運算以產生權重值；將權重值應用至N點資料的快速傅立葉轉換以產生多個經轉置值；以及將這些經轉置值寫回至該記憶體。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

FFT是以DFT為基礎來大量節省計算量。對於具有N點資料的輸入向量x，進行離散傅立葉轉換(Discrete Fourier Transform，DFT)之後為具有N點資料的輸出向量X，離散傅立葉轉換式子如等式1所示：其中係數稱為轉動係數(twiddle factor)。

倘若根據上面的等式1來直接計算這些N點的DFT，直接算術所需的操作數是約N² 個複數乘法和N*(N-1)個複數加法。顯然，這是一個非常低效率且不切實際的方式。如果沒有任何優化執行，DFT將因消耗巨大的計算資源而不能夠應用於大部分的實際應用。

在下面的段落中，將以基數為2的分頻(Decimation in Frequency，DIF)算法作為一個例子，顯示如何顯著降低DFT的計算。當N點資料的輸入向量x為2的冪次方時，上述等式1的N點資料的輸出向量可以分解成偶數和奇數部分如下，其中偶數頻率的點可寫成如等式2，而奇數頻率的點可寫成如等式3，以及

上述等式2和等式3揭示頻率輸出X(k)的偶數索引值和奇數索引值可以藉由較短的點資料來運算DFT。如圖1所示，可以得到以「基數為2的分頻」的快速傅立葉轉換的蝴蝶運算(butterfly operation)示意圖，其中轉動係數可寫成如等式4。

圖2是說明16點分頻的快速傅立葉轉換的訊號處理流程圖。圖3是說明一般單一處理單元之架構。請同時參閱圖2與圖3，訊號處理流程圖的左邊是欲進行快速傅立葉轉換運算之原始資料(在此以16點為例)，右邊則是完成快速傅立葉轉換運算之目的資料。圖中「⊕」表示進行複數加法，「」表示進行複數減法，「」表示進行複數乘法。進行快速傅立葉轉換運算之原始資料需事先存放於記憶體110中。在進行第一步驟S0時，處理單元120依序自記憶體110中讀取資料對[x(0)、x(8)]、[x(1)、x(9)]、[x(2)、x(10)]、...、[x(7)、x(15)]以分別進行一次蝴蝶運算(含複數加法、複數減法與複數乘法運算)，並且將每次運算結果寫回至記憶體110。等到第一步驟(step)S0完成時，處理單元120開始進行第二步驟S1，亦即依序自記憶體110中讀取第一步驟S0運算結果之資料對[x(0)、x(4)]、...、[x(3)、x(7)]、[x(8)、x(12)]、...、[x(11)、x(15)]以分別進行一次蝴蝶運算，並且將每次運算結果寫回至記憶體110。以此類推，以繼續完成步驟S2與S3。因此即可以單一處理單元完成16點快速傅立葉轉換運算。同樣的方法可以類推至任意長度之快速傅立葉轉換運算。

直接運算DFT所需要的計算複雜度為N² ，如此在一個分頻的快速傅立葉轉換的訊號處理系統中，快速地得到運算結果且可把原先計算複雜度從N² 個複數乘法減少至

由於FFT發揮越來越重要的作用，許多實施FFT的研究提出了實現更快、更準確的DFT結果。無論什麼樣的實施方法所需的記憶體與轉動係數產生器(twiddle factor generator)的空間始終是評估實施過程中必須考慮的一個因素。圖4是說明一般基於蝴蝶運算的數位訊號處理裝置之架構圖。數位訊號處理裝置400包括記憶體110及處理單元120，而處理單元120包括蝴蝶運算器(butterfly arithmetic unit)122、控制邏輯單元124以及轉動係數產生器126。對於N點的FFT運算，記憶體110儲存N點資料，轉動係數產生器126需儲存N/2點的轉動係數。例如，對於儲存131072點資料的記憶體110，轉動係數產生器126需儲存65536點的轉動係數。由此可見，當FFT所運算的取樣點增加時，記憶體110與轉動係數產生器126的尺寸也顯著增加，同時轉動係數產生器126的功耗也跟著增加。

為了解決上述技術問題，本發明一實施例提出一種運算架構。請參閱等式4，對於任意數k而，轉動係數可根據指數特性而改寫成如等式5。

倘若對應N/2點所需的位址位元數(address bit number)，則對於任意數k可以用二進位型式的Q位元表示如等式7。

將等式7代入等式6的項次“k”中，得到下述的等式8和9。

從等式7、8和9，任何給定的二進位數字k可分解成兩部分，第一部份包含最低有效位元(least significant bit，LSB)的R個位元，而第二部份包含最高有效位元(most significant bit，MSB)的“Q-R”個位元，且對應的轉動係數可藉由兩個子轉動係數(sub-twiddle factor)進行複數乘法運算而得之。由於0A_r (2^R -1)且0A_r' (2^Q-R -1)，所需記憶體空間用來儲存的和的點數分別為2^R 和2^Q-R ，所以轉動係數的點數由原先的2^Q 個可以減少為“2^R +2^Q-R ”個。

對於最佳的R值可如下列等式10進行微分運算。

對於等式10，當時，所解得的子轉動係數的點數為最小值。由於R為整數，故可令其中floor( )為數學函數而以無條件捨去方式來取得整數(round-down operation)。在本發明另一實施例中，亦可令，其中ceiling( )為數學函數而以無條件進位方式來取得整數(round-up operation)。

基於等式11，若N點的FFT資料且時，所需轉動係數產生的點數由原先的2^Q 個減少為“”個。例如，對於8192點的FFT資料，原始轉動係數的點數為4096個，但藉由分解為兩個子轉動係數的方式，所需的點數為個，因此對於整體的轉動係數的點數減少32倍(4096/128=32)，故可大幅減少所需的記憶體空間。

基於將轉動係數分解為子轉動係數的運算架構，圖5是依照本發明一實施例之數位訊號處理裝置500的示意圖。請參閱圖5。數位訊號處理裝置500包括記憶體510、蝴蝶運算器520、控制邏輯單元540、選擇器570、轉動係數產生器550和560以及轉動係數閂鎖器580。

在此值得一提的是，若記憶體510儲存N點資料且時，根據等式7至等式9，轉動係數產生器550針對最低有效位元的R個位元可提供子轉動係數B1，子轉動係數，而轉動係數產生器560針對最高有效位元的“Q-R”個位元可提供子轉動係數B2，子轉動係數，其中k=0,1,2,..., 、a_i 與a_j {1,0}、R為整數且0R(Q-1)。

此外，根據等式11，若記憶體510儲存N點資料且時，轉動係數產生器550的記憶體空間可預先儲存子轉動係數B1的點數為個，子轉動係數。另外，轉動係數產生器560的記憶體空間可預先儲存子轉動係數B2的點數為個，子轉動係數，其中floor( )為數學函數而以無條件捨去方式來取得整數。

承上述，記憶體510具有資料輸入端din、資料輸出端dout與位址端addr。控制邏輯單元540電性連接資料位址端addr。蝴蝶運算器520電性連接資料輸出端dout、資料輸入端din與控制邏輯單元540。選擇器570電性連接蝴蝶運算器520與控制邏輯單元540。兩個轉動係數產生器550和560電性連接控制邏輯單元540與選擇器570。轉動係數閂鎖器580電性連接控制邏輯單元540與蝴蝶運算器520。

經由控制邏輯單元540的控制，當子轉動係數B1與子轉動係數B2透過蝴蝶運算器520的複數乘法運算後，轉動係數閂鎖器580可閂鎖B1和B2經複數乘法運算後的權重值W1(轉動係數)。倘若根據等式9，則權重值W1的通式可表示為

另外，數位訊號處理裝置500還包括資料閂鎖器522、資料閂鎖器524與資料多工器532。蝴蝶運算器520可包括複數乘法器530、複數加法器526與複數減法器528。複數乘法器530電性連接選擇器570與轉動係數閂鎖器580。資料多工器532電性連接複數加法器526、複數乘法器530、控制邏輯單元540與資料輸入端din。複數加法器526電性連接資料閂鎖器522和524。複數減法器528電性連接資料閂鎖器522和524與選擇器570。選擇器570例如可為乘法輸入選擇器，依據控制信號將輸入信號輸出至複數乘法器530以進行後續的運算。資料閂鎖器522與資料閂鎖器524電性連接資料輸出端dout與控制邏輯單元540與蝴蝶運算器520。資料閂鎖器522和/或資料閂鎖器524透過資料輸出端dout由記憶體510讀取資料，再輸出至複數加法器526和/或複數減法器528進行運算。

此外，在一變化實施例中亦可不需設置資料閂鎖器522和/或資料閂鎖器524。舉例來說，可透過設置兩個資料輸出端dout的方式，經由一控制邏輯單元(例如控制邏輯單元540或另行設置的控制邏輯單元)產生例如兩個記憶體存取位址，由記憶體510中對應的位置讀取資料並透過資料輸出端dout輸出至複數加法器526和/或複數減法器528。

控制邏輯單元540可用來進行如下的相關控制：(a)產生記憶體510的存取位址，以從記憶體510中對應的位置讀出資料及/或將資料寫回至記憶體510中對應的位置；(b)使轉動係數產生器550和560根據存取位址分別產生子轉動係數B1和B2；(c)控制選擇器570中的兩種輸入對，以對其中一種輸入對以在複數乘法器530進行複數乘法運算，例如選擇器570具有兩種輸入對，第一種輸入對是由子轉動係數B1與B2進行複數乘法運算得到權重值W1，第二種輸入對是由複數減法器528的運算結果與權重值W1進行複數乘法運算；(d)對轉動係數閂鎖器580的權重值W1進行閂鎖控制；(e)對資料多工器532的運算結果寫回至記憶體510；以及(f)對記憶體510的資料進行閂鎖控制。

在此值得一提的是，經由運算得到權重值W1、或是由複數減法器528的運算結果與權重值W1進行複數乘法運算可透過同一個複數乘法器530。由於複數乘法器530的電路複雜，而本實施例可藉由共用一個複數乘法器530的方式可避免數位訊號處理裝置500的增加龐大電路面積。

此外，數位訊號處理裝置500中的蝴蝶運算器520可搭配資料閂鎖器522和524進行如圖2的流程，以執行基數為2的蝴蝶運算。資料閂鎖器522和524自記憶體510中讀取資料對[x(0)、x(8)]、[x(1)、 x(9)]、[x(2)、x(10)]、...、[x(7)、x(15)]以分別進行一次蝴蝶運算(含複數加法、複數減法與複數乘法運算)，並且資料多工器532將每次運算結果寫回至記憶體510中對應的位置。等到第一步驟(step)S0完成時，數位訊號處理裝置500開始進行第二步驟S1，亦即依序自記憶體510中讀取第一步驟S0運算結果之資料對[x(0)、x(4)]、...、[x(3)、x(7)]、[x(8)、x(12)]、...、[x(11)、x(15)]以分別進行一次蝴蝶運算，並且將每次運算結果寫回至記憶體510。以此類推，以繼續完成步驟S2與S3。基此教示內容，本領域具有通常知識者應當可基於同樣的方法推演/類推至任意長度之快速傅立葉轉換運算，故而在此並不再加以贅述之。

基於上述實施例所揭示的內容，可以彙整出一種通用的數位訊號處理方法。更清楚來說，圖6繪示為本案實施例的數位訊號處理方法的流程圖。請合併參閱圖5和圖6，本實施例的數位訊號處理方法可以包括以下步驟。

如步驟S601所示，提供儲存N點資料之記憶體510。

如步驟S603所示，提供(第一)子轉動係數B1與(第二)子轉動係數B2，若時，轉動係數產生器550的記憶體空間可預先儲存子轉動係數B1的點數為個，子轉動係數，而轉動係數產生器560的記憶體空間可預先儲存子轉動係數B2的點數為個，子轉動係數，其中floor( )為數學函數而以無條件捨去方式來取得整數。

如步驟S605所示，將子轉動係數B1與子轉動係數B2透過蝴蝶運算器520的複數乘法器530進行複數乘法運算以產生權重值W1。

如步驟S607所示，將權重值W1應用至N點資料的快速傅立葉轉換以產生多個經轉置值(亦即經由蝴蝶運算的每次運算結果)。

如步驟S609所示，將這些經轉置值寫回至記憶體510。

綜上所述，本案的數位訊號處理裝置500可使整體的轉動係數的點數驟減，而欲求得的轉動係數可藉由將轉動係數產生器550和560的輸出做一次複數乘法運算而得之。顯然地，本發明實施例因採用指數特性將轉動係數拆解成兩種轉動係數，再以快速傅立葉轉換架構中的蝴蝶運算器算出此轉動係數而不用增加龐大的額外電路，故不會大幅增加電路面積，另一方面可以有效地減少儲存所需用於蝴蝶運算的轉動係數的數量。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

110‧‧‧記憶體

120‧‧‧處理單元

122‧‧‧蝴蝶運算器

124‧‧‧控制邏輯單元

126‧‧‧轉動係數產生器

400、500‧‧‧數位訊號處理裝置

510‧‧‧記憶體

520‧‧‧蝴蝶運算器

522、524‧‧‧資料閂鎖器

526‧‧‧複數加法器

528‧‧‧複數減法器

530‧‧‧複數乘法器

532‧‧‧資料多工器

540‧‧‧控制邏輯單元

550、560‧‧‧轉動係數產生器

570‧‧‧選擇器

580‧‧‧轉動係數閂鎖器

addr‧‧‧位址端

B1、B2‧‧‧子轉動係數

din‧‧‧資料輸入端

dout‧‧‧資料輸出端

W1‧‧‧權重值(轉動係數)

S01~S1、S601~S609‧‧‧步驟

下面的所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。

圖1為快速傅立葉轉換的蝴蝶運算示意圖。

圖2是說明16點快速傅立葉轉換的訊號處理流程圖。

圖3是說明一般單一處理單元之架構。

圖4是說明一般基於蝴蝶運算的數位訊號處理裝置之架構圖。

圖5是依照本案實施例之數位訊號處理裝置的示意圖。

圖6是本案實施例之訊號處理方法的流程圖。

500‧‧‧數位訊號處理裝置