TWI463602B - 用於埋入之傳導層之矽化凹槽接觸 - Google Patents

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Description

用於埋入之傳導層之矽化凹槽接觸
本發明係關於半導體結構，且特定而言係關於具有一埋入之傳導層及一至該埋入之傳導層的矽化凹槽接觸之半導體結構及其製造方法。
本發明係在政府資助下進行(由美國國防高級研究計劃局(DARPA)授予之合同第BAA N66001-03-X-6010號、第N66001-05-C-8013號)。政府對本發明享有某些權利。
多種半導體器件(例如，雙極電晶體、正-本質-負(PIN)二極體及變容二極體)以垂直組態形成，該垂直組態需要位於半導體基板內且在自半導體基板之表面某深度處的埋入之端子。至此等埋入之端子的接觸經由位於半導體基板內的一埋入之傳導層(諸如，經重度摻雜之埋入之半導體層)及自半導體基板之表面垂直延伸至埋入之傳導層的一透穿件而形成。
通常，透穿件(或如替代地稱之為「沈降植入區(sinker implant region)」)藉由離子植入形成，該離子植入係植入至位於埋入之傳導層之一部分上之半導體區中使得該半導體區由摻雜劑重度摻雜。通常為約1.0×10-3 Ω-cm或更小之相對較低之傳導率可藉由在自約3.0×1019 /cm3 至約5.0×1021 /cm3 之範圍內且較佳在約2.0×1020 /cm3 或更高的摻雜劑濃度下之重度離子植入而達成。透穿件之功能係提供至埋入之傳導層的低電阻電流路徑，且因此透穿件區之任何電阻皆為寄生性的，亦即，係非所要之不利電路參數。
參看圖1，展示包含一雙極互補金氧半導體(BiCMOS)結構的例示性先前技術結構。例示性先前技術結構包含一半導體基板8，在該半導體基板8內形成有以下各項：一半導體層10、淺凹槽隔離20、一埋入之傳導層28(其在此實例中為次集極)、一透穿件31、雙極電晶體之集極41，以及金氧半導體場效電晶體(MOSFET)的源極及汲極區35。MOSFET之諸組件(諸如，閘極介電質32、閘極導體33、閘極間隔物34以及源極及汲極矽化物39)位於半導體基板8之頂部上。雙極電晶體之諸組件(諸如，本質基極42及外質基極43、發射極基座44、發射極45、透穿件矽化物47、基極矽化物48及發射極矽化物49)亦位於半導體基板8的頂部上。
例示性先前技術結構中之透穿件31包含經重度摻雜之半導體材料。透穿件矽化物47形成於透穿件31之頂表面上，且因此並不直接接觸埋入之導體層28。在此例示性先前技術結構中，透穿件矽化物47、透穿件31及埋入之傳導層28形成雙極電晶體的電流路徑。透穿件31之任何電阻因此促成雙極電晶體結構的寄生電阻。雖然提供相對較低之電阻率，但透穿件中之經摻雜半導體材料的電阻率仍高於矽化物材料的電阻率。同一問題牽涉到具有埋入之傳導層及由經摻雜半導體材料形成之透穿件結構的任何半導體結構。
因此，透穿件之寄生電阻時常使具有埋入之端子之半導體器件的效能降級或受到限制。舉例而言，單位電流增益頻率(unit current gain frequency)(fT )(其為電流增益變為1時之頻率)及最大振盪頻率(fMAX )(其為在雙極電晶體中仍存在功率增益時之最大頻率)可受到接觸次集極之透穿件區的電阻之限制，該次集極為藉由對埋入之半導體區重度摻雜形成的埋入之傳導層。對於另一實例，界定調諧電路中之諧振之銳度的變容二極體之品質因數Q可藉由至埋入之傳導層之透穿件的寄生電阻而降級，該埋入之傳導層可與埋入之電容器電極接觸或與埋入之電容器電極整合。
另外，埋入之傳導層28之深度通常受到形成接觸埋入之傳導層28之透穿件31的能力之限制。為了向埋入之傳導層28提供低電阻電流路徑，透穿件31必須接觸埋入之傳導層。雖然可藉由對半導體區進行植入繼之以具有顯著厚度(例如，大於2微米)之半導體材料的磊晶而形成深的埋入之傳導層，但可藉由離子植入形成之透穿件的深度受到所植入離子之投射範圍(projected range)限制。因此，在深的埋入之傳導層的深度超過所植入離子之投射範圍的情況下，透穿件31並不接觸深的埋入之傳導層。舉例而言，以1.0MeV加速且加速至矽中之硼離子之投射範圍為僅約1.8微米。以1.0MeV加速且加速至矽中之磷離子及砷離子的投射範圍甚至更小，且分別為僅約1.2微米與0.6微米。此外，埋入之傳導層通常需要為約2.0×1020 /cm3 或更高的重度摻雜濃度以達成低電阻率。摻雜劑以此高能量且以此高劑量之植入需要高效能離子植入器上的長植入時間，且因此需要高處理成本。另外，即使使用此等處理步驟，埋入之傳導層之深度仍不會超過2.0微米，除非離子植入能量增加得甚至更高，此難以由市售離子植入器達成。在如圖1中之一種含有接觸埋入之傳導層28之一透穿件31的結構中，埋入之傳導層28之增大的深度亦增大透穿件31之垂直尺寸，且相應地增大透穿件31的電阻。
因此，需要提供與先前技術透穿件結構相比較具有自半導體基板之表面至埋入之傳導層的較小電阻路徑的半導體結構。
另外，需要提供一種具有以下兩項之半導體結構：位於一超過習知離子植入製程之投射範圍之深度處的埋入之傳導層，及至埋入之傳導層的低電阻接觸。
此外，需要提供在最少額外處理步驟及最小處理成本情況下製造具有以下各項之半導體結構的方法：自半導體基板之表面至埋入之傳導層的此較小電阻路徑，及/或位於一超過習知離子植入製程之投射範圍之深度處的此埋入之傳導層。
本發明藉由提供一種具有接觸一埋入之傳導層之一矽化凹槽接觸的半導體結構及其製造方法來解決上文所描述之該等需要。
具體而言，本發明藉由在一矽化製程之前首先在一半導體基板內形成一到達一埋入之傳導層的接觸凹槽而形成矽化凹槽接觸。凹槽接觸矽化物形成於該凹槽之底部處、側壁上及該半導體基板之頂表面的一部分上。隨後以中端(MOL)介電質來填充該凹槽。一接觸通路(contact via)形成於該凹槽接觸矽化物上。可經由與一金屬層之單一矽化反應或經由與多個金屬層之多個矽化反應而形成該凹槽接觸矽化物。
根據本發明之第一實施例，一半導體結構包含：一半導體基板中的一埋入之傳導層；接觸該埋入之傳導層且接觸該半導體層之一頂表面的凹槽接觸矽化物；及位於該凹槽接觸矽化物上及其內之中端(MOL)介電質。
該半導體結構可進一步包含接觸該凹槽接觸矽化物且由該MOL介電質圍繞的接觸通路。該凹槽接觸矽化物可具有楔形側壁。較佳地，該埋入之導體層位於淺凹槽隔離下方，且與該淺凹槽隔離分離。該半導體結構可，或可不，進一步包含直接在該凹槽接觸矽化物下面的一經摻雜半導體區。另外，該經摻雜半導體區可，或可不，接觸該埋入之傳導層。視需要但較佳地，該經摻雜半導體區與一環面在拓撲上異質同形(homeomorphic)，亦即，該經摻雜半導體區可藉由連續拉伸及彎曲而轉變為一環面。
根據本發明，該凹槽接觸矽化物較佳含有：接觸該埋入之傳導層之底部凹槽接觸矽化物；鄰接該底部凹槽接觸矽化物之側壁凹槽接觸矽化物；及位於該半導體基板之頂表面上且鄰接該側壁凹槽接觸矽化物的頂部凹槽接觸矽化物。
根據本發明之該第一實施例，該底部凹槽接觸矽化物、該側壁凹槽接觸矽化物及該頂部凹槽接觸矽化物具有實質上相同的組合物，且係在相同處理步驟期間形成。該底部凹槽接觸矽化物、該側壁凹槽接觸矽化物及該頂部凹槽接觸矽化物藉由以下操作而亦可具有實質上相同的厚度：在凹槽接觸矽化物隨後形成於其上的接觸凹槽中沈積足夠量之金屬，使得該矽化物形成不受該金屬之供應限制。或者，該底部凹槽接觸矽化物之厚度及該側壁凹槽接觸矽化物之厚度可藉由限制該接觸凹槽中之金屬量而小於該頂部凹槽接觸矽化物的厚度。
根據本發明之第二實施例，該底部凹槽接觸矽化物及該側壁凹槽接觸矽化物可具有一第一組合物，且該頂部凹槽接觸矽化物可具有一第二組合物。該第一組合物與該第二組合物可為相同的，或其可為不同的。
另外，該底部凹槽接觸矽化物及該側壁凹槽接觸矽化物可具有一第一厚度，且該頂部凹槽接觸矽化物可具有一第二厚度。該第一厚度與該第二厚度可為不同的。較佳地，該第一厚度大於該第二厚度。
根據本發明之兩個實施例，該半導體結構可進一步包含至少一金屬矽化物區，其中該至少一金屬矽化物區與該凹槽接觸矽化物分離，且與該頂部凹槽接觸矽化物具有實質上相同的組合物及厚度。
根據本發明之第一實施例，一種製造一半導體結構之方法包含：在一半導體基板中形成一埋入之傳導層；形成一接觸凹槽，其自該半導體基板之一頂表面延伸至該埋入之傳導層上；及在相同處理步驟期間形成一凹槽接觸矽化物及至少一金屬矽化物區，其中該凹槽接觸矽化物接觸該埋入之傳導層，延伸至該半導體基板之該頂表面，且與該至少一金屬矽化物區具有實質上相同的組合物。
根據本發明之該第一實施例的該方法可進一步包含：在該半導體基板之該頂表面上形成一介電層；及在形成一接觸凹槽之前以微影方式圖案化並蝕刻在該埋入之傳導層上的該介電層之一部分。
較佳地，在形成該凹槽接觸矽化物及該至少一金屬矽化物區之前移除該介電層。
視需要，根據本發明之該第一實施例的該方法進一步包含形成一經摻雜半導體區，其中該經摻雜半導體區直接位於該凹槽接觸矽化物下面，且接觸該埋入之傳導層。
較佳地，以中端(MOL)介電質填充該接觸凹槽，其中該MOL介電質直接接觸該凹槽接觸矽化物。
可在形成該凹槽接觸矽化物之前形成具有源極及汲極區的至少一金氧半導體場效電晶體(MOSFET)。
該埋入之傳導層之深度可在習知埋入之傳導層之深度的範圍內，亦即，在小於1.8微米之範圍內。或者，該埋入之傳導層之該深度可超過1.8微米，且可在自約2.0微米至約8.0微米的範圍內，其超過習知埋入之傳導層的深度。
根據本發明之第二實施例，一種製造一半導體結構之方法包含：在一半導體基板中形成一埋入之傳導層；形成一接觸凹槽，其自該半導體基板之一頂表面延伸至該埋入之傳導層上；及執行一第一矽化製程以形成一底部凹槽接觸矽化物及側壁凹槽接觸矽化物，其中該底部凹槽接觸矽化物接觸該埋入之傳導層，且該側壁凹槽接觸矽化物鄰接該底部凹槽接觸矽化物；及執行一第二矽化製程以形成一頂部凹槽接觸矽化物，其中該頂部凹槽接觸矽化物係形成於該半導體基板之頂表面上。
根據本發明之該第二實施例的該方法可進一步包含：在該半導體基板之該頂表面上形成一介電層；及在形成一接觸凹槽之前以微影方式圖案化並蝕刻在該埋入之傳導層上的該介電層之一部分。
較佳地，在執行該第一矽化製程之後且在執行該第二矽化製程之前移除該介電層。
視需要，根據本發明之該第二實施例的該方法進一步包含形成一經摻雜半導體區，其中該經摻雜半導體區直接位於該凹槽接觸矽化物下面，且接觸該埋入之傳導層。
較佳地，以中端(MOL)介電質填充該接觸凹槽，其中該MOL介電質直接接觸該凹槽接觸矽化物。
可在形成該凹槽接觸矽化物之前形成具有源極及汲極區的至少一金氧半導體場效電晶體(MOSFET)。
該埋入之傳導層之深度可在習知埋入之傳導層之深度的範圍內，亦即，在小於1.8微米之範圍內。或者，該埋入之傳導層之該深度可超過1.8微米，且可在自約2.0微米至約8.0微米的範圍內，其超過習知埋入之傳導層的深度。
如上文所陳述，本發明係關於具有一埋入之傳導層及一至該埋入之傳導層之矽化凹槽接觸的半導體結構及其製造方法，現藉由附圖詳細描述該等半導體結構及其製造方法。請注意，相同及相應元件由相同參考數字來提及。
參看圖2，根據本發明之例示性半導體結構包含：兩個金氧半導體場效電晶體(MOSFET)、淺凹槽隔離20及一形成於半導體層10內的埋入之傳導層30。兩個MOSFET中之每一者包含：一閘極介電質32、一閘極導體33、一閘極間隔物34以及源極及汲極區35。半導體層10、淺凹槽隔離20、埋入之傳導層30以及源極及汲極區35包含一半導體基板8。
兩個MOSFET在本發明之描述中的使用並不以任何方式限制本發明至例示性結構的應用，而是充當本發明之實用性的示範。將形成於半導體基板上之任何其他半導體器件及/或接觸通路電連接至本發明之結構係在一般熟習此項技術者之知識內，且明確涵蓋於本文中。
包含半導體層10之半導體材料的非限制性實例包括：矽、鍺、矽鍺合金、矽碳合金、矽鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料及其他化合物半導體材料。半導體層10可為本質的，亦即，以小於1.0×1016 /cm3 之摻雜濃度以可忽略含量之摻雜劑摻雜，或可以通常在自約1.0×1016 /cm3 至約1.0×1019 /cm3 之範圍內之摻雜濃度經輕度或中度摻雜。視半導體器件之類型而定，半導體層10之部分可以超過半導體層10之原始摻雜濃度的摻雜濃度加以摻雜，以形成半導體器件之組件(諸如，圖2中的源極及汲極區35以及埋入之傳導層30)。
埋入之傳導層30通常為藉由至半導體基板8中之離子植入形成的經重度摻雜之半導體區。埋入之導體層可為雙極電晶體之次集極、變容二極體或PIN二極體的底部電極，或半導體器件之任何埋入之經摻雜組件。埋入之傳導層30可經p型摻雜或經n型摻雜。埋入之傳導層30中之摻雜濃度係在自約3.0×1019 /cm3 至約5.0×1021 /cm3 之範圍內，且較佳在自約1.0×1020 /cm3 至約5.0×1020 /cm3 之範圍內。埋入之傳導層30之電阻率較佳為約1.0×10-3 Ω-cm或更小。
根據本發明，埋入之傳導層30之深度(其為埋入之傳導層30之頂表面與半導體基板8之頂表面(例如，半導體層10與閘極介電質32之間的界面)之間的垂直距離)並不如在先前技術中般受植入至透穿件中之所植入摻雜劑的最大投射範圍限制，而僅受形成於半導體基板8中之接觸凹槽之深度限制。根據先前技術，對於不超過1MeV(係市售離子植入器之限值)之離子植入能量，習知透穿件之深度對於經n型摻雜之透穿件限於不超過1.2微米之範圍，且對於經p型摻雜之透穿件限於不超過1.8微米的範圍。然而，本發明中接觸凹槽之深度並不受此等約束限制，而可超過2.0微米且可達到8.0微米，藉此致使能夠置放埋入之傳導層30於大於2.0微米之深度處。或者，埋入之傳導層30之深度可處於小於2.0微米之深度或處於小於1.8微米之深度，該深度係在先前技術中已知之習知埋入之傳導層的深度。
藉由在此項技術中熟知之方法於半導體基板8中形成淺凹槽隔離20。舉例而言，當在半導體基板8上形成襯墊介電層之後，將淺凹槽以微影方式圖案化於光阻材料上，且藉由反應性離子蝕刻(RIE)將該圖案轉印至半導體基板8中。將淺凹槽以介電材料且視需要以合適襯裡填充。隨後利用襯墊介電層作為終止層而使填充材料平坦化。隨後移除襯墊介電層中的一些。
至少一半導體器件形成於半導體基板上。在圖2中之例示性結構中，展示兩個MOSFET。圖2中之兩個MOSFET僅為了說明性目的而展示，且並不限制本發明之範疇。任何雙極器件及/或互補金氧半導體(CMOS)器件(諸如，雙極電晶體、MOSFET、二極體、電熔絲及被動組件(電阻器、電容器、電感器、變容二極體等))可根據此項技術中已知之方法形成於半導體基板8中或半導體基板8上。
參看圖3，可較佳藉由至半導體基板8之上覆於埋入之傳導層30的區域中之離子植入而形成所植入柱形半導體區51。通常，所植入柱形半導體區51的面積小於埋入之傳導層30的面積。較佳地，所植入柱形半導體區51以在自約3.0×1019 /cm3 至約5.0×1021 /cm3 之範圍內且較佳在自約1.0×1020 /cm3 至約5.0×1020 /cm3 之範圍內的摻雜劑濃度由具有與埋入之傳導層30之傳導類型相同的傳導類型之摻雜劑進行摻雜。所植入柱形半導體區51之電阻率通常為約1.0×10-3 Ω-cm或更小。
所植入柱形半導體區51如圖3中所示可接觸埋入之傳導層30，或其可不接觸埋入之傳導層30。或者，在實踐本發明時可不使用所植入柱形半導體區51，亦即，所植入柱形半導體區51為選用的。所植入柱形半導體區51可，或可不，接觸埋入之傳導層30。若埋入之傳導層30之深度係在習知離子植入中所植入離子的投射範圍內，則較佳所植入柱形半導體區51接觸埋入之傳導層30。所植入柱形半導體區51之功能為隨後提供一經摻雜半導體區，該經摻雜半導體區向亦將隨後形成之凹槽接觸矽化物提供並行傳導路徑。藉由經摻雜半導體區之使用而實現之額外電流路徑為有益的，但在本發明之實踐中並非為必要的。
自對準矽化物(salicide)遮蔽介電層60形成於半導體基板8上及可能於此處存在於半導體基板8上之其他半導體器件上。自對準矽化物係指如在此項技術中熟知之自對準式矽化物(self-aligned silicide)。自對準矽化物遮蔽介電層60包含介電材料，該介電材料在矽化製程期間防止在安置於介電材料之一側上的半導體材料與安置於介電材料之另一側上的金屬層之間形成矽化物。具體而言，自對準矽化物遮蔽介電層60可包含氮化矽、二氧化矽、氮氧化矽、高K介電材料或其堆疊，且較佳包含氮化矽。自對準矽化物遮蔽介電材料60之厚度可在自約5奈米至約100奈米之範圍內，且較佳係在自約30奈米至約70奈米的範圍內。自對準矽化物遮蔽介電層60可，或可不，向下伏結構施加應力。亦可使用可能彼此間完全上覆或部分上覆的多個自對準矽化物遮蔽介電層60。
參看圖5，光阻材料61塗覆於自對準矽化物遮蔽介電層60之頂表面上，且經以微影方式圖案化以界定用於接觸凹槽的區域。若所植入柱形半導體區51形成於半導體基板8中，則光阻材料61中之開口O較佳與所植入柱形半導體區51之區域的至少一部分重疊。較佳地，光阻材料61中之界定接觸凹槽之區域的開口O在此狀況下位於所植入柱形半導體區51的區域中。
參看圖6，藉由蝕刻半導體基板8之曝露區域(例如，藉由反應性離子蝕刻(RIE))直接在光阻材料61中之開口O下面於半導體基板8中形成接觸凹槽63。接觸凹槽63之深度可與埋入之傳導層30之深度相同，或其可超過埋入之傳導層30的深度。如在附圖2之段落中之一者中所論述，接觸凹槽63之深度可超過2.0微米且可達到8.0微米，或者可處於小於2.0微米之深度或處於小於1.8微米的深度，該深度為在此項技術中已知之習知埋入之傳導層的深度。相應地，接觸凹槽63之深度可在自約2.0微米至約8.0微米之範圍內，或者可在等於或小於約2.0微米的範圍內。
接觸凹槽63可具有楔形側壁，該等側壁具有一如自水平表面量測小於90°的角。圓錐角(taper angle)可在自約60°至約90°之範圍內，且較佳係在自約73°至約85°的範圍內。
若光阻材料61中之開口O與所植入柱形半導體區51之區域的至少一部分重疊，則直接在開口O下面之一定體積的所植入柱形半導體區51被移除。經摻雜半導體區52至少形成於接觸凹槽63之側壁的一部分上。若光阻材料61中之界定接觸凹槽63之區域的開口O位於所植入柱形半導體區51之區域內，則所植入柱形半導體區51之中心部分經移除，使得所植入柱形半導體區51之形成經摻雜半導體區52的剩餘部分在中間具有一孔，該孔對應於接觸凹槽63之形狀。在此狀況下，經摻雜半導體區52與一環面在拓撲上異質同形，亦即，經摻雜半導體區52可藉由連續拉伸及彎曲而轉變為一環面。
參看圖7，藉由諸如灰化之習知方法移除光阻材料61。如必要可執行合適之表面清潔。
根據本發明之第一實施例，自半導體表面上移除自對準矽化物遮蔽介電層60，如圖8中所展示需要在該等半導體表面上形成矽化物。除非在半導體表面上需要未經矽化之部分(亦即，待作為未經矽化半導體表面而留下的部分)，否則完全移除自對準矽化物遮蔽介電層60。若需要一些未經矽化之半導體表面，則自對準矽化物遮蔽介電層60之直接位於待保持不被矽化之半導體表面上之部分保持於半導體結構上，而移除自對準矽化物遮蔽介電層60的剩餘部分。此通常藉由以下操作而達成：將另一光阻材料(未圖示)塗覆於自對準矽化物遮蔽介電層60上，且圖案化該光阻材料以僅移除在需要矽化物形成之半導體表面上的自對準矽化物遮蔽介電層60之部分。矽化物並不形成於絕緣體表面上(諸如，並不形成於淺凹槽隔離20上或閘極間隔物34上)而無關於自對準矽化物遮蔽介電層60於該等絕緣體表面上存在或不存在。在展示於圖8中之根據本發明之例示性結構中，自兩個MOSFET上移除自對準矽化物遮蔽介電層60，使得自對準矽化物可形成於源極及汲極區35上且形成於閘極導體33上。
參看圖9，金屬層70藉由在先前技術中熟知之方法(諸如濺鍍)沈積於半導體基板8上。金屬層70包含一可形成矽化物之金屬，諸如，Ta、Ti、W、Co、Ni、Pt、其他耐火金屬，及其合金。金屬層70之沈積在凹槽63之側壁上或在其他垂直表面上可具有小於100%之步階覆蓋(step coverage)。金屬層70之厚度通常足夠厚以提供多於在對包括接觸凹槽63之側壁的所有曝露半導體表面之後續矽化製程期間所消耗之金屬的金屬。或者，在金屬之供應不受限制之情況下，金屬層70之一些部分(諸如，接觸凹槽63之側壁)可具有少於在矽化製程期間可能消耗之材料的材料。
參看圖10，至少一矽化退火經執行以使金屬層70與直接在下面之半導體材料(包括埋入之傳導層30及接觸凹槽63之側壁中的材料)反應，以形成凹槽接觸矽化物78及視需要至少一金屬矽化物區76。其後(例如)藉由濕式蝕刻移除金屬層70中之未反應之材料。凹槽接觸矽化物78包含：接觸埋入之傳導層30之底部凹槽接觸矽化物78B、形成於接觸凹槽63之側壁上且鄰接底部凹槽接觸矽化物78B的側壁凹槽接觸矽化物78S、位於半導體基板8之頂表面上且鄰接側壁凹槽接觸矽化物78S的頂部凹槽接觸矽化物78T。位於半導體基板8之頂表面上且鄰接側壁凹槽接觸矽化物78S(亦即，與側壁凹槽接觸矽化物78S毗鄰)之矽化物材料包含頂部凹槽接觸矽化物78T。頂部凹槽接觸矽化物78T可充當另一半導體器件的組件。至少一金屬矽化物區76與凹槽接觸矽化物78T分離，亦即，與凹槽接觸矽化物78T不毗鄰。然而，該至少一金屬矽化物區76與頂部凹槽接觸矽化物78T具有實質上相同的組合物及厚度。側壁凹槽接觸矽化物78S可如圖10中所示形成於經摻雜半導體區52上，或在並未形成經摻雜半導體區52的情況下形成於半導體層10之包含接觸凹槽63之側壁的部分上。
底部凹槽接觸矽化物78B、側壁凹槽接觸矽化物78S及頂部凹槽接觸矽化物78T可藉由以下操作而具有實質上相同的厚度：在凹槽接觸矽化物78形成於其上之接觸凹槽63中沈積足夠厚度之金屬層70，使得矽化物形成並不受金屬之供應限制。或者，底部凹槽接觸矽化物78B之厚度及側壁凹槽接觸矽化物78S之厚度可藉由限制接觸凹槽63中之金屬量而小於頂部凹槽接觸矽化物78T的厚度。
根據本發明之第一實施例，所有矽化物(亦即，底部凹槽接觸矽化物78B、側壁凹槽接觸矽化物78S、頂部凹槽接觸矽化物78T及至少一金屬矽化物區76)具有實質上相同的組合物(除下伏半導體材料中由摻雜劑類型及濃度之改變引起的微小變化外)。
參看圖11，中端(MOL)介電質92沈積於半導體基板8之表面及半導體基板8上的半導體結構上，且經平坦化。MOL介電質92填充接觸凹槽63。接觸通路孔形成於MOL介電質92中且以金屬填充以形成接觸通路98，該接觸通路98接觸頂部凹槽接觸矽化物78T。
根據本發明之第二實施例，在圖7及以上隨附段落中描述的光阻材料61之移除之後並不移除自對準矽化物遮蔽介電層60。替代地，如圖12中所示，第一金屬層72藉由在此項技術中熟知之方法(諸如濺鍍)沈積於半導體基板8上。第一金屬層72包含一可形成矽化物之金屬，諸如，Ta、Ti、W、Co、Ni、Pt、其他耐火金屬，及其合金。第一金屬層72之沈積在接觸凹槽63之側壁上或在其他垂直表面上可具有小於100%之步階覆蓋。第一金屬層72之厚度通常足夠厚以提供多於在對包括接觸凹槽63之側壁的所有曝露半導體表面之後續矽化製程期間所消耗之金屬的金屬。或者，若接觸凹槽63之側壁上之步階覆蓋小於100%，則在第一金屬之供應不受限制的情況下，第一金屬層72之一些部分(諸如，接觸凹槽63之側壁)可具有少於在第一矽化製程期間可能消耗之材料的材料。
參看圖13，至少一第一矽化退火在第一矽化製程期間經執行以使第一金屬層72與直接在接觸凹槽63下面的半導體材料反應。埋入之傳導層30中之材料與第一金屬層72反應以形成第一級凹槽接觸矽化物74的底部部分。接觸凹槽63之側壁上之半導體材料與第一金屬層72反應以形成第一級凹槽接觸矽化物74的側壁部分。其後(例如)藉由濕式蝕刻移除第一金屬層72中之未反應之材料。第一級凹槽接觸矽化物74之厚度或第一級厚度藉由以下操作而在第一級凹槽接觸矽化物74之各部分上較佳實質上相同：在該至少一矽化退火之前在接觸凹槽63中沈積足夠厚度的第一金屬層72，使得矽化物形成不受金屬之供應限制。
參看圖14，自上面需要形成矽化物之半導體表面上移除自對準矽化物遮蔽介電層60。除非在半導體表面上需要未經矽化之部分(亦即，待作為未經矽化半導體表面而留下的部分)，否則完全移除自對準矽化物遮蔽介電層60。若需要一些未經矽化之半導體表面，則自對準矽化物遮蔽介電層60之直接位於待保持不被矽化的半導體表面上之部分保持於半導體結構上，而移除自對準矽化物遮蔽介電層60的剩餘部分。在附圖8之以上段落中描述的相同方法可用以圖案化自對準矽化物遮蔽介電層60。
參看圖15，第二金屬層80藉由先前技術中熟知之方法(諸如濺鍍)沈積於半導體基板8上及第一級凹槽接觸矽化物74上。第二金屬層80包含一可形成矽化物之金屬，諸如，Ta、Ti、W、Co、Ni、Pt、其他耐火金屬，及其合金。第二金屬層80可與第一金屬層72包含相同材料，或者可包含不同材料。又，第二金屬層80之厚度可與第一金屬層72之厚度相同或不同。第二金屬層80之沈積在第一級凹槽接觸矽化物74之側壁部分上或在其他垂直表面上可具有小於100%的步階覆蓋。第二金屬層80之厚度通常足夠厚以提供多於在對包括接觸凹槽63之側壁的所有曝露半導體表面之後續矽化製程期間所消耗之金屬的金屬。或者，若第一級凹槽接觸矽化物74之側壁上的步階覆蓋小於100%，則在第二金屬之供應不受限制的情況下，第二金屬層80之一些部分(諸如，第一級凹槽接觸矽化物74之側壁部分上的部分)可具有少於在第二矽化製程期間可能消耗之材料的材料。
參看圖16，至少一第二矽化退火在第二矽化製程期間經執行以使第二金屬層80與直接在下面之半導體材料(包括半導體基板8之頂表面上、埋入之傳導層30及接觸凹槽63之側壁中的半導體材料)反應，以形成凹槽接觸矽化物90及視需要至少一金屬矽化物區86。其後(例如)藉由濕式蝕刻移除第二金屬層80中之未反應之材料。
根據本發明之第二實施例的凹槽接觸矽化物90包含：接觸埋入之傳導層30之底部凹槽接觸矽化物90B、形成於接觸凹槽63之側壁上且鄰接底部凹槽接觸矽化物90B的側壁凹槽接觸矽化物90S、位於半導體基板8之頂表面上且鄰接側壁凹槽接觸矽化物90S的頂部凹槽接觸矽化物90T。位於半導體基板8之頂表面上且鄰接側壁凹槽接觸矽化物90S(亦即，與側壁凹槽接觸矽化物90S毗鄰)之矽化物材料包含頂部凹槽接觸矽化物90T。頂部凹槽接觸矽化物90T可充當另一半導體器件的組件。該至少一金屬矽化物區86與凹槽接觸矽化物90T分離，亦即，與凹槽接觸矽化物90T不毗鄰。然而，該至少一金屬矽化物區86與頂部凹槽接觸矽化物90T具有實質上相同的組合物及厚度(除了由摻雜劑類型及濃度之差異引起的變化外)。側壁凹槽接觸矽化物90S可如圖16中所示形成於經摻雜半導體區52上，或在並未形成經摻雜半導體區52的情況下形成於半導體層10之包含接觸凹槽63之側壁的部分上。
對於矽化物材料，底部凹槽接觸矽化物90B與側壁凹槽接觸矽化物90S具有實質上相同之組合物或如本文中所描述之「第一組合物」。第一組合物藉由以下各項來判定：第一金屬層72、第二金屬層80之組合物，第一矽化退火之處理參數及第二矽化退火的處理參數。
底部凹槽接觸矽化物90B與側壁凹槽接觸矽化物90S可藉由以下操作而具有實質上相同之厚度或第一矽化物厚度：沈積足夠厚度之第一金屬層72，及在處理步驟期間沈積足夠厚度之第二金屬層80，使得第一矽化物厚度僅藉由退火製程而並不藉由任一金屬沈積製程之步階覆蓋來判定。歸因於第二矽化製程期間接觸凹槽63之側壁上及底部上之半導體材料的額外矽化，第一矽化物厚度通常大於在第二矽化製程之前的第一級凹槽接觸矽化物74之第一級厚度。
頂部凹槽接觸矽化物90T及至少一金屬矽化物區86包含在第二矽化製程期間形成之矽化物，且具有實質上相同之組合物或如本文中所描述的「第二組合物」。第二組合物僅藉由第二金屬層80之組合物及第二矽化退火的處理參數來判定。第一組合物與第二組合物可，或可不，相同。若第一金屬層72與第二金屬層80具有不同組合物，則第一組合物與第二組合物不同。
頂部凹槽接觸矽化物90T與至少一金屬矽化物區86具有實質上相同之厚度或第二矽化物厚度。一般而言，第二矽化物厚度與第一矽化物厚度不同。通常，第一矽化物厚度大於第二矽化物厚度。若不同材料在某些退火條件下用於第一金屬層72與第二金屬層80，則有可能第二矽化物厚度將大於第一矽化物厚度。第一矽化物厚度及第二矽化物厚度兩者可在自約5奈米至約60奈米之範圍內，且更佳在自約15奈米至約40奈米之範圍內。
參看圖17，中端(MOL)介電質92沈積於半導體基板8之表面及半導體基板8上的半導體結構上，且經平坦化。MOL介電質92填充接觸凹槽63。接觸通路孔形成於MOL介電質92中且以金屬填充以形成接觸通路98，該接觸通路98接觸頂部凹槽接觸矽化物90T。圖17中之結構具有一經摻雜半導體區52，其鄰接側壁凹槽接觸矽化物90S與埋入之傳導層30。經摻雜半導體區52與環面在拓撲上異質同形，亦即，經摻雜半導體區52可藉由連續拉伸及彎曲而轉變為一環面。
參看圖18，展示根據本發明之第二實施例的第一替代例示性結構。在圖18中之結構中，經摻雜半導體區52鄰接側壁凹槽接觸矽化物90S。然而，不同於圖17中之結構，經摻雜半導體區52並不鄰接埋入之傳導層30。此狀況下之埋入之傳導層之深度可能超過1.8微米或至基於矽之半導體基板中的習知離子植入中所植入離子的最大投射範圍，且因此可能係在自約2.0微米至約8.0微米的範圍內。經摻雜半導體區52亦與一環面在拓撲上異質同形，亦即，經摻雜半導體區52可藉由連續拉伸及彎曲而轉變為一環面。
參看圖19，展示根據本發明之第二實施例的第二替代例示性結構。在圖19之結構中，經摻雜半導體區52並不存在，且側壁凹槽接觸矽化物形成於半導體層8之位於接觸凹槽63之側壁上的部分上。
根據本發明之第一實施例之對應於圖18及圖19的結構及其製造方法可由一般熟習此項技術者自圖11、圖18及圖19得出，且明確地涵蓋於本文中。
根據本發明之兩個實施例，歸因於凹槽接觸矽化物78中之矽化物材料的低電阻率，自接觸通路98經由凹槽接觸78至埋入之傳導層的電流路徑之電阻低於根據先前技術之具有相當尺寸的自接觸通路經由習知透穿件至埋入之傳導層之電流路徑的電阻。雖然經摻雜半導體區52藉由提供至側壁凹槽接觸矽化物(78S或90S)之並行電路徑而進一步減小傳導路徑的電阻，但總電阻之減小並非為實質的，此係由於矽化物之傳導率通常比即便經最重度摻雜之半導體材料之傳導率亦高兩個數量級。另外，由於本發明允許形成超過離子植入製程中所植入之離子的投射範圍(亦即，超過2.0微米之深度)之接觸凹槽63，所以根據本發明，埋入之傳導層30可相應地具有一超過離子植入製程中所植入離子之投射範圍的深度。
雖然已關於特定實施例描述了本發明，但顯然，鑒於前述描述，眾多替代例、修改及變化對於熟習此項技術者將顯而易見。因此，本發明意欲涵蓋在本發明及以下申請專利範圍之範疇及精神內的所有此等替代例、修改及變化。
8．．．半導體基板
10．．．半導體層
20．．．淺凹槽隔離
28．．．埋入之傳導層
30．．．埋入之傳導層
31．．．透穿件
32．．．閘極介電質
33．．．閘極導體
34．．．閘極間隔物
35．．．源極及汲極區
39．．．源極及汲極矽化物
41．．．雙極電晶體之集極
42．．．本質基極
43．．．外質基極
44．．．發射極基座
45．．．發射極
47．．．透穿件矽化物
48．．．基極矽化物
49．．．發射極矽化物
51．．．柱形半導體區
52．．．經摻雜半導體區
60．．．自對準矽化物遮蔽介電層
61．．．光阻材料
63．．．接觸凹槽
70．．．金屬層
72．．．第一金屬層
74．．．第一級凹槽接觸矽化物
76．．．金屬矽化物區
78．．．凹槽接觸矽化物
78B．．．底部凹槽接觸矽化物
78S．．．側壁凹槽接觸矽化物
78T．．．頂部凹槽接觸矽化物
80．．．第二金屬層
86．．．金屬矽化物區
90．．．凹槽接觸矽化物
90B．．．底部凹槽接觸矽化物
90S．．．側壁凹槽接觸矽化物
90T．．．頂部凹槽接觸矽化物
92．．．中端(MOL)介電質
98．．．接觸通路
O．．．開口
圖1為先前技術例示性半導體結構之垂直橫截面圖。
圖2至圖7為根據本發明之第一及第二實施例之例示性半導體結構的順序垂直橫截面圖。
圖8至圖11為根據本發明之第一實施例之例示性半導體結構的順序垂直橫截面圖。
圖12至圖17為根據本發明之第二實施例之例示性半導體結構的順序垂直橫截面圖。
圖18至圖19為根據本發明之第二實施例之替代例示性半導體結構的垂直橫截面圖。
10．．．半導體層
20．．．淺凹槽隔離
30．．．埋入之傳導層
32．．．閘極介電質
33．．．閘極導體
34．．．閘極間隔物
35．．．源極及汲極區
52．．．經摻雜半導體區
60．．．自對準矽化物遮蔽介電層
63．．．接觸凹槽

Claims (15)

  1. 一種半導體結構，其包含：一半導體基板中的一埋入之傳導層；接觸該埋入之傳導層且接觸該半導體層之一頂表面的一凹槽接觸矽化物；及位於該凹槽接觸矽化物上及其內之一中端(MOL)介電質，其中該凹槽接觸矽化物包括：接觸該埋入之傳導層之一底部凹槽接觸矽化物；鄰接該底部凹槽接觸矽化物之一側壁凹槽接觸矽化物；及位於該半導體基板之一頂表面上且鄰接該側壁凹槽接觸矽化物的一頂部凹槽接觸矽化物。
  2. 如請求項1之半導體結構，其進一步包含接觸該凹槽接觸矽化物且由該MOL介電質圍繞的一接觸通路。
  3. 如請求項1之半導體結構，其中該凹槽接觸矽化物具有楔形(tapered)側壁。
  4. 如請求項1之半導體結構，其中該埋入之導體層位於一在自約2.0微米至約8.0微米之範圍內的深度處。
  5. 如請求項1之半導體結構，其進一步包含直接在該凹槽接觸矽化物下面的一經摻雜半導體區。
  6. 如請求項1之半導體結構，其中該底部凹槽接觸矽化物、該側壁凹槽接觸矽化物及該頂部凹槽接觸矽化物具有實質上相同的組合物。
  7. 如請求項1之半導體結構，其中該底部凹槽接觸矽化物及該側壁凹槽接觸矽化物具有一第一厚度，該頂部凹槽接觸矽化物具有一第二厚度，其中該第一厚度與該第二厚度不同。
  8. 如請求項1之半導體結構，其中該底部凹槽接觸矽化物及該側壁凹槽接觸矽化物具有一第一組合物，該頂部凹槽接觸矽化物具有一第二組合物，且該第一組合物與該第二組合物不同。
  9. 如請求項1之半導體結構，其進一步包含：接觸該凹槽接觸矽化物且由該MOL介電質圍繞的一接觸通路；及直接在該凹槽接觸矽化物下面之一經摻雜半導體區，其中該經摻雜半導體區接觸該埋入之傳導層且與一環面在拓撲上異質同形，該凹槽接觸矽化物具有楔形側壁，且該埋入之導體層位於淺凹槽隔離下方且與該淺凹槽隔離分離。
  10. 一種製造一半導體結構之方法，其包含：在一半導體基板中形成一埋入之傳導層；在該半導體基板之該頂表面上形成一介電層；在形成一接觸凹槽之前以微影方式圖案化並蝕刻在該埋入之傳導層上的該介電層之一部分；移除該介電層；在移除該介電層後形成該接觸凹槽，其自該半導體基板之一頂表面延伸至該埋入之傳導層上；及 在相同處理步驟期間形成一凹槽接觸矽化物及至少一金屬矽化物區，其中該凹槽接觸矽化物接觸該埋入之傳導層，延伸至該半導體基板之該頂表面，且與該至少一金屬矽化物區具有實質上相同的組合物。
  11. 如請求項10之方法，其進一步包含形成一經摻雜半導體區，其中該經摻雜半導體區直接位於該凹槽接觸矽化物下面，且接觸該埋入之傳導層。
  12. 如請求項10之方法，其中該埋入之傳導層之深度係在自約2.0微米至約8.0微米的範圍內。
  13. 一種製造一半導體結構之方法，其包含：在一半導體基板中形成一埋入之傳導層；在該半導體基板之該頂表面上形成一介電層；在形成一接觸凹槽之前以微影方式圖案化並蝕刻在該埋入之傳導層上的該介電層之一部分；形成該接觸凹槽，其自該半導體基板之一頂表面延伸至該埋入之傳導層上，其中該接觸凹槽之一最底部表面係該埋入之傳導層之一剩餘部分之一水平表面；執行一第一矽化製程以形成一底部凹槽接觸矽化物及側壁凹槽接觸矽化物，其中該底部凹槽接觸矽化物接觸該埋入之傳導層，且該側壁凹槽接觸矽化物與該底部凹槽接觸矽化物彼此鄰接以在該半導體基板內構成一連續結構，該連續結構自該半導體基板之該頂表面延伸至在該埋入之傳導層之一最頂部表面與該埋入之傳導層之一最底部表面之間的一深度，且不低於該埋入之傳導層之 該最底部表面；在執行該第一矽化製程後移除該介電層；及在移除該介電層後執行一第二矽化製程以形成一頂部凹槽接觸矽化物，其中該頂部凹槽接觸矽化物係形成於該半導體基板之一頂表面上。
  14. 如請求項13之方法，其進一步包含形成一經摻雜半導體區，其中該經摻雜半導體區直接位於該凹槽接觸矽化物下面，且接觸該埋入之傳導層。
  15. 如請求項13之方法，其進一步包含以一中端(MOL)介電質填充該接觸凹槽，其中該MOL介電質直接接觸該凹槽接觸矽化物。
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