TWI459571B - 太陽能光電元件 - Google Patents

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TWI459571B TW098146061A TW98146061A TWI459571B TW I459571 B TWI459571 B TW I459571B TW 098146061 A TW098146061 A TW 098146061A TW 98146061 A TW98146061 A TW 98146061A TW I459571 B TWI459571 B TW I459571B
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Description

太陽能光電元件
本發明係關於一種太陽能光電元件。
太陽能電池(Solar Cell)是將太陽能轉換成電能的裝置，且不需要透過電解質來傳遞導電離子，而是改採光電半導體薄片來獲得電位。如第1圖、第2圖所示，傳統的太陽能電池包含一p型半導體61、一n型半導體62、一p側金屬電極63、以及一n側金屬電極64，其中n側金屬電極64包含匯流排641(bus bar)以及複數個自匯流排延伸出來的電極線642。當太陽光照射到這p-n半導體結構時，p型和n型半導體因吸收太陽光而產生電子-電洞對。由於p-n半導體結構之內電場可以讓半導體內所產生的電子在半導體結構內流動，若經由電極把電流引出，就可以形成一個太陽能電池。
然而太陽能電池的p側金屬電極以及n側金屬電極之間若存在任何非經過p-n半導體的其他電流通道，會產生漏電流(leakage current)。如第1圖所示的傳統太陽能電池可分為A、B兩區。其上視圖如第2圖所示，於B區中，由於n側金屬電極64不透光，於匯流排641下方的p-n半導體無法吸收太陽光產生電子-電洞對而形成電流，因此當A區的p-n半導體結構於照光後產生的光電流在經由電線導通時，會流向相鄰的B區而形成漏電迴路。第3圖為太陽能電池內部A區之電路以及B區的電路示意圖，其中ISCA 代表太陽能電池短路時A區的短路電流，也就是A區經照光產生的光電流，ISCB 代表太陽能電池B區的短路電流，也就是B區經照光產生的光電流；VOCA 代表A區的開路電壓。若上下兩側電極在經由導線導通形成一迴路後，由A區產生的光電流，會形成兩條電流分路ISCA /2，由於B區沒有光電流產生，因此A區產生的光電流會形成兩條流向B區的漏電流，進而造成太陽能電池效率降低。
本發明提出一種太陽能光電元件，包含一基板；一III-V族化合物所形成之半導體結構位於基板之上，包含一光電轉換層；一電極位於半導體結構上，包含一匯流電極以及一指狀電極；以及一中間層位於半導體結構以及匯流排電極之間，其中中間層包含一III族元素以及一V族元素，並與半導體結構之間形成一高電阻值介面。
請參照第4圖，其揭示一符合本發明一實施例之太陽能光電元件110之示意圖，包含一基板10、一III-V族化合物所形成之半導體結構11位於基板10之上；一電極12位於半導體結構11上，包含匯流排電極121以及指狀電極122；以及一中間層13，　，其中中間層13包含一氧化部13A以及未氧化部13B，氧化部13A介於半導體結構11之中，且位於匯流排電極121下方，且其形狀與匯流排電極形狀大致相同。未氧化部13B係位於未被匯流排電極121覆蓋之區域上，部分被指狀電極122覆蓋，部分露出。
參考第5圖，本實施例之製造方法係以基板10作為一成長基板，例如：p型砷化鎵基板，藉由一磊晶製程，例如有機金屬氣相沉積磊晶法(MOCVD)，於成長基板上形成由III-V族化合物構成之半導體結構11，依序包含一p型成核層(nucleation layer)111，其材料為Inx1 Ga(1-x1) P，其中0≦x1≦1；一p型緩衝層112，其材料為GaAs；一p型第一背面電場層(back-surface field layer，BSF layer)113，其材料為Iny1 Ga(1-y1) P或Alu1 Inv1 Ga(1-u1-v1) P，其中0≦u1≦1，0≦v1≦1，0≦(1-u1-v1)≦1；一p型第一基層(base layer)114，其材料為GaAs；一n型第一射層(emitter layer)115位於第一基層114之上，其材料為GaAs；一n型第一窗戶層(window layer)116位於第一射層115之上，其材料為Alw1 In(1-w1) P，其中0≦w1≦1。
接著於第一窗戶層116之上形成一n型III-V族半導體層131，其材料為Ale1 Gaf1 In(1-e1-f1) P、Ale2 In(1-e2) As、Ale3 As(1-e3) Sb、或Alz1 Ga(1-z1) As，其中0≦e1≦1，0≦e2≦1，0≦e3≦1，0≦f1≦1，0≦z1≦1；再於III-V族半導體層131之上形成一n型III-V族覆蓋層(Cap layer)117，其材料為GaAs。在形成上述之半導體結構11時，可選擇以n型成長基板進行磊晶，此時半導體結構11中各層之電性將由原先的p型轉為n型，原先的n型轉為p型。
如第6圖所示，在形成半導體結構11後，接著以一微影蝕刻方式蝕刻部分覆蓋層117以露出III-V族半導體層131，並於結構兩側留下長條形狀的覆蓋層117；接著再於未被蝕刻掉的覆蓋層117上以蒸鍍方式形成兩條匯流排電極121，以及於曝露出的III-V族半導體層131上形成與兩條匯流排電極121相接之指狀電極122。另外於元件上表面鍍上一薄層14，薄層14包含SiOx 或SiNx 的保護層，以保護元件避免於後續製程被損傷；或著是提高光線進入元件的機率，減少光線遭反射而遠離元件的機率抗反射層14，以保護元件避免於後續製程被損傷。此外，抗反射層14亦可提高光線進入元件的機率，減少光線遭反射而遠離元件的機率。
如第7圖所示，接著以氧化方式將III-V族半導體層131之預定位置部分氧化成絕緣區域。於本實施例中，III-V族半導體層131選用之材料為Alz1 Ga(1-z1) As，由於Alz1 Ga(1-z1) As在空氣中氧化極快，如果在高溫的水蒸氣中，就會產生AlOx ，藉由III-V族半導體層131材料中含Al易氧化之特性，可選擇性地氧化位於匯流排電極121下方之III-V族半導體層131，作為隔絕漏電流之絕緣層。而AlGaAs之氧化率(oxidation rate)與Al的含量關係很大，於本實施例中，將上述之元件放在高溫爐中，用氮氣經過通過約90℃的熱水將水蒸氣帶至爐管中，在400~500℃溫度進行氧化，由於元件上表面被抗反射層14覆蓋，因此水蒸氣19係自元件側壁滲入，對III-V族半導體層131進行氧化。藉由調節氮氣的流量以改變水蒸氣的含量，進而控制氧化的速度。當III-V族半導體層131氧化形成氧化部13A，且其氧化面積到達與匯流排電極121面積相當時，就可以將元件自爐中取出。
III-V族半導體層131氧化的速率會受到含Al成分高低影響，在相同氧化條件下，Al成分越高的Alz1 Ga(1-z1) As較易被氧化，因此會自III-V族半導體層131位於元件側壁的位置向元件中心的方向氧化到較深的位置，其中z1介於0.96-0.98之間是較佳的組成比。
由於III-V族半導體層131被氧化後形成例如為氧化鋁、氧化鎵、氧化砷或氧化銻組成之氧化部13A，其與上層的覆蓋層117及下層的第一窗戶層116之間形成絕緣，當元件形成之光電流迴流至沒有光電流產生區時，可藉由氧化部13A阻絕與匯流排電極121之導通，避免電流耗損，提高電流產生效率。
請參照第8圖，於另一實施例中，III-V族半導體層131係形成於覆蓋層117之上，不經半導體結構蝕刻製程而於III-V族半導體層131上形成電極12，再經III-V族半導體層131氧化製程後，於匯流排電極121下形成氧化部13A，指狀電極122下方及未被匯流排電極121覆蓋之III-V族半導體層131則係未氧化部13B。
請參照第9圖，其揭示一符合本發明一實施例之太陽能光電元件210之示意圖，包含一基板20、一III-V族化合物所形成之第一半導體結構21位於基板20之上；一III-V族化合物所形成之第二半導體結構23位於第一半導體結構21之上；一電極25位於第二半導體結構23上，包含匯流排電極251以及指狀電極252；一第一中間層22介於第一半導體結構21及第二半導體結構23之間，其中第一中間層22包含一第一氧化部22A以及一第一未氧化部22B；一第二中間層24介於第二半導體結構23之中，其中該第二中間層24包含一第二氧化部24A以及一第二未氧化部24B；第一氧化部22A及第二氧化部24A係位於匯流排電極251下方，且與匯流排電極251形狀大致相同。第一未氧化部22B及第二未氧化部24B係位於匯流排電極251以外之區域下方。
參考第10圖，本實施例之製造方法係以基板20作為一成長基板，例如：p型砷化鎵基板，藉由一磊晶製程，例如有機金屬氣相沉積磊晶法於成長基板上形成III-V族化合物所形成之第一半導體結構21，依序包含一p型成核層211，其材料為Inx2 Ga(1-x2) P，其中0≦x2≦1；一p型緩衝層212，其材料為GaAs；一p型第一背面電場層213，其材料為Iny2 Ga(1-y2) P或Alu2 Inv2 Ga(1-u2-v2) P，其中0≦u2≦1，0≦v2≦1，0≦(1-u2-v2)≦1；一p型第一基層214，其材料為GaAs；一n型第一射層215位於第一基層214之上，其材料為GaAs；一n型第一窗戶層216位於第一射層215之上，其材料為Alw2 In(1-w2) P，其中0≦w2≦1。
接著於第一窗戶層216之上形成一n型第一III-V族半導體層221，其材料為Ale4 Gaf4 In(1-e4-f2) P、Ale5 In(1-e5) As、Ale6 As(1-e6) Sb、Alz2 Ga(1-z2) As，其中0≦e4≦1，0≦e5≦1，0≦e6≦1，0≦f2≦1，0≦z2≦1；再於第一III-V族半導體層221之上形成一第二半導體結構23，依序包含一重摻雜的p++ 型半導體層231，其材料為Alz3 Ga(1-z3) As，其中0≦z3≦1；一重摻雜的n++ 型半導體層232，其材料為Inx3 Ga(1-x3) P，其中0≦x3≦1；一p型第二背面電場層233，其材料為Iny3 Ga(1-y3) P或Alu3 Inv3 Ga(1-u3-v3) P，其中0≦u3≦1，0≦v3≦1，0≦(1-u3-V3)≦1；一p型第二基層234，其材料為GaAs；一n型第二射層235位於第二基層234之上，其材料為GaAs；一n型第二窗戶層236位於第二射層235之上，其材料為Alw3 In(1-w3) P，其中0≦w3≦1。
接著於第二窗戶層236之上形成一n型第二III-V族半導體層241，其材料為Ale7 Gaf7 In(1-e7-f3) P、Ale8 In(1-e8) As、Ale9 As(1-e9) Sb、Alz3 Ga(1-z3) As，其中0≦e7≦1，0≦e8≦1，0≦e9≦1，0≦f3≦1，0≦z3≦1；再於第二III-V族半導體層242之上形成一n型III-V族覆蓋層237，其材料為GaAs。
如第11圖所示，接著以微影蝕刻方式蝕刻部份覆蓋層237以露出第二III-V族半導體層241，並於結構兩側留下長條形狀的覆蓋層237；接著再於未被蝕刻掉的覆蓋層237上形成兩條匯流排電極251，以及於第二III-V族半導體層241上形成與兩條匯流排電極251相接之指狀電極252。為提高元件效率及避免於後續製程被損傷，再於元件上表面鍍上一具有抗反射功能的薄層26。
最後以與第一實施例相同之濕氧化方法形成氧化部。如第12圖所示，水蒸氣19由元件側壁滲入，分別對第一III-V族半導體層221、及第二III-V族半導體層241進行氧化，直到預定位置部分氧化成絕緣區域。藉由絕緣區域作為隔絕漏電流之絕緣層。
請參照第13圖，其揭示一符合本發明一實施例之太陽能光電元件310之示意圖，其與第二實施例之差別係在於基板30是一p型鍺(Ge)基板，且於其表面以離子佈植方式摻雜n型雜質，並於成長p型成核層211、p型緩衝層212之後，以及成長p型第一背面電場層213之前，依序先成長一重摻雜的第二p++ 型半導體層321，其材料為Alz4 Ga(1-z4) As，其中0≦z4≦1；以及一重摻雜的第二n++ 型半導體層322，其材料為Inx4 Ga(1-x4) P，其中0≦x4≦1，構成一第一半導體疊層31。於太陽能光電元件310中，表面摻有n型雜質的鍺基板可自成一p-n接面，與第一半導體疊層31之p-n接面及第二半導體結構23之p-n接面構成具有三組p-n接面的太陽能光電元件310，三組接面可分別吸收不同波段的光源轉換成電流，以提高太陽能光電元件310之光電效率。
請參照第14圖，其揭示一符合本發明一實施例之太陽能光電元件410之示意圖，包含一基板40、一III-V族化合物所形成之半導體結構41位於基板40之上；一電極42位於半導體結構41上，包含匯流排電極421以及指狀電極422；以及一中間層43介於半導體結構41及匯流排電極421之間，其中，中間層43包含一III族元素以及一V族元素，中間層43與半導體結構41之間形成一高電阻值介面。
本實施例之製造方法係於基板40作為一成長基板，例如：p型砷化鎵基板，藉由一磊晶製程，例如有機金屬氣相沉積磊晶法，於成長基板上形成III-V族化合物所形成之半導體結構41，依序包含一p型成核層411，其材料為Inx5 Ga(1-x5) P，其中0≦x5≦1；一p型緩衝層412，其材料為GaAs；一p型第一背面電場層413，其材料為Iny3 Ga(1-y3) P或Alu4 Inv4 Ga(1-u4-v4) P，其中0≦u4≦1，0≦v4≦1，0≦(1-u4-v4)≦1；一p型第一基層414，其材料為GaAs；一n型第一射層415位於第一基層414之上，其材料為GaAs；一n型第一窗戶層416位於第一射層415之上，其材料為Alw4 In(1-w4) P，其中0≦w4≦1；接著於第一窗戶層416之上形成一n型III-V族覆蓋層417，其材料為GaAs。接著在覆蓋層417之上形成一p型III-V族中間層43，其材料為Inx6 Ga(1-x6) P，其中0≦x6≦1。
接著再以一微影蝕刻方式蝕刻部分中間層43以露出覆蓋層417，並於結構兩側留下長條形狀的中間層43；接著再於未被蝕刻掉的覆蓋層417上形成兩條匯流排電極421，以及於露出覆蓋層417上形成與兩條匯流排電極421相接之指狀電極422。另外可於元件上表面鍍上一薄層(未繪示)，同時具有抗反射及保護元件避免於後續製程被損傷的功用。本實施例藉由覆蓋層417及中間層43電性相異之特徵，於其接觸介面形成一p-n高電阻質介面，藉由該介面隔絕漏電流產生。
請參照第15圖，其揭示一符合本發明實施例之太陽能光電元件510之示意圖，包含一基板20、一III-V族化合物所形成之第一半導體結構21位於基板20之上；一III-V族化合物所形成之第二半導體結構23位於第一半導體結構21之上；一電極25位於第二半導體結構23上，包含匯流排電極551以及指狀電極552；一第一中間層22介於第一半導體結構21及第二半導體結構23之間，其中第一中間層22包含一第一氧化部22A以及一第一未氧化部22B；一第二中間層54介於第二半導體結構23及匯流排電極521之間。第一氧化部22A及第二中間層54係位於匯流排電極551下方，且與匯流排電極551形狀大致相同。第一未氧化部22B係位於匯流排電極251以外之區域下方。第一氧化部22A及中間層43分別包含一III族元素以及一V族元素，第一氧化部22A與分別與第一半導體結構21及第二半導體結構23之間形成一高電阻值介面；第二中間層與第二半導體結構23之間形成一高電阻值介面。
參考第16圖，本實施例之製造方法係於基板20作為一成長基板，例如：p型砷化鎵基板，藉由一磊晶製程，例如有機金屬氣相沉積磊晶法，於成長基板上形成III-V族化合物所形成之第一半導體結構21，依序包含一p型成核層211，其材料為Inx2 Ga(1-x2) P，其中0≦x2≦1；一p型緩衝層212，其材料為GaAs；一p型第一背面電場層213，其材料為Iny2 Ga(1-y2) P或Alu2 Inv2 Ga(1-u2-v2) P，其中0≦u2≦1，0≦v2≦1，0≦(1-u2-v2)≦1；一p型第一基層214，其材料為GaAs；一n型第一射層215位於第一基層214之上，其材料為GaAs；一n型第一窗戶層216位於第一射層215之上，其材料為Alw2 In(1-w2) P，其中0≦w2≦1。
接著於第一窗戶層216之上形成一n型第一III-V族半導體層221，其材料為Ale4 Gaf4 In(1-e4-f2) P、Ale5 In(1-e5) As、Ale6 As(1-e6) Sb、Alz2 Ga(1-z2) As，其中0≦e4≦1，0≦e5≦1，0≦e6≦1，0≦f2≦1，0≦z2≦1；再於第一III-V族半導體層221之上形成一第二半導體結構23，依序包含一重摻雜的p++ 型半導體層231，其材料為Alz3 Ga(1-z3) As，其中0≦z3≦1；一重摻雜的n++ 型半導體層232，其材料為Inx3 Ga(1-x3) P，其中0≦x3≦1；一p型第二背面電場層233，其材料為Iny3 Ga(1-y3) P或Alu3 Inv3 Ga(1-u3-v3) P，其中0≦u3≦1，0≦V3≦1，0≦(1-u3-v3)≦1；一p型第二基層234，其材料為GaAs；一n型第二射層235位於第二基層234之上，其材料為GaAs；一n型第二窗戶層236位於第二射層235之上，其材料為Alw3 In(1-w3) P，其中0≦w3≦1。接著於第二窗戶層236之上形成一n型III-V族覆蓋層517，其材料為GaAs。接著在覆蓋層517之上形成一p型III-V族第二中間層54，其材料為Inx6 Ga(1-x6) P，其中0≦x6≦1。
如第17圖所示，接著再以一微影蝕刻方式部份蝕刻部分第二中間層54以露出覆蓋層517，並於結構兩側留下長條形狀的第二中間層54；接著再於未被蝕刻掉的覆蓋層517上形成兩條匯流排電極521，以及於露出覆蓋層517上形成與兩條匯流排電極521相接之指狀電極522。另外可於元件上表面鍍上一薄層(未繪示)，該薄層同時具有抗反射及保護元件避免於後續製程被損傷的功用。
參考第18圖，接著將該第一III-V族半導體層221以與第一實施例相同之濕氧化方法進行AlGaAs之氧化，形成第一氧化部22A。本實施例藉由覆蓋層517及第二中間層54電性相異之特徵，於其接觸介面形成一p-n高電阻質介面，藉由該介面隔絕漏電流產生，再藉由第一氧化部22A作為隔絕漏電流之絕緣層，更進一步達到隔絕漏電流之目的。
本發明所列舉之各實施例僅用以說明本發明，並非用以限制本發明之範圍。任何人對本發明所作之任何顯而易知之修飾或變更皆不脫離本發明之精神與範圍。
110、210、310、410、510．．．太陽能光電元件
10．．．基板
11．．．半導體結構
111．．．p型成核層
112．．．p型緩衝層
113．．．p型第一背面電場層
114．．．p型第一基層
115．．．n型第一射層
116．．．n型第一窗戶層
131．．．III-V族半導體層
117．．．III-V族覆蓋層
12、25、42、52．．．電極
121、251、421、521．．．匯流排電極
122、252、422、522．．．指狀電極
13．．．中間層
13A．．．氧化部
13B．．．未氧化部
14、26．．．薄層
19．．．水蒸氣
20．．．基板
21．．．第一半導體結構
211．．．p型成核層
212．．．p型緩衝層
213．．．p型第一背面電場層
214．．．p型第一基層
215．．．n型第一射層
216．．．n型第一窗戶層
221．．．第一III-V族半導體層
23．．．第二半導體結構
231．．．p++ 型半導體層
232．．．n++ 型半導體層
233．．．p型第二背面電場層
234．．．p型第二基層
235．．．n型第二射層
236．．．n型第二窗戶層
241．．．第二III-V族半導體層
237．．．III-V族覆蓋層
22．．．第一中間層
22A．．．第一氧化部
22B．．．第一未氧化部
24．．．第二中間層
24A．．．第二氧化部
24B．．．第二未氧化部
31．．．第一半導體結構
321．．．第二p++ 型半導體層
322．．．第二n++ 型半導體層
40．．．基板
41．．．半導體結構
43．．．中間層
411．．．p型成核層
412．．．p型緩衝層
413．．．p型第一背面電場層
414．．．p型第一基層
415．．．n型第一射層
416．．．n型第一窗戶層
417．．．n型III-V族覆蓋層
43．．．中間層
517．．．覆蓋層
54．．．第二中間層
61．．．p型半導體
62．．．n型半導體
63．．．p側金屬電極
64．．．n側金屬電極
141．．．匯流排
642．．．電極線
第1圖顯示傳統太陽能光電元件之剖面圖；
第2圖顯示傳統太陽能光電元件之上視圖；
第3圖顯示傳統太陽能光電元件之電路圖；
第4圖顯示依本發明實施例之太陽能光電元件之剖面圖；
第5-7圖顯示依本發明實施例之太陽能光電元件之製造流程圖；
第8圖顯示依本發明實施例之太陽能光電元件之剖面圖；
第9圖顯示依本發明實施例之太陽能光電元件之剖面圖；
第10-12圖顯示依本發明實施例之太陽能光電元件之製造流程圖；
第13圖顯示依本發明實施例之太陽能光電元件之剖面圖；
第14圖顯示依本發明實施例之太陽能光電元件之剖面圖；
第15圖顯示依本發明實施例之太陽能光電元件之剖面圖；
第16-18圖顯示依本發明實施例之太陽能光電元件之製造流程圖。
10‧‧‧基板
11‧‧‧半導體結構
111‧‧‧p型成核層
112‧‧‧p型緩衝層
113‧‧‧p型第一背面電場層
114‧‧‧p型第一基層
115‧‧‧n型第一射層
116‧‧‧n型第一窗戶層
117‧‧‧III-V族覆蓋層
12‧‧‧電極
121‧‧‧匯流排電極
122‧‧‧指狀電極
13‧‧‧中間層
13A‧‧‧氧化部
13B‧‧‧未氧化部

Claims (36)

  1. 一種光電元件，包含一基板；一III-V族化合物所形成之第一半導體結構位於該基板之上，包含一光電轉換層；一電極位於該第一半導體結構上，包含一匯流排電極以及一指狀電極；以及一第一中間層包含至少一III族元素以及一V族元素，並與該第一半導體結構之間形成一位於該匯流排電極下方的高電阻值介面。
  2. 如申請專利範圍第1項所述之光電元件，其中該第一中間層位於該第一半導體結構之間。
  3. 如申請專利範圍第1項所述之光電元件，其中該第一中間層包含一第一氧化層及一第一III-V族半導體層，該第一氧化層位於該匯流排電極之下方，該第一III-V族半導體層位於該指狀電極下方。
  4. 如申請專利範圍第3項所述之光電元件，其中，該第一氧化層係一金屬氧化物層。
  5. 如申請專利範圍第3項所述之光電元件，其中，該第 一金屬氧化物包含氧化鋁、氧化鎵、氧化砷或氧化銻。
  6. 如申請專利範圍第3項所述之光電元件，其中，該III-V族半導體層之材料包含Ale1 Gaf1 In(1-e1-f1) P、Ale2 In(1-e2) As、Ale3 As(1-e3) Sb、或Alz1 Ga(1-z1) As，其中0≦e1≦1，0≦e2≦1，0≦e3≦1，0≦f1≦1，0≦z1≦1。
  7. 如申請專利範圍第1項所述之光電元件，更包含一第二半導體結構，該第二半導體結構包含一第二光電轉換層。
  8. 如申請專利範圍第7項所述之光電元件，更包含一第二中間層介於該第二半導體結構及該第一半導體結構之間。
  9. 如申請專利範圍第8項所述之光電元件，其中該第二中間層包含包含一第二氧化層及一第二III-V族半導體層，該第二氧化層位於該匯流排電極之下方，該第二III-V族半導體層位於該指狀電極下方；該第二氧化層與該第一半導體結構及該第二半導體結構之間分別形成一高電阻值介面。
  10. 如申請專利範圍第9項所述之光電元件，其中，該第二氧化層係一金屬氧化物層。
  11. 如申請專利範圍第10項所述之光電元件，其中，該金屬氧化物包含氧化鋁、氧化鎵、氧化砷或氧化銻。
  12. 如申請專利範圍第8項所述之光電元件，其中，該第一半導體結構更包含一第一導電型第一半導體疊層以及一第二導電型第一半導體疊層位於該光電轉換層兩側；該第二半導體結構更包含一第一導電型第二半導體疊層以及一第二導電型第二半導體疊層位於該第二光電轉換層兩側。
  13. 如申請專利範圍第12項所述之光電元件，其中該第一中間層位於該第二導電型第一半導體疊層之中；該第二中間層位於該第二導電型第二半導體疊層之中。
  14. 如申請專利範圍第13項所述之光電元件，其中該第一中間層包含一第一氧化層及一第一III-V族半導體層，該第一氧化層位於該匯流排電極之下方，該第一III-V族半導體層位於該指狀電極下方；該第二中間層包含包含一第二氧化層及一第二III-V族半導體層，該第二氧化層位於該匯流排電極之下方，該第二III-V族半導體層位於該指狀電極下方；該第一氧化層與該第二導電型第一半導體疊層之間分別形成一第一高電阻值介面；該第二氧化層與該第二導電型第二半導體疊層之間分別形成一第二高電阻值介面。
  15. 如申請專利範圍第14項所述之光電元件，其中，該第一氧化層係一第一金屬氧化物層；該第二氧化層係一第二金屬氧化物層。
  16. 如申請專利範圍第15項所述之光電元件，其中，該金屬氧化物包含氧化鋁、氧化鎵、氧化砷或氧化銻。
  17. 如申請專利範圍第14項所述之光電元件，其中，該III-V族半導體層之材料包含Ale1 Gaf1 In(1-e1-f1) P、Ale2 In(1-e2) As、Ale3 As(1-e3) Sb、或Alz1 Ga(1-z1) As，其中0≦e1≦1，0≦e2≦1，0≦e3≦1，0≦f1≦1，0≦z1≦1。
  18. 如申請專利範圍第14項所述之光電元件，其中，該第二III-V族半導體層之材料包含Ale1 Gaf1 In(1-e1-f1) P、Ale2 In(1-e2) As、Ale3 As(1-e3) Sb、或Alz1 Ga(1-z1) As，其中0≦e1≦1，0≦e2≦1，0≦e3≦1，0≦f1≦1，0≦z1≦1。
  19. 如申請專利範圍第1項所述之光電元件，其中該第一半導體結構更包含一第一導電型半導體層及一第二導電型半導體層位於該光電轉換層兩側。
  20. 如申請專利範圍第19項所述之光電元件，其中該第一中間層位於該第二導電型半導體層及該匯流排電極之間。
  21. 如申請專利範圍第20項所述之光電元件，其中該第一中間層係一第一導電型III-V族半導體層，與該第二導電型半導體層電性相異。
  22. 如申請專利範圍第21項所述之光電元件，其中，該第一導電型III-V族半導體層之材料包含Inx6 Ga(1-x6) P，其中0≦x6≦1。
  23. 如申請專利範圍第21項所述之光電元件，更包含一第二半導體結構，該第二半導體結構包含一第二光電轉換層。
  24. 如申請專利範圍第23項所述之光電元件，更包含一第二中間層介於該第二半導體結構及該第一半導體結構之間。
  25. 如申請專利範圍第24項所述之光電元件，其中該第二中間層包含包含一第二氧化層及一第二III-V族半導體層，該第二氧化層位於匯流排電極之下方，該第二III-V族半導體層位於該指狀電極下方；該第二氧化層與第一半導體結構及該第二半導體結構之間分別形成一高電阻值介面。
  26. 如申請專利範圍第25項所述之光電元件，其中，該第二氧化層係一金屬氧化物層。
  27. 如申請專利範圍第26項所述之光電元件，其中，該金屬氧化物包含氧化鋁、氧化鎵、氧化砷或氧化銻。
  28. 一種光電元件之製造方法，包含形成一第一疊層，包含：提供一基板；形成一III-V族化合物所形成之第一半導體結構位於該基板之上，其中該第一半導體結構包含一光電轉換層；形成一III-V族半導體層於該第一半導體結構之上；形成一覆蓋層於該III-V族半導體層之上；以及形成一電極於該覆蓋層之上，該電極包含一匯流排電極以及一指狀電極；以及將該第一疊層置於一氧化環境，部分氧化該III-V族半導體層，形成一第一氧化部，其中該第一氧化部位於匯流排電極之下方。
  29. 如申請專利範圍第28項所述之光電元件之製造方法，其中，於形成該電極之前更包含部份蝕刻該覆蓋層之步驟，且該匯流排電極位於剩餘之該覆蓋層上方。
  30. 如申請專利範圍第28項所述之光電元件之製造方法，其中，於將該第一疊層置於該氧化環境之前，更包含形成一薄層於該第一疊層之上表面。
  31. 如申請專利範圍第30項所述之光電元件之製造方法，其中，該薄層包含保護層、抗反射層或同時具有保護及抗反射功用之層。
  32. 如申請專利範圍第28項所述之光電元件之製造方法，其中，於形成該覆蓋層之前更包含形成一第二半導體結構於該第一半導體結構之上，該第二半導體結構包含一第二光電轉換層。
  33. 如申請專利範圍第32項所述之光電元件之製造方法，其中更包含形成一第二III-V族半導體層於該第二半導體結構之上，該覆蓋層之下。
  34. 如申請專利範圍第33項所述之光電元件之製造方法，其中，該第二半導體結構包含一第一導電型第二半導體疊層以及一第二導電型第二半導體疊層位於該第二光電轉換層兩側。
  35. 如申請專利範圍第34項所述之光電元件之製造方法，其中，更包含形成一第一導電型III-V族半導體層於該第二導電型第二半導體疊層上方，該第一導電型III-V族半導體層與該第二導電型第二半導體疊層之間形成一高電阻值介面。
  36. 如申請專利範圍第35項所述之光電元件之製造方法，其中，於形成該電極之前，更包含部份蝕刻該第一導電型III-V族半導體層之步驟；該匯流排電極位於剩餘之該第一導電型III-V族半導體層上方。
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