TWI459211B - 用以共享電腦記憶體之電腦系統與方法 - Google Patents

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Description

用以共享電腦記憶體之電腦系統與方法 發明的技術領域
本發明係有關用以共享電腦記憶體之電腦系統與方法。
 發明的技術背景
本發明係大致有關用於電腦系統之記憶體設備的連結技術。
 發明的概要說明
依據本發明之一實施例，係特地提出一種電腦系統，其包含：多個電腦伺服器，其各包括至少一中央處理單元(CPU)；與該等多個電腦伺服器遠離的一記憶體設備；操作性地設置在該記憶體設備中的一記憶體控制器與隨機存取記憶體(RAM)；以及介於該等多個電腦伺服器以及該記憶體設備之間的至少一光子互連體；其中該RAM的一受分配部分可由在一組態事件中從具有該至少一CPU之該等多個電腦伺服器中選出的一預定CPU來定址。
圖式的簡要說明
將參照以下的發明詳細說明與圖式來解說本發明多個實施例的特徵與優點；在圖式中，類似的元件編號對應於相似但未必是相同的部件。為了簡要說明的目的，可或不可結合具有已說明功能之元件編號或特徵所出現之其他圖式來說明該等編號或特徵。
第1圖以概要表述圖展示出根據本發明一實施例的一種電腦系統；第2圖以概要表述圖展示出第1圖之該電腦系統之額外面向的實施例；第3圖以概要表述圖展示出根據本發明之一種電腦系統的另一個實施例；第4圖以概要表述圖展示出根據本發明一實施例之一種記憶體設備的一實施例；第5圖以概要表述圖展示出根據本發明一實施例之一種鏈結附接記憶體領域的一實施例；第6圖以概要表述圖展示出根據本發明一實施例之一種從CPU通往RAM之通訊路徑的一實施例；以及第7圖以概要流程圖展示出本發明揭露之方法的多個實施例。
 較佳實施例的詳細說明
一電腦系統中的一典型中央處理單元(CPU)可邏輯性地多次定址它實體上能控制之記憶體位置的數量。例如，許多CPU可邏輯性地在2TB的記憶體(2000GB)以及4TB的記憶體(4000GB)之間定址，但實體上僅能控制128 GB的記憶體。記憶體位置數量的基本限制是直接維持來自一單一CPU之多雙資料率(DDR)匯流排之所需的輸入/輸出(I/O)接腳計數與功率。目前技藝的CPU使其無膠式連結性(不使用一種輔助切換/同調性連結性階層)限制在8個處理器的範圍領域中，且各個處理器僅可控制它所能定址的最大子組。因此，以定址與控制大量記憶體的二種目的來說，使用處理器來做為記憶體控制器可能是一種相對昂貴的方式。
對稱式多元處理(SMP)是一種電腦系統架構，其中多個CPU共享相同的記憶體。SMP系統提供可縮放性。隨著日常工作增加，可加入額外的CPU，以吸收增加的異動量。SMP系統中之CPU的數量範圍可介於至少二個CPU到超過32個CPU。藉著使多個CPU透過整個複合體與一種使用持續記憶體同調性方案的專屬交換結構聯合，SMP架構允許大量記憶體能受到各個CPU定址。此種解決方案是1)相對地複雜；2)費用昂貴；3)增加相當程度的潛伏期；並且4)並非相當適用於某些應用程式，包括搜尋應用程式。
DDR擴充方案已經用來增加CPU可得的記憶體。一種DDR擴充方案的一實例包括低負載雙列直插記憶體模組(LRDIMM)。LRDIMM可利用一或多個記憶體緩衝晶片(其與一暫存器相反)，來增加整體伺服器系統記憶體容量與速度。該等LRDIMM解決方案典型地使記憶體的可控制量增加個位數，而同時產生高功率客製化DIMM，其相對於所提供的價值來說可能是昂貴的。
另一種DDR擴充方案包括擴充可由一現存記憶體控制器控制之記憶體量的晶片組。該等晶片組解決方案使DDR時序延伸到限制範圍、增加功率、並且並不提供記憶體半徑範圍的最大縮放位準。如本文中使用地，“記憶體半徑範圍”一語表示可附接至一特定實體的記憶體量。使用該種晶片組解決方案的縮放動作受到可受封裝之記憶體量(其必須位於該記憶體控制器的近處)的限制。
上述該等DDR擴充方案的一缺點在於它們無法在開機時針對一比率受到組配，且無法隨後在下一次開機時改變為另一種比率。
另一種用於記憶體擴充的解決方案是建構一主機電腦。主機電腦可執行多個使用者以及多項工作，且可根據需求來分配記憶體。主機電腦的一缺點在於它們通常是昂貴的，且記憶體擴充的整體大小受到限制。
I/O連接記憶體可做為一種記憶體擴充技術。I/O連接記憶體為擴充記憶體，其經由軟體呼叫I/O連接至伺服器。然而，與軟體呼叫I/O相關聯的高潛伏期往往限制了I/O連接記憶體作為用於記憶體擴充之一解決方案的價值。
一種鏈結式記憶體擴充方法使用CPU鏈結，以電子性地或光子式地使一伺服器連接至遠端記憶體。然而，該連接為點對點式的；因此，該鏈結式記憶體擴充使一處理器連接至一記憶體單元。鏈結式記憶體擴充技術並無法彈性地解決在多個伺服器之間共享一記憶體資源庫的問題。
一種具有電子封包交換器方法的鏈結式記憶體擴充可藉著增加一電子封包交換器來克服該點對點網路的限制。然而，一封包交換器典型地會增加數十奈秒的潛伏期，且會耗用相當多的功率。必須使該高速鏈結變慢並且重新計時以符合該交換器的核心頻率、必須使該高速鏈結受到路由、並且隨後使該高速鏈結針對該高速輸出路徑重新計時。該等交換器的一階層增加了數百奈秒的潛伏期，因為循序跳躍段會對效能不利。
本發明揭露一種具有光子式附接記憶體擴充設備的電腦系統。該電腦系統的實施例提供在一組態事件中改變哪些記憶體領域為哪些伺服器可得的能力。該系統使用一種針對一遠端節點的本機CPU鏈結，並且允許在該CPU架構的限制範圍內增加節點。依據節點而受到附接的記憶體基本上並未如上參照附接至CPU之記憶體所述地受到限制，因為該等CPU鏈結可受到分配以依據節點(而非依據處理器)來服務更多的記憶體匯流排。因此，可針對一應用程式(例如搜尋一大型資料庫)在一CPU上對一記憶體密集程序分配大量的記憶體，而在一其他CPU上對要較少記憶體的一應用程式(例如文字處理應用程式)分配的適當量記憶體。在不同的情境中，可對該CPU以及該另一個CPU分配不同的記憶體量。對來自一記憶體庫而分配給一CPU的該記憶體進行重新組配的動作可為一種有效使用記憶體的方式。相反地，其他電腦系統可能永久地把一大量記憶體分配給各個CPU，以在需要時提供能執行記憶體密集操作的能力，但該記憶體的大部分在不需要大量記憶的操作中便是未受到使用的。與採購該額外記憶體相關聯的費用以及未使用記憶體所產生的功率耗用是可藉由本發明多個實施例來克服的無效率事例。
本發明之該電腦系統的實施例可致能使用相對不昂貴的工業標準伺服器。該可組配記憶體資源庫可受到分配，以符合顧客以及應用程式需求。本發明揭露的電腦系統針對搜尋應用程式以及雲端架構特別有用。
現在請參照第1圖，其中展示出電腦系統100的一實施例。該電腦系統包括其間具有光子互連體150的伺服器機架140以及記憶體機架145。伺服器機架140包括多個電腦伺服器105，其係操作性地設置在伺服器機架140中。記憶體機架145包括一或多個記憶體設備130。雖然第1圖展示出本發明的一種多機架式實施例，應該要了解的是，記憶體設備130以及電腦伺服器105可受覆蓋在相同的機架中(未展示)。
第2圖以概要表述圖展示出第1圖中之電腦系統100之實施例的其他面向。各個電腦伺服器105包括操作性地設置在其中的至少一個中央處理單元(CPU)110。記憶體設備130係與該等多個電腦伺服器105遠離，且包括操作性地設置在記憶體設備130中的記憶體控制器160以及隨機存取記憶體(RAM)170。至少一光子互連體150連接該等多個電腦伺服器105與記憶體設備130。再者，雖然第2圖並未展示出此種組態，應該要了解的是，針對頻寬、冗餘以及潛伏期的考量，二或更多個光子互連體150可使各個CPU 110連接至記憶體設備130。
在一實施例中，RAM 170的一受分配部分可由在一組態事件中從設置在該等多個電腦伺服器105之該等多個CPU 110中選出的一預定CPU 110來定址。該選定CPU 110可依據多個因素而受到選定，例如需要在該電腦中受到執行的程式、資料庫大小、計算任務的大小等。例如，CPU 110可受分配有RAM 170的一大部分，以搜尋大型資料庫。在另一個實例中，可由預定CPU 110定址之RAM 170的一最大受分配部分大約為操作性地設置在該記憶體設備中之RAM 170的百分之百。在另一個實例中，RAM 170的一最大受分配部分比上CPU核心的一比率在預定CPU 110中為至少大約64GB/核心。
應該要了解的是，所有該等CPU 110具有某種本機記憶體位準。如本文中使用地，在組態事件中受分配之RAM 170的多個部分係受設置在與該本機CPU記憶體分離且除了該本機CPU記憶體之外的記憶體設備130中。
RAM 170的該受分配部分在電腦系統100的操作中受到建立與維持，直到一後續組態事件為止。應該要了解的是，建立RAM 170之一受分配部分的動作表示RAM 170中之記憶體位置的一特定範圍(未展示)受指定為專用於一特定CPU 110，且該專用分配方式不會改變(即，在操作中受到維持)，直到一後續組態事件為止。一組態事件可為一開機操作、或為由該作業系統、超級監督者設備韌體、或其他控制構件判定出的相似事件。
亦如第2圖所示，RAM 170可呈DIMM 122的形式，其以與特定DDR匯流排相關的一種方式受到組構。應該要了解的是，亦可使用其他形式的RAM 170，包括但不限於：記憶體盤、記憶體卡、堆疊式DRAM封裝、相變記憶體、以及記憶電阻式記憶體。
現在請參照第3圖，電腦系統100’的一實施例具有多個電腦伺服器105’，其經由光子互連體150操作性地連接至記憶體設備130。在展示於第3圖的實施例中，電腦伺服器105’為雙插座伺服器。應該要了解的是，一個雙插座伺服器可包括二個CPU 110(在第3圖中為了清楚解說目的而並未展示出CPU)。應該要進一步了解的是，該電腦伺服器之其他實施例所包括的CPU 110數量可多於上面所述的CPU 110數量，且該電腦系統之其他實施例所包括的電腦伺服器105’數量可多於展示在第3圖中的電腦伺服器105’數量。例如，在一實施例中，該等多個電腦伺服器可各包括超過8個CPU。在一不具限制性的實例中，電腦系統100與100’可包括1024個CPU。
第4圖展示出使CPU鏈結152連接至記憶體設備130的光子互連體150。切換裝置155使CPU鏈結152連接至鏈結附接記憶體領域180。第5圖展示出一種個別鏈結附接記憶體領域180，其包括積體電路(IC)晶片182。IC晶片182受組配成能如記憶體控制器160以及CPU鏈結對DDR通訊晶片162般運作(如第2圖所示)。DIMM 122經由DDR匯流排164進行通訊，進而完成介於CPU 110以及RAM 170之間的該路徑(如第2圖、第4圖、與第5圖合起來所示地)。
第6圖以概要表述圖展示出根據本發明一實施例之一種從CPU 110通往RAM 170的通訊路徑。所有該等CPU 110包括至少一CPU核心112(概要地展示於第6圖)。CPU 110經由本地匯流排173上的扇出(fanout)171連接至本地記憶體172中的記憶體模組175。CPU鏈結152係連接至轉換器135，該轉換器135把一電子CPU鏈結信號轉換為一光子CPU鏈結信號，該信號由光子互連體150攜載到另一個轉換器135，而該另一個轉換器135把該CPU鏈結信號從一光子CPU鏈結信號轉換為一電子CPU鏈結信號。應該要了解的是，如本文中使用地，光子互連體150可包括不只一條光學路徑。例如，不只一條光纖(未展示)可包括在光子互連體150中。亦應該進一步了解的是，跨越光子互連體150的通訊可為雙向式的(即，一條光纖於一方向進行通訊，且另一條光纖於一相反方向進行通訊)，因此轉換器135把光子信號轉換為電子信號且把電子信號轉換為光子信號。CPU鏈結對DDR通訊晶片162使CPU鏈結152經由DDR匯流排164連接到RAM 170。應該要了解的是，光子互連體150可包括一光導纖維(選擇性)、耦接物(未展示)、以及轉換器135。相較於電子互連體，光子互連體150允許RAM 170受設置在離CPU 110較遠的一距離，而不會有與多晶片跳躍段相關聯的高傳輸延遲時間，且具有絕佳的信號對雜訊性質。應該要了解的是，光速的產物與光纖的長度持續成為傳輸延遲的來源，但並非為本發明揭露之通訊半徑範圍中的嚴重傳輸延遲。因此，本發明的一實施例可具有介於大約1公尺到大約10公尺之間的一通訊半徑範圍。如第1圖所示，此通訊半徑範圍允許記憶體設備130能受設置在與伺服器機架140分隔開的記憶體機架145中，而不會產生與傳輸時間相關的效能議題，直到該光速產物與光纖長度持續成為該延遲的一重要部分為止。本發明揭露的該通訊半徑範圍可為大於一DDR2或DDR3通訊半徑範圍的一或二量級範圍。
第7圖展示出一種用以在具有多個中央處理單元(CPU)之一電腦系統中共享電腦記憶體的方法200。方法200的一實施例包括使該等多個CPU光子式地連接至與該等多個CPU遠離的一記憶體設備，該記憶體設備具有操作性地設置在其中的一記憶體控制器與隨機存取記憶體(RAM)，如元件編號210所示。方法200另包括在一組態事件中，把該RAM的一部分專有地分配到從該等多個CPU中選出的一預定CPU，如元件編號220所示。
在一實施例中，方法200可另包括在該電腦系統的操作中建立並維持把該RAM專有分配到該CPU的動作，直到一後續組態事件為止，如元件編號230所示。
應該要了解的是，如本文中使用地，與該等多個CPU遠離係表示該(等)記憶體設備130與該等多個CPU分隔開達介於大約1公尺到大約10公尺的一距離範圍。
根據本發明的實施例，操作性地設置在電腦系統100之記憶體設備130中的一RAM總量(以Gigabyte表示)除以該等多個電腦伺服器中的一CPU核心總量為至少大約64 GB/核心。在另一個實施例中，該RAM總量比上CPU核心的比率為256 GB/核心。在另一個實施例中，該RAM總量比上CPU核心的比率為2000 GB/核心。應該要了解的是，上述的例示RAM總量比上CPU核心的比率並不意圖暗示著要把RAM 170均勻地分配到電腦系統100之伺服器105的所有該等CPU 110中，雖然可所欲地以均勻方式來備置CPU 110。在本發明揭露的實施例中，可以使RAM 170分配方式偏離，以使得一大量記憶體(可得的RAM 170總量)受分配到一或多個CPU 110中，而剩下的記憶體量(可得的RAM 170總量)則所欲地受分配到剩下的該等CPU 110。
本發明實施例中的該等多個電腦伺服器可各為雙插座伺服器。在另一個實施例中，該等電腦伺服器所包括的CPU可介於1個到8個之間。應該要了解的是，可把不只一個CPU核心操作性地設置在一單一晶片上(即，雙核心以及四核心處理器)。
應該要了解的是，本發明的實施例不受限於一CPU記憶體控制器所提供的本機容量。例如，包含具有4個DIMM之4個DDR匯流排的一CPU可各具有4 x 4 x(DIMM容量)的一最大本機容量。如果該DIMM容量為8GB，該最大本機容量可為128GB(4 x 4 x 8=128)。以相同的實例來繼續說明，如果該CPU具有8個核心，每核心的記憶體便為16GB(128GB/8=16GB)。如果此實例中的CPU為一個八向SMP的部分，最大記憶體便為1024GB，但該RAM比上CPU核心的比率仍然為16GB/核心。
在記憶體受限於CPU記憶體控制器之本機容量的另一個實例中，具有8個核心的一Beckton CPU可控制16個DIMM。如果該等DIMM為8GB DIMM，RAM比上CPU核心的比率便為16GB/核心。
相反地，本發明的實施例可使所有該等RAM 170成為一單一伺服器105可得的。因此，如果記憶體設備130支援128個DIMM 122，該總RAM/CPU核心的比率為64GB/核心(128個DIMM x 8GB/DIMM)/(8個核心/CPU x 2個CPU=64GB/核心)。應該要了解的是，如果記憶體設備130支援較多的DIMM 122，RAM比上CPU核心的比率將更大。
再者，如上所述，在本發明的實施例中，可由該預定CPU 110定址之RAM 170的一最大受分配部分大約為操作性地設置在記憶體設備130中之RAM 170的百分之百。應該要了解的是，如果該預定CPU 110受分配有來自該(等)記憶體設備130之RAM 170的百分之百，剩下的CPU 110將無法容納來自該(等)記憶體設備130的額外記憶體，直到一後續組態事件中的一項後續再分配動作為止。
RAM 170可為雙資料率(DDR) RAM。亦可把其他形式的RAM 170闡述為屬於本發明的範圍內，包括但不限於：記憶體盤、記憶體卡、堆疊式DRAM封裝、相變記憶體、以及記憶電阻式記憶體。
應該要了解的是，在本發明中係廣泛地定義“附接至”、“連接至”等用語，以涵蓋多種不同的分散式連接配置與組裝技術。該等配置與技術包括但不限於：(1)介於一部件以及另一個部件之間的直接通訊，而其間並無介入部件；以及(2)一部件與另一個部件之間的直接通訊，而其間有一或多個部件，如果“附接至”或“連接至”該另一個部件的該部件某種程度地與該另一個部件進行操作性通訊(不管其間是否出現一或多個額外部件)。
儘管已經詳細地說明數個實施例，熟知技藝者將可瞭解的是，可以修改本發明揭露的實施例。因此，上述的發明說明應該被視為不具限制性。
100．．．電腦系統
100’．．．電腦系統
105．．．電腦伺服器
105’．．．電腦伺服器
110．．．中央處理單元(CPU)
112．．．CPU核心
122．．．雙列直插記憶體模組(DIMM)
130．．．記憶體設備
135．．．轉換器
140．．．伺服器機架
145．．．記憶體機架
150．．．光子互連體
152．．．CPU鏈結
155．．．切換裝置
160．．．記憶體控制器
162．．．CPU鏈結對DDR通訊晶片
164．．．DDR匯流排
170．．．隨機存取記憶體(RAM)
171．．．扇出
172．．．本地記憶體
173．．．本地匯流排
175．．．記憶體模組
180．．．鏈結附接記憶體領域
182．．．積體電路(IC)晶片
200．．．方法
210~230．．．步驟
第1圖以概要表述圖展示出根據本發明一實施例的一種電腦系統；
第2圖以概要表述圖展示出第1圖之該電腦系統之額外面向的實施例；
第3圖以概要表述圖展示出根據本發明之一種電腦系統的另一個實施例；
第4圖以概要表述圖展示出根據本發明一實施例之一種記憶體設備的一實施例；
第5圖以概要表述圖展示出根據本發明一實施例之一種鏈結附接記憶體領域的一實施例；
第6圖以概要表述圖展示出根據本發明一實施例之一種從CPU通往RAM之通訊路徑的一實施例；以及
第7圖以概要流程圖展示出本發明揭露之方法的多個實施例。
100．．．電腦系統
105．．．電腦伺服器
130．．．記憶體設備
140．．．伺服器機架
145．．．記憶體機架
150．．．光子互連體

Claims (15)

  1. 一種電腦系統，其包含：多個電腦伺服器，其各包括至少一中央處理單元(CPU)；與該等多個電腦伺服器遠離的一記憶體設備；操作性地設置在該記憶體設備中的一記憶體控制器與隨機存取記憶體(RAM)；以及介於該等多個電腦伺服器以及該記憶體設備之間的至少一光子互連體；其中該RAM的一受分配部分可由在一組態事件中從具有該至少一CPU之該等多個電腦伺服器中選出的一預定CPU來定址。
  2. 如申請專利範圍第1項之電腦系統，其中該RAM的該受分配部分係在該電腦系統的整個多個操作期間中受建立與維持，直到一後續組態事件為止。
  3. 如申請專利範圍第1與2項中任一項之電腦系統，其中該記憶體設備係位於離該等多個伺服器達介於1公尺到10公尺的一距離範圍內。
  4. 如申請專利範圍第1與2項中任一項之電腦系統，其中操作性地設置在該記憶體設備中之一RAM總量(以Gigabyte表示)除以該等多個電腦伺服器中之一CPU核心總量的一比率為至少64GB/核心。
  5. 如申請專利範圍第1與2項中任一項之電腦系統，其中可由該預定CPU定址之該RAM的一最大受分配部分為操作性地設置在該記憶體設備中之該RAM的百分之百。
  6. 如申請專利範圍第1與2項中任一項之電腦系統，其中該RAM之一最大受分配部分比上CPU核心的一比率在該預定CPU中為至少64GB/核心。
  7. 如申請專利範圍第1與2項中任一項之電腦系統，其中該等多個電腦伺服器各為一個雙插座伺服器。
  8. 如申請專利範圍第1與2項中任一項之電腦系統，其中該隨機存取記憶體(RAM)為雙資料率(DDR)RAM。
  9. 如申請專利範圍第1與2項中任一項之電腦系統，其中該等多個電腦伺服器包括不只8個CPU。
  10. 一種用以在具有多個中央處理單元(CPU)的一電腦系統中共享電腦記憶體的方法，該方法包含下列步驟：使該等多個CPU光子式地連接至與該等多個CPU遠離的一記憶體設備，該記憶體設備具有操作性地設置在其中的一記憶體控制器與隨機存取記憶體(RAM)；以及在一組態事件中，把該RAM的一部分專有地分配到從該等多個CPU中選出的一預定CPU。
  11. 如申請專利範圍第10項之方法，其另包含在該電腦系統的操作中，建立並維持該RAM對該預定CPU的專有分配方式，直到一後續組態事件為止。
  12. 如申請專利範圍第10與11項中任一項之方法，其中該記憶體設備係位於離該等多個CPU達介於1公尺到10公尺的一距離範圍內。
  13. 如申請專利範圍第10與11項中任一項之方法，其中該RAM之一最大受分配部分(以Gigabyte表示)除以該預定CPU中之一CPU核心總量為至少64GB/核心。
  14. 如申請專利範圍第10與11項中任一項之方法，其中該等多個電腦伺服器各為一個雙插座伺服器。
  15. 如申請專利範圍第10與11項中任一項之方法，其中該隨機存取記憶體(RAM)為雙資料率(DDR)RAM。
TW100109320A 2010-07-30 2011-03-18 用以共享電腦記憶體之電腦系統與方法 TWI459211B (zh)

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