TWI457932B - 改善多層式儲存格（ｍｌｃ）ｎａｎｄ快閃記憶體之性能的方法和系統 - Google Patents

改善多層式儲存格（ｍｌｃ）ｎａｎｄ快閃記憶體之性能的方法和系統 Download PDF

Info

Publication number
TWI457932B
TWI457932B TW099122994A TW99122994A TWI457932B TW I457932 B TWI457932 B TW I457932B TW 099122994 A TW099122994 A TW 099122994A TW 99122994 A TW99122994 A TW 99122994A TW I457932 B TWI457932 B TW I457932B
Authority
TW
Taiwan
Prior art keywords
mlc
flash memory
nand flash
pages
mlcs
Prior art date
Application number
TW099122994A
Other languages
English (en)
Other versions
TW201120889A (en
Inventor
Frickey, Iii
Jonathan M Hughes
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201120889A publication Critical patent/TW201120889A/zh
Application granted granted Critical
Publication of TWI457932B publication Critical patent/TWI457932B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7207—Details relating to flash memory management management of metadata or control data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

改善多層式儲存格(MLC)NAND快閃記憶體之性能的方法和系統
本發明係有關於NAND快閃記憶體，且更具體而非排外的是，係有關於改善多層式儲存格NAND快閃記憶體的性能。
多層式儲存格(MLC)NAND快閃記憶體每一個記憶體儲存格儲存超過一個位元的資訊。與使用單層式儲存格(SLC)NAND快閃記憶體(其每一個儲存格僅儲存一個位元的資訊)的固態硬碟相較，使用MLC NAND快閃記憶體的固態硬碟可具有較大的資訊儲存容量。
圖1繪示程式化MLC NAND快閃記憶體的習知技術序列100。MLC NAND快閃記憶體為每一個分頁被程式化，且被假設每一個儲存格儲存兩個位元的資訊。MLC NAND快閃記憶體的各個儲存格之抹除的邏輯值被設定為二進位值11b 。較低分頁(lower gage)程式化序列110顯示MLC NAND快閃記憶體的儲存格之電壓分佈。為了將各MLC NAND快閃記憶體儲存格的較低位元(lower bit)自11b 程式化成10b ，各MLC NAND快閃記憶體儲存格的臨限電壓(VT )被設定為介於0.8伏特(其為程式化的電壓(pv10))與1.8伏特之間的電壓。為了將各MLC NAND快閃記憶體儲存格的較低位元自10b 抹除成11b ，各MLC NAND快閃記憶體儲存格的VT 被設定為介於-0.5伏特(其為抹除的電壓(ev))與-2.5伏特之間的電壓。
較高分頁程式化序列120顯示MLC NAND快閃記憶體的儲存格之另一電壓分佈。為了將各MLC NAND快閃記憶體儲存格的較高位元自11b 程式化成01b ，各MLC NAND快閃記憶體儲存格的臨限電壓(VT )被設定為介於0.35伏特(其為程式化的電壓(pv01))與0.8伏特之間的電壓。MLC NAND快閃記憶體儲存格的其他邏輯狀態之程式化係繪示於圖1中，且應該不用做說明。
雖然MLC儲存格可儲存超過一個位元的資訊，但是各較高分頁所需的程式化時間比各較低分頁所需的程式化時間更長。與SLC儲存格相較，這會降低MLC儲存格的效率。
【發明內容及實施方式】
在此所揭示之本發明的實施例係藉由舉例而被繪示於附圖中，並且並非藉由舉例來加以限制的。為了例示的簡化及清楚起見，圖式中所繪示的元件不必按比例繪製。例如，為了清楚起見，某些元件的尺寸可相對於其他元件而被增大。另外，要適當考慮的是，在圖式中，參考標號被重複使用，以表示對應或相似的元件。在此說明書中，參考本發明的「一個實施例」或「實施例」意謂結合此實施例所述之特定的特性、結構、或特徵被包括於本發明的至少一個實施例中。因此，遍及此說明書的不同處中之詞句「在一個實施例中」的出現不必然全部參考同一實施例。
本發明的實施例提供一種改善多層式儲存格NAND快閃記憶體之性能的方法及系統。在本發明的一個實施例中，與MLC NAND快閃記憶體中所儲存的資料相關聯之元資料(metadata)係僅被儲存於MLC NAND快閃記憶體的一個或多個較低分頁中。此MLC NAND快閃記憶體邏輯具有較低分頁及較高分頁，其中，在本發明的一個實施例中，較低分頁具有比較高分頁更快的程式化時間或速率。
元資料被使用於MLC NAND快閃記憶體中之所儲存的資訊或資料之管理，且元資料包括，但不受限於，所儲存的資訊之邏輯至實體位址對映表、所儲存的資訊之屬性的資訊、及可協助所儲存的資訊之管理的任何其他資料。
藉由將元資料僅儲存於具有低程式化的潛時(latency )之MLC NAND快閃記憶體的分頁中，MLC NAND快閃記憶體的服務品質(QoS)可被改善。例如，在本發明的一個實施例中，因為固態硬碟(SSD)能以更快速率，將元資料寫入至MLC NAND快閃記憶體，所以使用一個或多個MLC NAND快閃記憶體的SSD具有較高的QoS。SSD的QoS之指標為SSD對諸如寫入或讀取命令的任何主命令之回應時間。當SSD實施元資料至MLC NAND快閃記憶體的頻繁寫入時，增加元資料之寫入的速率讓SSD能較快完成元資料的寫入，因此讓SSD能夠對用以讀取及寫入操作的任何主命令更快回應。
圖2繪示依據本發明的一個實施例之MLC NAND快閃記憶體SSD 210的方塊圖200。MLC NAND快閃記憶體SSD 210具有控制器216，其係連接至MLC NAND快閃記憶體212及214。在本發明的一個實施例中，MLC NAND快閃記憶體212具有第一組分頁及第二組分頁，其中，第一組分頁的各個分頁具有比第二組分頁的各個分頁更低的程式化潛時。
控制器216分配或指定第一組分頁的至少一個分頁，以儲存在MLC NAND快閃記憶體212中所儲存的資料之元資料或元資訊。在本發明的一個實施例中，控制器216將與MLC NAND快閃記憶體212中所儲存的資料相關聯之元資料僅被儲存於第一組分頁中。在MLC NAND快閃記憶體212中所儲存的資料可被儲存於MLC NAND快閃記憶體212的第一組分頁或第二組分頁中。控制器216具有至主機系統的介面230，且介面230包括，但不受限於，控制訊號、資料訊號、通訊訊號、等等。
在本發明的一個實施例中，MLC NAND快閃記憶體SSD 210中的MLC NAND快閃記憶體214顯示可有超過一個MLC NAND快閃記憶體。一般熟習此項相關技術者將立即瞭解MLC NAND快閃記憶體SSD中的MLC NAND快閃記憶體可具有其他的組態，且這些其他的組態係可應用於本發明，而不會影響本發明的運作。
圖3繪示依據本發明的一個實施例之MLC NAND快閃記憶體中之分頁區塊的配置300。配置300假設在MLC NAND快閃記憶體的區塊中有128個分頁，亦即，從分頁0至分頁127，且各MLC被假設能夠儲存兩個位元的資訊，亦即，較高(最大有效)位元及較低(最小有效)位元。在本發明的另一個實施例中在MLC NAND快閃記憶體的區塊中有超過128個分頁。在本發明的又另一個實施例中，在MLC NAND快閃記憶體的區塊中有少於128個分頁。
字元線320及位元線325允許對此分頁區塊的各個分頁之存取。為了圖示的清楚起見，圖3僅顯示MLC NAND快閃記憶體中之該分頁區塊的各分頁的一個MLC。MLC 310繪示MLC NAND快閃記憶體中之該分頁區塊的各分頁之各MLC的結構或配置。MLC 310的較高位元屬於較高分頁312，而MLC 310的較低位元屬於較低分頁314。例如，在本發明的一個實施例中，可藉由位元線0(BL0)及字元線0(WL0)所存取的MLC具有較高位元(其為分頁4的部分)及較低位元(其為分頁0的部分)。同樣地，可藉由位元線3(BL3)及字元線3(WL3)所存取的MLC具有較高位元(其為分頁17的部分)及較低位元(其為分頁11的部分)。一般熟習此項相關技術者將立即瞭解如何判定各MLC的各個較高及較低位元與各自分頁之關聯，因此在此應該不用被說明。
在本發明的一個實施例中，特定MLC的各個較低位元或最小有效位元具有比特定MLC的各個較高位元或最大有效位元更快的程式化速率。為了達成更高的QoS，或為了改善MLC NAND快閃記憶體的性能，與MLC NAND快閃記憶體中所儲存的資料相關聯之元資料僅被儲存於MLC NAND快閃記憶體的較低分頁中。
雖然在圖3中，MLC被假設為每一個MLC僅儲存兩個位元的資訊，但是這並不意謂限制。在本發明的另一個實施例中，各MLC可儲存超過兩個位元的資訊。例如，在本發明的一個實施例中，各MLC儲存4個位元的資訊，且將此4個位元程式化所需的程式化時間係以遞增的次序，自最小有效位元至最大有效位元。在本發明的一個實施例中，元資料被儲存於具有最低程式化時間需求的最低或其中之一的分頁中。
一般熟習此項相關技術者將很容易地瞭解利用具有MLC NAND快閃記憶體之最快程式化速率的最快或其中之一的分頁來儲存與MLC NAND快閃記憶體中所儲存的資訊相關聯之元資料的其他方法，且這些其他方法也可應用於本發明。圖3中所顯示的配置300並不意謂限制。在本發明的另一個實施例中，配置此分頁方塊的分頁之其他方法可應用於本發明，而不會影響本發明的運作。
圖4繪示依據本發明的一個實施例之MLC NAND快閃記憶體的分頁架構400。為了圖示的清楚起見，圖4係參考圖2及3來予以說明。偶數較低分頁412具有自0、2、6、10、…、114、118、至122的32個分頁，而奇數較低分頁414具有自1、3、7、11、…、115、119、至123的32個分頁。同樣地，偶數較高分頁416具有自4、8、12、16、…、120、124、至126的32個分頁，而奇數較高分頁418具有自5、9、13、17、…、121、125、至127的32個分頁。在本發明的一個實施例中，偶數較低分頁412及奇數較低分頁414的各個分頁具有比偶數較高分頁416及奇數較高分頁418更低的程式化潛時。
在本發明的一個實施例中，當MLC NAND快閃記憶體212具有如圖3中所顯示的類似配置之分頁區塊時，控制器216自偶數較低分頁412及奇數較低分頁414中，配置分頁中的至少一個分頁以儲存與MLC NAND快閃記憶體212中所儲存的資料相關聯之元資料。在本發明的一個實施例中，藉由僅使用分頁區塊中之可用分頁的一半分頁來儲存元資料，MLC NAND快閃記憶體212之容量被折衷(traded-off)或交換，增加性能及/或Qos。
在本發明的另一個實施例中，控制器216可在MLC NAND快閃記憶體212中，配置超過64個分頁來儲存與MLC NAND快閃記憶體212中所儲存的資訊相關聯之元資料。在本發明的又另一個實施例中，控制器216選取一個或多個分頁區塊，且利用此一個或多個分頁區塊之各分頁的各MLC以僅作為單層式儲存格(SLC)，亦即，僅將一個位元的資訊儲存於各MLC中。在本發明的一個實施例中，控制器216將元資料僅儲存於所選取到的一個或多個分頁區塊中。在本發明的一個實施例中，MLC NAND快閃記憶體212為至少部分與開放式NAND快閃記憶體介面(ONFI)協定相符。
圖5繪示依據本發明的一個實施例之實施在此所揭示之方法的系統500。系統500包括，但不受限於，桌上型電腦、膝上型電腦、小筆電(netbook)、筆記型電腦、個人數位助理(PDA)、伺服器、工作站、行動電話、行動計算裝置、網際網路設備或任何其他型式的計算裝置。在本發明的另一個實施例中，被使用來實施在此所揭示的方法之系統500為系統晶片(SOC)系統。
處理器510具有用以執行系統500的指令之處理核心512。處理核心512包括，但不受限於，用以提取指令的預提取邏輯、用以將指令解碼的解碼邏輯、用以執行指令的執行邏輯、等等。處理器510具有用以快取系統500的指令及/或資料之快取記憶體516。在本發明的另一個實施例中，快取記憶體516包括，但不受限於，第一階、第二階及第三階之快取記憶體，或處理器510內之任何其他組態的快取記憶體。
記憶體控制中心(MCH)514實施致使處理器510能夠存取記憶體530且與記憶體530相連通(communication)之功能，記憶體530包括揮發性記憶體532及/或非揮發性記憶體534。揮發性記憶體532包括，但不受限於，同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)、及/或任何其他型式的隨機存取記憶體裝置。非揮發性記憶體534包括，但不受限於，MLC NAND快閃記憶體、相變記憶體(PCM)、唯讀記憶體(ROM)、電氣可抹除可程式化唯讀記憶體(EEPROM)、或任何其他型式的非揮發性記憶體裝置。
記憶體530儲存即將被處理器510所執行的資訊及指令。當處理器510正在執行指令時，記憶體530也可儲存暫時變數或其他中間資訊。晶片組520透過點對點(PtP)介面517及522而與處理器510相連接。晶片組520使處理器510能夠連接至系統500中的其他模組。在本發明的一個實施例中，介面517及522依據諸如英特爾快速路徑互連(QPI)等等的PtP通訊協定來操作。晶片組520連接至顯示裝置540，其包括，但不受限於，液晶顯示器(LCD)、陰極射線管(CRT)顯示器、或任何其他型式的可視顯示裝置。
此外，晶片組520連接至一個或多個匯流排550及555，其互連不同的模組574、560、562、564、及566。若匯流排速度或通訊協定有不匹配，則匯流排550及555可藉由匯流排橋接器572而被互連在一起。晶片組520與，但不受限於，MLC NAND快閃記憶體SSD 560、大量儲存裝置562、鍵盤/滑鼠564及網路介面566相耦接。大量儲存裝置562包括，但不受限於，固態硬碟、硬碟機、通用序列匯流排快閃記憶體碟機、或任何其他形式的電腦資料儲存媒體。
網路介面566係使用包括，但不受限於，乙太網路介面、通用序列匯流排(USB)介面、週邊組件互連(PCI)快速介面、無線介面及/或任何其他適當型式的介面之任何型式的熟知網路介面標準來予以實施。此無線介面依據，但不受限於，電機電子工程師學會(IEEE)802.11標準(2007年6月12日所公布之IEEE標準802.11-2007)及其相關的家族、美國家庭插電聯盟(HPAV)、超寬頻(UWB)、藍牙、WiMAX、或任何形式的無線通訊協定來操作。
雖然圖5中所顯示的模組被繪示為系統500內的分離區塊，但是藉由這些區塊的某些區塊所實施之功能可被整合在單一半導體電路內，或可使用兩個或更多個分離的積體電路來予以實施。例如，雖然快取記憶體516被繪示為處理器510內的分離區塊，但是快取記憶體516可分別被併入至處理器核心512中。在本發明的另一個實施例中，系統500可包括超過一個的處理器/處理核心。
在此所揭示的方法可以硬體、軟體、韌體、或其任何其他的組合來予以實施。雖然所揭示的標的之實施例的範例被說明，但是一般熟習此項相關技術者將立即瞭解實施所揭示的標的之許多其他方法可交替地被使用。在先前的說明中，所揭示的標的之各種樣態已被說明。為了解釋的目的，特定的數量、系統及組態被提及，以便提供此標的的全盤瞭解。然而，對於熟習具有此揭示的優點之相關技術者而言，顯然可知的是，此標的可在沒有特定細節之下來予以實施。在其他的例子中，熟知的特性、組件、或模組被省略、簡化、結合、或分離，以便不混淆所揭示的標的。
在此所使用之術語「係可操作的」意謂當此裝置或系統為處於關閉電源狀態中時，此裝置、系統、協定等能操作或適用來操作用於其想要的功能。所揭示的標的之不同實施例可以硬體、韌體、軟體、或其任何其他的組合來予以實施，且可藉由參考或結合程式碼(諸如指令、功能、程序、資料結構、邏輯、應用程式、設計表示、或用於設計的模擬、仿真、及製造的格式)來予以說明，其當藉由機器所執行時，會致使機器實施工作、界定抽象資料型式或低階硬體內容、或產生結果。
圖式中所顯示的技術可使用於諸如通用電腦或計算裝置的一個或多個計算裝置所儲存及執行之碼及資料來予以實施。此類計算裝置使用諸如機器可讀取儲存媒體(例如，磁碟；光碟；隨機存取記憶體；唯讀記憶體；快閃記憶體裝置；相變記憶體)及機器可讀取通訊媒體(例如，電氣、光學、聲音或其他形式的傳播訊號-諸如載波、紅外線訊號、數位訊號等)之機器可讀取媒體來儲存及(內部且透過網路而與其他計算裝置)通訊碼及資料。
雖然所揭示的標的已參考例示實施例來予以說明，但是此說明不意謂以限制的意義來予以建構。對於熟習此項技術者而言，顯然可知的是，與所揭示的標的相關之例示實施例之不同的修改，以及此標的的其他實施例被視為落入所揭示的標的之範圍內。
100．．．序列
110．．．較低分頁程式化序列
120．．．較高分頁程式化序列
200．．．方塊圖
210．．．MLC NAND快閃記憶體SSD
212．．．MLC NAND快閃記憶體
214．．．MLC NAND快閃記憶體
216．．．控制器
230．．．介面
300．．．配置
310．．．MLC
312．．．較高分頁
314．．．較低分頁
320．．．字元線
325．．．位元線
400．．．分頁架構
412．．．偶數較低分頁
414．．．奇數較低分頁
416．．．偶數較高分頁
418．．．奇數較高分頁
500．．．系統
510．．．處理器
512．．．處理核心
514．．．記憶體控制中心(MCH)
516．．．快取記憶體
517．．．介面
520．．．晶片組
522．．．介面
530．．．記憶體
532．．．揮發性記憶體
534．．．非揮發性記憶體
540．．．顯示裝置
550．．．匯流排
555．．．匯流排
560．．．MLC NAND快閃記憶體SSD
562．．．大量儲存裝置
564．．．鍵盤/滑鼠
566．．．網路介面
572．．．匯流排橋接器
574．．．模組
本發明的實施例之特性及優點將自底下標的之詳細說明中而變成顯然可知，其中：
圖1繪示程式化MLC NAND快閃記憶體的習知技術序列；
圖2繪示依據本發明的一個實施例之MLC NAND快閃記憶體固態硬碟；
圖3繪示依據本發明的一個實施例之MLC NAND快閃記憶體中之分頁區塊的配置；
圖4繪示依據本發明的一個實施例之MLC NAND快閃記憶體的分頁架構；以及
圖5繪示依據本發明的一個實施例之實施在此所揭示的方法之系統。
200．．．方塊圖
210．．．MLC NAND快閃記憶體SSD
212．．．MLC NAND快閃記憶體
214．．．MLC NAND快閃記憶體
216．．．控制器
230．．．介面

Claims (28)

  1. 一種用以改善多層式儲存格(MLC)NAND快閃記憶體之性能的方法，該方法包含：將元資料儲存於具有複數個多層式儲存格(MLC)之MLC NAND快閃記憶體的一個或多個較低分頁中，各個MLC具有一較高位元和一較低位元；以及將使用者資料儲存於該MLC NAND快閃記憶體之較高分頁中，其中，在該NAND快閃記憶體之複數個MLC的各個MLC中，該MLC的較高位元具有用於該等較高分頁的其中一個較高分頁之該使用者資料，並且該MLC的較低位元具有用於該等較低分頁的其中一個較低分頁之該元資料。
  2. 如申請專利範圍第1項之方法，其中，該等MLC之該等較低位元比該等MLC之該等較高位元具有更快的程式化時間。
  3. 如申請專利範圍第1項之方法，其中，該元資料係與該MLC NAND快閃記憶體中所儲存的資料相關聯。
  4. 如申請專利範圍第3項之方法，其中，該元資料包含該資料之邏輯至實體位址對映表的其中之一，及該資料之屬性的資訊。
  5. 如申請專利範圍第1項之方法，其中，該MLC NAND快閃記憶體為至少部分與開放式NAND快閃記憶體介面(ONFI)協定相符。
  6. 如申請專利範圍第1項之方法，另包含： 選取該多層式儲存格(MLC)NAND快閃記憶體的該一個或多個較低分頁；以及促使各個所選取的較低分頁之各MLC儲存格僅被使用作為單層式儲存格，其中，將該元資料僅儲存於該MLC NAND快閃記憶體之該一個或多個較低分頁中包含將該元資料僅儲存於該MLC NAND快閃記憶體之該所選取的一個或多個較低分頁中。
  7. 如申請專利範圍第1項之方法，其中，對於該等MLC的至少其中一個MLC而言，該較低位元和該較高位元具有用於不同分頁的資料。
  8. 如申請專利範圍第1項之方法，其中，該等MLC之該等較低位元具有用於偶數分頁和奇數分頁的資料，該等偶數分頁和奇數分頁係不同於在該等MLC之該等較高位元中所儲存之偶數分頁和奇數分頁。
  9. 如申請專利範圍第1項之方法，其中，用於第一個一半之可用分頁的資料被儲存於該等MLC之該等較高位元中，並且用於第二個一半之可用分頁的資料被儲存於該等MLC之該等較低位元中。
  10. 一種耦接至具有複數個多層式儲存格(MLC)之MLC NAND快閃記憶體的控制器，各個MLC具有一較高位元和一較低位元，該控制器包含：邏輯，用以：配置該MLCNAND快閃記憶體的至少一個記憶體分頁，以儲存在該MLC NAND快閃記憶體中所儲存之資 料的元資料；將該資料的該元資料儲存於該MLC NAND快閃記憶體之該至少一個所配置的記憶體分頁中；以及將使用者資料儲存於該MLC NAND快閃記憶體之較高分頁中，其中，在該NAND快閃記憶體之複數個MLC的各個MLC中，該MLC的較高位元具有用於該等較高分頁的其中一個較高分頁之該使用者資料，並且該MLC的較低位元具有用於該等較低分頁的其中一個較低分頁之該元資料。
  11. 如申請專利範圍第10項之控制器，其中，該等MLC之該等較低位元比該等MLC之該等較高位元具有更快的程式化速度。
  12. 如申請專利範圍第10項之控制器，其中，該邏輯另用以更新該所儲存的元資料。
  13. 如申請專利範圍第10項之控制器，其中，該邏輯另用以存取該多層式儲存格(MLC)NAND快閃記憶體之該至少一個所配置的記憶體分頁之各MLC，以僅作為單層式儲存格(SLC)。
  14. 如申請專利範圍第10項之控制器，其中，該元資料包含該資料之邏輯至實體位址對映表的其中之一，及該資料之屬性的該元資料。
  15. 如申請專利範圍第10項之控制器，其中，該MLC NAND快閃記憶體為至少部分與開放式NAND快閃記憶體介面(ONFI)協定相符。
  16. 如申請專利範圍第10項之控制器，其中，該邏輯為該控制器中的韌體。
  17. 如申請專利範圍第10項之控制器，其中，對於該等MLC的至少其中一個MLC而言，該較低位元和該較高位元具有用於不同分頁的資料。
  18. 如申請專利範圍第10項之控制器，其中，該等MLC之該等較低位元具有用於偶數分頁和奇數分頁的資料，該等偶數分頁和奇數分頁係不同於在該等MLC之該等較高位元中所儲存之偶數分頁和奇數分頁。
  19. 如申請專利範圍第10項之控制器，其中，用於第一個一半之可用分頁的資料被儲存於該等MLC之該等較高位元中，並且用於第二個一半之可用分頁的資料被儲存於該等MLC之該等較低位元中。
  20. 一種用以改善多層式儲存格(MLC)NAND快閃記憶體之性能的設備，包含：具有複數個多層式儲存格(MLC)之MLC NAND快閃記憶體，各個MLC具有一較高位元和一較低位元，並且包括第一組分頁及第二組分頁；以及控制器，係與該MLC NAND快閃記憶體相耦接，用以：將元資料儲存於該等第一組分頁的至少其中一個分頁中；以及將使用者資料儲存於該MLC NAND快閃記憶體之較高分頁中，其中，在該NAND快閃記憶體之複數個 MLC的各個MLC中，該MLC的較高位元具有用於該等較高分頁的其中一個較高分頁之該使用者資料，並且該MLC的較低位元具有用於該等較低分頁的其中一個較低分頁之該元資料。
  21. 如申請專利範圍第20項之設備，其中，該元資料係與該MLC NAND快閃記憶體之該第一組分頁或該第二組分頁中所儲存的資料相關聯。
  22. 如申請專利範圍第20項之設備，其中，該控制器另用以更新該所儲存的元資料。
  23. 如申請專利範圍第21項之設備，其中，該元資料包含該資料之邏輯至實體位址對映表的其中之一，及該資料之屬性的資訊。
  24. 如申請專利範圍第20項之設備，其中，該設備為至少部分與開放式NAND快閃記憶體介面(ONFI)協定相符。
  25. 如申請專利範圍第20項之設備，其中，該控制器另利用該第一組分頁之該至少一個分頁的各MLC，以僅作為單層式儲存格(SLC)。
  26. 如申請專利範圍第20項之設備，其中，對於該等MLC的至少其中一個MLC而言，該較低位元和該較高位元具有用於不同分頁的資料。
  27. 如申請專利範圍第20項之設備，其中，該等MLC之該等較低位元具有用於偶數分頁和奇數分頁的資料，該等偶數分頁和奇數分頁係不同於在該等MLC之該等 較高位元中所儲存之偶數分頁和奇數分頁。
  28. 如申請專利範圍第20項之設備，其中，用於第一個一半之可用分頁的資料被儲存於該等MLC之該等較高位元中，並且用於第二個一半之可用分頁的資料被儲存於該等MLC之該等較低位元中。
TW099122994A 2009-07-31 2010-07-13 改善多層式儲存格（ｍｌｃ）ｎａｎｄ快閃記憶體之性能的方法和系統 TWI457932B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/533,358 US8332578B2 (en) 2009-07-31 2009-07-31 Method and system to improve the performance of a multi-level cell (MLC) NAND flash memory

Publications (2)

Publication Number Publication Date
TW201120889A TW201120889A (en) 2011-06-16
TWI457932B true TWI457932B (zh) 2014-10-21

Family

ID=43528067

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099122994A TWI457932B (zh) 2009-07-31 2010-07-13 改善多層式儲存格（ｍｌｃ）ｎａｎｄ快閃記憶體之性能的方法和系統

Country Status (3)

Country Link
US (1) US8332578B2 (zh)
CN (1) CN101989232A (zh)
TW (1) TWI457932B (zh)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8909851B2 (en) 2011-02-08 2014-12-09 SMART Storage Systems, Inc. Storage control system with change logging mechanism and method of operation thereof
US8935466B2 (en) 2011-03-28 2015-01-13 SMART Storage Systems, Inc. Data storage system with non-volatile memory and method of operation thereof
US8782370B2 (en) * 2011-05-15 2014-07-15 Apple Inc. Selective data storage in LSB and MSB pages
US9098399B2 (en) 2011-08-31 2015-08-04 SMART Storage Systems, Inc. Electronic system with storage management mechanism and method of operation thereof
US9063844B2 (en) 2011-09-02 2015-06-23 SMART Storage Systems, Inc. Non-volatile memory management system with time measure mechanism and method of operation thereof
US9021319B2 (en) 2011-09-02 2015-04-28 SMART Storage Systems, Inc. Non-volatile memory management system with load leveling and method of operation thereof
US9021231B2 (en) 2011-09-02 2015-04-28 SMART Storage Systems, Inc. Storage control system with write amplification control mechanism and method of operation thereof
US20130124778A1 (en) * 2011-11-10 2013-05-16 Greenliant Llc Method of storing host data and meta data in a nand memory, a memory controller and a memory system
US9239781B2 (en) 2012-02-07 2016-01-19 SMART Storage Systems, Inc. Storage control system with erase block mechanism and method of operation thereof
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
WO2013130106A1 (en) 2012-03-02 2013-09-06 Hewlett-Packard Development Company, L.P. Versioned memories using a multi-level cell
US9298252B2 (en) 2012-04-17 2016-03-29 SMART Storage Systems, Inc. Storage control system with power down mechanism and method of operation thereof
US8949689B2 (en) 2012-06-11 2015-02-03 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
KR102116713B1 (ko) * 2012-07-13 2020-06-01 삼성전자 주식회사 솔리드 스테이트 드라이브 콘트롤러, 솔리드 스테이트 드라이브, 솔리드 스테이트 드라이브의 데이터 처리 방법, 다채널 솔리드 스테이트 드라이브, 레이드 콘트롤러, 시퀀스 정보를 솔리드 스테이트 드라이브에 제공하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체
WO2014061055A1 (en) * 2012-10-15 2014-04-24 Hitachi, Ltd. Storage sysyem which includes non-volatile semiconductor storage medium, and storage control method of storage system
KR20140069659A (ko) * 2012-11-29 2014-06-10 성균관대학교산학협력단 플래시 메모리용 파일 시스템
US9671962B2 (en) 2012-11-30 2017-06-06 Sandisk Technologies Llc Storage control system with data management mechanism of parity and method of operation thereof
US9543019B2 (en) * 2012-12-11 2017-01-10 Intel Corporation Error corrected pre-read for upper page write in a multi-level cell memory
US9236136B2 (en) 2012-12-14 2016-01-12 Intel Corporation Lower page read for multi-level cell memory
CN103077121B (zh) * 2013-01-07 2016-01-27 深圳市江波龙电子有限公司 一种闪存存储设备中数据管理的方法及装置
CN103914410B (zh) * 2013-01-08 2020-01-31 联想(北京)有限公司 存储装置、电子设备和数据存取方法
US9123445B2 (en) 2013-01-22 2015-09-01 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9183137B2 (en) 2013-02-27 2015-11-10 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9470720B2 (en) 2013-03-08 2016-10-18 Sandisk Technologies Llc Test system with localized heating and method of manufacture thereof
CN103164344B (zh) * 2013-03-12 2015-09-16 深圳市江波龙电子有限公司 一种闪存存储设备中数据管理的方法及装置
US9043780B2 (en) 2013-03-27 2015-05-26 SMART Storage Systems, Inc. Electronic system with system modification control mechanism and method of operation thereof
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9543025B2 (en) 2013-04-11 2017-01-10 Sandisk Technologies Llc Storage control system with power-off time estimation mechanism and method of operation thereof
US10546648B2 (en) 2013-04-12 2020-01-28 Sandisk Technologies Llc Storage control system with data management mechanism and method of operation thereof
CN103246615B (zh) * 2013-04-24 2015-09-16 深圳市江波龙电子有限公司 一种闪存存储设备中数据管理的方法及装置
US9313874B2 (en) 2013-06-19 2016-04-12 SMART Storage Systems, Inc. Electronic system with heat extraction and method of manufacture thereof
US9898056B2 (en) 2013-06-19 2018-02-20 Sandisk Technologies Llc Electronic assembly with thermal channel and method of manufacture thereof
US9367353B1 (en) 2013-06-25 2016-06-14 Sandisk Technologies Inc. Storage control system with power throttling mechanism and method of operation thereof
US9244519B1 (en) 2013-06-25 2016-01-26 Smart Storage Systems. Inc. Storage system with data transfer rate adjustment for power throttling
US9146850B2 (en) 2013-08-01 2015-09-29 SMART Storage Systems, Inc. Data storage system with dynamic read threshold mechanism and method of operation thereof
US9361222B2 (en) 2013-08-07 2016-06-07 SMART Storage Systems, Inc. Electronic system with storage drive life estimation mechanism and method of operation thereof
US9448946B2 (en) 2013-08-07 2016-09-20 Sandisk Technologies Llc Data storage system with stale data mechanism and method of operation thereof
US9431113B2 (en) 2013-08-07 2016-08-30 Sandisk Technologies Llc Data storage system with dynamic erase block grouping mechanism and method of operation thereof
US9229801B2 (en) 2013-09-24 2016-01-05 Sandisk Technologies Inc. Method and device for write abort protection
US9298552B2 (en) 2013-09-27 2016-03-29 Intel Corporation Using read values from previous decoding operations to calculate soft bit information in an error recovery operation
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9564212B2 (en) 2014-05-06 2017-02-07 Western Digital Technologies, Inc. Solid-state memory corruption mitigation
KR102271462B1 (ko) 2015-01-13 2021-07-05 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
KR102292217B1 (ko) * 2015-02-06 2021-08-24 삼성전자주식회사 내부적으로 데이터 읽기 검증을 수행할 수 있는 메모리 장치, 이의 작동 방법, 및 이를 포함하는 메모리 시스템
US10096355B2 (en) * 2015-09-01 2018-10-09 Sandisk Technologies Llc Dynamic management of programming states to improve endurance
US10379747B2 (en) 2015-12-21 2019-08-13 Western Digital Technologies, Inc. Automated latency monitoring
US10290346B2 (en) 2016-12-22 2019-05-14 Western Digital Technologies, Inc. Method and apparatus for low-latency read of flash storage devices using fractional bits per cell
KR20180121733A (ko) 2017-04-28 2018-11-08 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10236069B2 (en) 2017-06-20 2019-03-19 Intel Corporation Word line read disturb error reduction through fine grained access counter mechanism
US10355893B2 (en) * 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US10642519B2 (en) 2018-04-06 2020-05-05 Western Digital Technologies, Inc. Intelligent SAS phy connection management
US11119855B2 (en) 2019-10-24 2021-09-14 International Business Machines Corporation Selectively storing parity data in different types of memory
CN115803719A (zh) 2020-07-17 2023-03-14 美光科技公司 视频数据和文件系统元数据的存储

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080212367A1 (en) * 2007-01-23 2008-09-04 Hynix Semiconductor Inc. Method of operating a flash memory device
US7525870B2 (en) * 2007-05-21 2009-04-28 Sandisk Il, Ltd. Methods for optimizing page selection in flash-memory devices
US20090172256A1 (en) * 2007-12-31 2009-07-02 Phison Electronics Corp. Data writing method for flash memory, and flash memory controller and storage device thereof
US7558130B2 (en) * 2007-06-04 2009-07-07 Micron Technology, Inc. Adjustable drive strength apparatus, systems, and methods
US20090175075A1 (en) * 2008-01-07 2009-07-09 Phison Electronics Corp. Flash memory storage apparatus, flash memory controller, and switching method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7366017B2 (en) * 2006-08-22 2008-04-29 Micron Technology, Inc. Method for modifying data more than once in a multi-level cell memory location within a memory array
TWI358068B (en) * 2007-10-19 2012-02-11 Phison Electronics Corp Writing method for non-volatile memory and control
US7941592B2 (en) * 2008-08-14 2011-05-10 Bonella Randy M Method and apparatus for high reliability data storage and retrieval operations in multi-level flash cells

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080212367A1 (en) * 2007-01-23 2008-09-04 Hynix Semiconductor Inc. Method of operating a flash memory device
US7525870B2 (en) * 2007-05-21 2009-04-28 Sandisk Il, Ltd. Methods for optimizing page selection in flash-memory devices
US7558130B2 (en) * 2007-06-04 2009-07-07 Micron Technology, Inc. Adjustable drive strength apparatus, systems, and methods
US20090172256A1 (en) * 2007-12-31 2009-07-02 Phison Electronics Corp. Data writing method for flash memory, and flash memory controller and storage device thereof
US20090175075A1 (en) * 2008-01-07 2009-07-09 Phison Electronics Corp. Flash memory storage apparatus, flash memory controller, and switching method thereof
TW200931412A (en) * 2008-01-07 2009-07-16 Phison Electronics Corp Flash memory storage apparatus, flash memory controller and switching method thereof

Also Published As

Publication number Publication date
US8332578B2 (en) 2012-12-11
TW201120889A (en) 2011-06-16
CN101989232A (zh) 2011-03-23
US20110029718A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
TWI457932B (zh) 改善多層式儲存格（ｍｌｃ）ｎａｎｄ快閃記憶體之性能的方法和系統
US11237765B2 (en) Data writing method and storage device
US9891838B2 (en) Method of operating a memory system having a meta data manager
JP2011175646A (ja) メモリシステム及びその動作方法
US9122583B2 (en) Memory controller and memory storage device and data writing method
TWI707268B (zh) 資料儲存裝置及其操作方法
US20210057018A1 (en) Sequential slc read optimization
US10901891B2 (en) Controller and operation method thereof
US20130205073A1 (en) Memory device, memory system, and programming method thereof
CN113360089A (zh) 用于存储器子系统的命令批处理
CN105931668B (zh) 非易失性存储器装置和操作方法及包括其的数据存储装置
CN117897686A (zh) 用于在固态驱动器中减少nand管芯冲突的方法和设备
KR20190006677A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11281405B2 (en) Controlled die asymmetry during MLC operations for optimal system pipeline
US11836076B2 (en) Implementing mapping data structures to minimize sequentially written data accesses
US8738847B2 (en) Data writing method, and memory controller and memory storage apparatus using the same
US20170115925A1 (en) Valid data merging method, memory controller and memory storage apparatus
US11720490B2 (en) Managing host input/output in a memory system executing a table flush
CN106935265B (zh) 非易失性存储器装置以及包括该非易失性存储器装置的数据存储装置
CN115731999A (zh) 连续存储器编程操作
CN115705159A (zh) 存储器子系统中双字的智能交换和有效编码
TWI747191B (zh) 資料儲存裝置與資料處理方法
CN114664361A (zh) 利用nand缓冲器进行无dram的多级单元编程
TWI670599B (zh) 記憶體管理方法以及儲存控制器
US11868642B2 (en) Managing trim commands in a memory sub-system

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees