TWI451281B - 回應製程參數中擾動之特徵化電路胞效能變異性 - Google Patents

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Description

回應製程參數中擾動之特徵化電路胞效能變異性
本發明係有關用於(例如)積體電路設計中的電路胞程式庫之領域。更特定言之，本發明係有關回應電路胞程式庫內的電路胞之製程參數中擾動之效能參數變異性的特徵化。
提供可形成複雜積體電路之電路胞設計的程式庫係為人已知。電路胞可包含原始電路元件(例如AND閘極及OR閘極)，以及具有更複雜功能的更複雜電路胞。此等電路胞程式庫典型地依一實體層面特定所關注電路胞之電路應如何形成，例如形成電路胞之半導體、金屬及其他層的佈局，此等層之尺寸，此等層之化學組成及類似者。電子設計自動化(EDA)軟體工具使用此等電路胞程式庫連同一積體電路設計之更高階規格(例如邏輯定義積體電路之暫存器轉移語言(RTL)檔案)成為輸入，且使用此等輸入以產生定義遮罩與需用於製程之其他所需低階設計資訊的資料。
以上方法之漸增重要態樣係製程擾動可在積體電路效能及正確地操作積體電路之良率方面具有影響。電路胞程式庫可規定特定標稱設計參數，例如尺寸、摻雜位準等等，但當製造積體電路時將會有其中製程能符合此等 設計參數之某些公差，例如層厚度依據常態統計變異將會與設計厚度有某一數量之不同。隨著製程尺寸縮小且積體電路的效能增加，其內可製造電路胞之公差及在該等電路胞的效能參數上之影響可能變更大及更明顯。此可導致可達到之效能的減少及使積體電路功能正確之良率的減少。對於一實例，一積體電路可含有若干關鍵路徑，若積體電路係正確地操作，一信號必須在某一時間內透過其傳播。若所有電路胞皆針對其設計規格確切地製造，則可符合此關鍵路徑。然而，製程參數內之擾動可負面地影響透過電路胞信號之傳播速率及具有不再符合關鍵路徑時點的結果。為了減少此等程序變異之負面影響，已知使用EDA工具評估程序變異將如何影響電路效能。依此方法，一對於程序變異太敏感之設計的部分可變化以針對製造變異提供更多邊限及允許欲達到之增加效能及/或增加製造良率。
為了模型化製程變異在電路胞效能參數上之影響，已知係提供表示此等變異之資料。附圖之第1圖概要地說明一依NAND閘極之電路胞2，其當依據其設計參數確切地製造時具有一藉由Dnom 給定之標稱延遲用於透過其的信號傳播。當形成電路胞程式庫時，係執行使用(例如)SPICE模型的電路胞2之閘極位準模型化，以研究透過電路胞2之延遲如何隨著製程參數中的改變而變化。在抽象層面，製程參數可考慮成為一組參數，其各具有標稱值p1 、p2 等等。若電路胞2係依據此等標稱製程參 數確切地製造，則電路胞2將給定預期標稱延遲。然而，對於此等製程參數之擾動係可能且可將此等擾動視為△p1 、△p2 等等。電路胞之SPICE模型係在個別擾動△p1 、△p2 之不同值處評估，以決定關聯此等擾動之各者的係數k1 、k2 等等及指示效能參數(如延遲)如何強烈地隨此等擾動變化。
附圖之第2圖說明擾動延遲D如何可形成為標稱延遲Dnom 之和連同在藉由個別製程參數之擾動的各者產生之延遲中的改變之和。此模型假設不同製程參數之擾動的效應係互相獨立。此並非恆真且導致此技術內之錯誤。
一典型電路胞程式庫將包含數百之電路胞設計。當相對於製程參數中之變異尋覓特徵化標稱效能及標稱效能中的變異時，SPICE模型化必須對於被研究之各程序點就整組電路胞執行。因此，當即使基於例如取樣在標稱製程參數上的一點、標稱製程參數及標稱製程參數下的一點之粗近似值來試圖識別係數k1 、k2 等等時，若程式庫內具有n電路胞，此將需要2n+1電路胞程式庫之模型化。所需之此大量模型化代表當產生適當特徵化電路胞程式庫時的不利負擔。
自本發明之一態樣檢視，其提供一種特徵化關聯在電路胞程式庫內之電路胞的複數製程參數中擾動的效能參 數之變異性的方法，該方法包含以下步驟：識別在該程式庫內之電路胞族，各族具有該等擾動之一或多數實質上共同組，其產生離開一電路胞之該效能參數的一未擾動值之該電路胞的該效能參數中之改變的對應預定量；決定在用於不同族之該等共同組間的個別相關值；及形成用於屬於一給定族之一給定電路胞的變異性之一表示法成為用於該給定電路胞之該未擾動值，用於該給定電路胞之改變的該一或多數預定量及用於該給定族相對於該等族之其他者的相關值。
本技術認知實際上設計者及EDA工具不實質上關注哪些程序參數產生在效能參數中之哪些改變，而更重要的係提供一將會產生之效能參數的可能統計分布之製程參數的可能統計分布。然而，為了保持在變異之模型化中的精度，回應製程參數之聯合模型化的總統計變異之此一方法，亦關聯指示一電路胞之效能參數中的改變如何係可能與其他電路胞中之改變相關。因此，EDA工具或設計者可對於一關鍵路徑上之特定電路胞決定模型化一最壞情況假設，可靠地估計將會在該關鍵路徑上之其他電路胞中產生的效能中之可能相關變異，且接著產生一總結果以決定符合或不符合在該關鍵路徑上之時點。此相關資訊補償缺乏關於效能參數如何隨著各個別製程參數變化之資訊。該技術係可應用於各種不同效能參數(如延遲、動態功率、洩漏等等)，及可用於各種類型的統計 行為(如晶粒間，晶粒內)。
不但維持精確地模型化電路胞效能中變異之能力，以上技術明顯地減少需要產生變異特徵化資訊之努力量。一些預處理係需要以識別哪些擾動產生對應於受關注之統計點的效能中變異，但一旦此已產生則SPICE，模型化可關於電路胞之程式庫的明顯減少實例數目來執行，如一具體實施例將僅模型化標稱組，對應於一等於一標準差之正變異的該組，及對應於一等於一標準差之負變異的該組。若需要僅具有該標稱且一單一標準差點係模型化，則此可更減少至兩組。此外，需要產生該相關資料之處理努力係減少，其係基於實際上電路胞之程式庫內的個別電路胞可分組成為電路胞之族，其將會相對較密切地共享其中其回應製程參數中擾動之方法的瞭解。一實例可為程式庫內之大量AND閘極將共享對於程序參數之相同敏感且將回應製程中之實質上相同組擾動以提供一在標稱效能中之一標準差變異。用於不同族之此等共同組擾動可用以產生族間之相關值，其指示當出現一給定在一族內某一定程度變異的擾動時預期在該等其他族內之變異的程度。作為一實例，透過AND閘極之族中在延遲中產生一標準差增加之擾動，可藉由如可能透過OR閘極之該族在延遲中產生一半標準差增加之相關值指示。此相關值資料模型化電路族間之關係，其可藉由產生相同程度之效能變異的其共同組擾動識別，允許一精簡及相對較易於決定欲維持之變異間的關係間之表 示法。
如所提及，可能該等族可藉由模型化各電路胞來識別以發現在所關注效能參數中產生一給定量之改變的擾動，且接著將具有產生相同結果之類似組擾動分組在一起(如在製程參數空間中具有小於距離一關聯被形成之族的共同組擾動之給定分離的擾動組)。至於一替代例，可使用電路胞設計者之知識將電路胞至少部分地人工分組成為該等族。電路胞設計者將典型地知悉大量AND閘極將可能共享對於製程參數中擾動的相同敏感性且此知識可用來形成該等族。
應瞭解到關聯實質上共同組之擾動的效能參數中改變的預定量可採取各種形式。改變之量可為一統計計算量，如起因於橫跨製程參數空間之聯合分散的一標準差之某一倍数。另一可能性係藉由一固定量(例如標稱值的正或負50%)的變異。可將本技術運用於任一情況。
共享共同組擾動之電路胞族的識別可依各種方法達到，但合宜地係提供使用目前電路胞設計的複雜性及大量此等電路胞設計以使用此等電路胞的模型來決定效能特徵，其與試圖以一些其他方法(例如複雜之查找表)計算此等參數相反。此等模型可為閘極位準電路效能模型。
當試圖識別將導致效能參數中之預定改變的該組擾動時，可執行如蒙特卡羅(Monte Carlo)統計模型化之取樣方法。
雖然本技術可相關於各種效能參數(如功率消耗、驅動 電壓敏感性及類似者)使用，但其係充分適用於訊號傳播延遲之模型化及此如何隨著製程參數擾動而變化。
可在經模型化效能參數上具有其影響之製程參數可採各種不同形式，包括一關聯一電路胞之結構的尺寸，一關聯一電路胞之結構的組成及一關聯一電路胞之電氣特徵。此等製程參數可為電路胞本身之特性或相關特性，例如不在電路胞本身內之附近結構(如井及金屬)的尺寸。
從本發明另一態樣檢視，係提供電路胞之一電腦可讀程式庫，其包含：一或多數設計檔案，其特定電路胞設計；一或多數效能參數變異檔案，其針對各電路胞特定一關聯該電路胞之製程參數中擾動的聯合量之效能參數中變異；及一相關檔案，其特定一介於電路胞之不同族的製程參數間之相關值，各族共享製程參數中之實質上共同組擾動，其產生離開該效能參數的一未擾動值之一電路胞的該效能參數中之改變的對應預定量。
從本發明之一進一步態樣檢視，係提供一種電腦程式產品，其係用於控制一電腦以使用電路胞之一程式庫執行電腦協助積體電路設計操作，其包含：一或多數設計檔案，其特定電路胞設計；一或多數效能參數變異檔案，其針對各電路胞特定一關聯該電路胞之製程參數中擾動的聯合量之效能參數中 變異；及一相關檔案，其特定一介於電路胞之不同族的製程參數間之相關值，各族共享製程參數中之實質上共同組擾動，其產生離開該效能參數的一未擾動值之一電路胞的該效能參數中之改變的對應預定量。
本發明之以上及其他目的、特性及優點將從以下結合附圖閱讀之說明性具體實施例的詳述中瞭解。
第3圖在左手部分中說明延遲如何可依據受到數量△p1 及△p2 擾動之程序參數的個別變異來模型化。此對應於與第2圖相關的討論之模型化的類型。此類型之模型化假設不同擾動之效應係互相獨立。此假設不一定需要為真，尤其係當電路胞之操作的實體隨製程尺寸減少而變更複雜時。當尋覓模型化此等個別變異時，可用所有製程參數執行一SPICE模型，除了保持在其標稱值處之一且接著在研究中之該製程參數藉由用一正擾動及一負擾動模型化而變化以便能計算相關變異係數k1 、k2 。
第3圖之右手部分說明一依據本技術之一實例採取的替代方法。在此方法中，係產生一延遲之分布，其當複數不同多維擾動係橫跨程序參數空間之一區模型化時產生。在一更實際層面，SPICE模型可在製程參數空間內之各種點處執行其中多參數係在任何一時間處被擾動， 以致計算將在製程參數空間計算中此等點之各點處產生的延遲。此等延遲相對於標稱延遲之分布係接著決定如在第3圖之右手部分中所說明，且可識別在延遲中之改變的一特徵化數量。在所說明之實例中，經識別延遲中之改變的此特徵化數量係標稱延遲值中之正及負一標準差。效能參數中之此改變係用於一些方法中。其提供該電路胞對於製程參數變異之敏感性的一指示。此外，其係用來識別在製程參數中之一組擾動，其產生在效能參數中之此一改變。
第4圖概要地說明一旦已識別關聯各電路胞之效能參數中標準差時，如何用SPICE模型化來識別在製程參數中將導致效能參數中給定變異的一特定組擾動。在所說明之情況中，效能參數中變異係延遲中的一標準差之增加。當導致在效能參數中此一改變的製造處理參數中之擾動係標繪於製程參數空間時，係觀察到其係分組成為族。此等胞族可視為共享導致一給定程度之效能參數變異的一共同組製程擾動。至於一實例，一族可由大多數AND閘極形成且另一族可由大多數OR閘極形成。應瞭解到，透過此等族內之不同電路胞的延遲之絕對值將變化，如將係在起因於實質上共同組擾動之該延遲中的改變。更明顯的係該族之成員近似地共享對於製程參數變異之一敏感性，例如一族可對一特定類型電晶體元件之摻雜濃度特別地敏感而具有對於氧化層厚度之相對較低敏感性，而另一族可具有對於氧化層厚度之一特別敏感 性及對於摻雜濃度之低敏感性。
第4圖中亦說明的係在胞族間計算之程序空間中的相關值之概念。此可視為關聯製程空間中共同組擾動的向量之帶正負號乘積。在以上實例中，雖然OR閘極可僅對於摻雜濃度具有弱敏感性，然而若摻雜濃度中之改變的效應係針對AND閘極模型化時其將重要，則在OR閘極內之一適當程度的對應改變應同時地模型化。
第5圖概要地說明一指示在電路胞之不同族間的效能參數中變異之相關的相關矩陣。如將見到，當各胞族係與本身完全相關時，矩陣之主對角線具有一之值。離開對角線之相關值將會在正一及負一間。可能一導致傳播延遲中之一增加的一胞族之擾動，係與導致傳播延遲中之一減少的另一胞族內擾動相關，即在此實例中，若製程參數中之特定變異發生時，則透過一類型電路胞之延遲中的增加將傾向於至少部分地藉由一透過另一類型電路胞在傳播延遲中之減少來補償。
第6圖概要地說明一含有相對於製程參數變異特徵化效能參數變異之資料的電腦檔案。實際上該檔案可包括多個效能參數連同其隨著程序參數之個別變異。在此電腦檔案中係有用於各電路胞的一列。若電路胞係依據其設計確切地製造時在各列內係有給定對應於該延遲之標稱延遲的一行。接著係有一些行特定起因於產生效能參數中之改變的一預定量(如標稱值以上及以下一標準差)的製程參數擾動之效能參數中變異。此等擾動表達在「電 路胞族空間」中而非在「製程參數空間」中之變異。由於各電路胞係僅一族之一成員，其將僅具有在對應於從橫跨聯合製造處理參數空間之其統計分布所決定的正及負變異之該等行的兩行內之項目。此類型之變異特徵化檔案係本技術之指示且係與基於第2圖中說明之技術的此一檔案相比，其中其將係用於各製程參數的行且大多數項目係非零值。
第7圖係概要地說明變異特徵化之程序的流程圖。在步驟4處，係執行在製造處理空間之一展開點處的程式庫內之該等胞的SPICE模型化。橫跨製程空間之展開可為一致，或可在成為已知欲接近將被採用為模型化之點的效能參數中之改變的區之目標。在步驟6處，係決定用於給定橫跨在步驟4處模型化之製程參數空間的分布之各胞的效能參數中的標準差量。應瞭解，製程參數中之小變異係比製程參數中的大變異更可能，且因此在步驟4處模型化之該等點將考慮小製程變異的統計增加可能性。製程變異可模型化成為具有某些統計分布，例如常態分布。
一旦已在步驟處6識別用於各胞的標準差量，步驟8接著模型化各胞的擾動以致識別一組引起效能參數中之標準差變異的擾動。欲使用之該組擾動的識別可經修改至統計上最可能擾動以致減少識別一組碰巧發生之擾動的可能性，以對應至一統計上高度不可能的擾動，而其產生在被考慮之效能參數中的一標準差變異。
一旦步驟8已識別對於產生標準差變異之各胞的該組擾動，步驟10比較不同胞的擾動及在製程參數空間內識別其分布，以致識別具有少於此分離之一臨限量的胞之族。此等族的胞則可視為叢集地圍繞一共同組擾動(即用於所有族成員之擾動的構件)，其特徵化對於製程參數擾動之其聯合敏感性。此係在步驟12執行的程序。
在步驟14處，係計算用於不同族之共同組擾動間的相關及用以填入第5圖的相關矩陣。在步驟16處，第6圖之表的形式中之變異資料及第5圖的相關矩陣資料係產生用於供應至EDA工具。
第8圖依不同方法概要地說明以上程序。在步驟1中，胞之整體程式庫係基於功能、結構及布局分成胞的族。在此實例中，與相關於第7圖所述自動化操作技術相反，此係至少部分人工分組。一詳細統計胞位準分析(如基於一SPICE模型之蒙特卡羅分析的取樣方法)係接著執行以識別被檢驗之效能參數(如延遲)的統計分布，及獲得在特徵化該胞對於製程參數擾動之敏感性的該參數中之預定量的改變之測量值(如在橫跨製程空間中之聯合分布的效能參數中的標準差)。
在步驟2處，電路胞之SPICE模型係擾動以達到步驟1中識別的效能參數中之變異的程度且接著正常程式庫特徵化係執行以擷取用於該胞族的變異程式庫。此係針對各胞族重複。
在步驟3處，係計算將胞族結合在一起的相關值資 料。此等相關值係不同族間之共變數的數量之指示。
第9圖概要地說明結合EDA工具之特徵化技術的操作。EDA工具18本身係為人已知及包括程序變異模型化機制20，其尋覓識別一特定積體電路設計將如何受到製程變異影響。對於EDA工具之輸入包括胞設計程式庫22，每胞之程序變異資料24(參見第6圖)及給定效能參數變異中之族間共變數的相關矩陣26。
EDA工具18亦接收例如RTL檔案28之一定義積體電路設計為一輸入資料。EDA工具18使用在RTL檔案28中依邏輯方式定義的電路以自胞設計程式庫22中選擇電路胞來實施該邏輯設計且接著置放該等電路胞(連同適當互連)於一適於驅動製程之形式的設計內，例如遮罩資料30。除了產生此遮罩資料30以外，EDA工具18係能使用變異特徵化資料24、26以在給定製造處理參數中可能的已知變異下模型化所產生設計如何將在效能中變化。此係用來識別設計中之問題區域或控制EDA工具18在選擇及選路中的自動化操作，以避免一旦考慮隨著製程參數之變異時將導致減少效能或低製造良率的選擇及選路。
第10圖概要地說明EDA工具18之程序變異模型化部分20可如何操作。已形成之設計的一部分包含電路胞32、34及36，其係從胞設計程式庫22中選出。此等係如第10圖中所說明組合及互連以實施藉由RTL檔案28特定的邏輯設計。EDA工具能透過第10圖的電路計算標 稱延遲。此標稱延遲應符合總設計的時點需要。程序變異模型化機制20接著尋覓以識別對於製程變異是否有一特定敏感性。一在符合時點需求上具有潛在最大衝擊之電路胞被選出及在此實例中係AND閘極32。此AND閘極32被模型化成為具有其可能最差情況延遲，其對應於(例如)藉由一標準差之延遲中的增加(應瞭解在一些情況下太短的延遲可能有問題且在此情況下可模型化藉由一標準差減少的延遲)。導致AND閘極32之延遲的製程參數中擾動被模型化，且與可能在一OR閘極34及一反相器36內可能之延遲的相關聯量相關。此相關係從第5圖的相關矩陣決定及用於結合從第6圖之檔案內的該等電路胞之標稱值特定的變異，以決定當AND閘極具有在延遲中之一標準差增加時可能在OR閘極34及反相器36內之對應延遲。依此方法，連同製程參數擾動之統計變異係對於第10圖之總電路研究及作出一關於此情節中第10圖的電路是否仍符合其時點需求的決定。若其將仍不符合其時點需求，則可在該設計中作成一改變，例如在不同管道級內置放元件，選路改變，將元件置放更接近一起或類似者。
雖然本文中已參考附圖詳述本發明之說明性具體實施例，應理解本發明不受該等精確具體實施例限制，且其各種改變及修改正可藉由熟習此項技術人士產生效用而不脫離隨附申請專利範圍定義之本發明的範疇及精神。
2‧‧‧電路胞
18‧‧‧電子設計自動化(EDA)工具
20‧‧‧程序變異模型化機制
22‧‧‧胞設計程式庫
24‧‧‧程序變異資料
26‧‧‧相關矩陣
28‧‧‧RTL檔案
30‧‧‧遮罩資料
32‧‧‧電路胞/AND閘極
34‧‧‧電路胞/OR閘極
36‧‧‧電路胞/反相器
第1圖概要地說明一電路胞；第2圖概要地說明模型化一效能參數成為一線性級數；第3圖概要地說明相關於製程參數及相關於一起因於一程序參數之聯合擾動的分布來模型化一效能參數；第4圖概要地說明使用實質上共同組之擾動以識別胞族；第5圖概要地說明一提供代表一族內之變異如何與另一族內變異相關之相關值的相關矩陣；第6圖概要地說明一提供對應於依據本技術之一實例產生的電路胞之變異特徵化資料的電腦檔案之內容；第7圖係一概要地說明依據本技術之一實例的變異資料之產生的流程圖；第8圖係一概要地說明一總處理系統之不同部分如何可依據本技術之一實例使用的系統圖；第9圖概要地說明胞程式庫資料、程序變異資料、相關資料、EDA工具及遮罩資料產生或類似者間之關係；及第10圖概要地說明一EDA工具如何可使用變異資料以決定一積體電路之一部分當經受製程中之變異時是否符合一時點限制。

Claims (14)

  1. 一種特徵化一關聯在一電路胞程式庫內之電路胞的複數個製程參數中的擾動的效能參數變異性的方法，該方法包含以下步驟：識別在該程式庫內之電路胞族，各族具有該等擾動之一或多數實質上共同組，其產生離開一電路胞之該效能參數的一未擾動值之該電路胞的該效能參數中之改變的對應預定量；決定在用於不同族之該等共同組間的個別相關值；及形成用於屬於一給定族之一給定電路胞的變異性之一表示法，作為用於該給定電路胞之該未擾動值，用於該給定電路胞之改變的該一或多數預定量，及用於該給定族相關於該等族之其他者的相關值。
  2. 如申請專利範圍第1項所述之方法，其中該識別步驟包含以下步驟：對於各電路胞決定一或多數組擾動，其產生改變之該等對應預定量；及將具有用於該組擾動之實質上共同值的電路胞分組成為個別族。
  3. 如申請專利範圍第2項所述之方法，其中具有少於距離一共同組擾動之製程參數空間中的一給定分離之數組擾動的電路胞被分組以形成一族。
  4. 如申請專利範圍第1項所述之方法，其中該等電路胞回應使用者選擇係至少部分地人工分組成為該等族。
  5. 如申請專利範圍第1項所述之方法，其中改變之該預定量係一回應該複數個製程參數之預期變異之該效能參數之一標準差的預定倍數。
  6. 如申請專利範圍第1項所述之方法，其中該識別步驟使用一電路胞之一模型，以決定用於複數組擾動之該效能參數的值，因而產生該效能參數中變異的一統計模型。
  7. 如申請專利範圍第6項所述之方法，其中該模型係一閘極位準電路效能模型。
  8. 如申請專利範圍第6項所述之方法，其中該識別步驟使用一取樣方法以形成該統計模型。
  9. 如申請專利範圍第8項所述之方法，其中該取樣方法係蒙特卡羅(Monte Carlo)分析。
  10. 如申請專利範圍第1項所述之方法，其中該效能參數包含一透過一電路胞之訊號傳播延遲。
  11. 如申請專利範圍第1項所述之方法，其中該複數個製程參數包含以下一或多項：一關聯該電路胞之一結構的尺寸；一關聯該電路胞之一結構的組成；及一關聯該電路胞之電氣特徵。
  12. 一種電路胞之電腦可讀程式庫，其具有特徵化關聯在該程式庫內之電路胞的複數個製程參數中的擾動的一 效能參數之變異性的資料，該資料係依據申請專利範圍第1項所述之方法產生。
  13. 一種電腦程式產品，其係用於控制一電腦以使用電路胞之一程式庫執行電腦協助積體電路程式庫設計操作，該電路胞之程式庫包含：一或多數設計檔案，其特定電路胞設計；一或多數效能參數變異檔案，其針對各電路胞特定一關聯該電路胞之製程參數中的擾動之一聯合量的一效能參數中之變異；及一相關檔案，其特定一介於電路胞之不同族的製程參數間之相關值，各族共享製程參數中之一實質上共同組擾動，其產生離開該效能參數的一未擾動值之一電路胞的該效能參數中之改變的對應預定量。
  14. 一種電腦程式產品，其係用於控制一電腦以使用電路胞設計之一程式庫執行電腦協助積體電路程式庫設計操作，其包括特徵化依據申請專利範圍第1項所述之方法產生的效能參數之變異性的資料。
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