TWI441188B - 熔絲偵測裝置 - Google Patents

Description

熔絲偵測裝置

本發明是有關於一種熔絲偵測裝置。

在現今的積體電路中，常利用一種所謂的熔絲來完成功能選擇或是輸出電壓準位調整等功效。簡單來說，就是利用一個或多個的熔絲，並透過燒斷而形成斷路或是未被燒斷而形成短路的狀態來產生超過一種的組合，並透過這些組合來設定所要選用的功能或所要產生的輸出電壓準位。這種熔絲的狀態的判斷一旦發生錯誤，就會使整個積體電路運作不正確而產生無法弭補的錯誤。

以下請參照圖1，圖1繪示一種習知的熔絲偵測裝置100。熔絲偵測裝置100包括作為開關的電晶體P1及N1、用以建構拴鎖器的電晶體P2、P3、N2及N3以及反向器INV1所組成，用以偵測熔絲FUSE的短路斷路的狀態。熔絲偵測裝置100的動作細節則請同時參照圖2繪示的熔絲偵測裝置100的波形圖。首先，熔絲偵測裝置100所接收作為電源的參考電壓VINT被開啟並逐漸上升至穩定狀態。同時，控制信號bFPUP被致能(保持邏輯低準位)並導通電晶體P1。此時由電晶體P2、P3、N2及N3建構的拴鎖器拴鎖其所接收到的等於參考電壓VINT的信號(邏輯高準位)，並透過反向器INV1輸出邏輯低準位的偵測信號bFLATS。接著，控制信號bFPUP轉態為邏輯高準位(禁能)並關閉電晶體P1，另一控制信號FPUN則致能(轉態為邏輯高準位)以導通電晶體N1。在熔絲FUSE未被燒斷(短路)的狀態下，電晶體P2、P3、N2及N3建構的拴鎖器改拴鎖到接地電壓VSS並使偵測信號bFLATS轉態為邏輯高準位信號。

在此請注意，熔絲偵測裝置100中的熔絲雖為短路的狀態，但代表熔絲FUSE狀態的偵測信號bFLATS在時間點T1間卻呈現代表熔絲FUSE已被燒斷的斷路狀態(邏輯準位)。也就是說，此種習知的熔絲偵測裝置100是很容易產生誤判斷的狀況的。

本發明提供一種熔絲偵測裝置，有效避免熔絲狀態判斷錯誤發生的可能。

本發明提出一種熔絲偵測裝置，包括偵測器、校正器以及邏輯運算單元。偵測器中包括偵測開關模組以及偵測拴鎖器。偵測開關模組串接第一參考電壓與熔絲間，接收第一及第二控制信號，並依據第一及第二控制信號以及熔絲的短路或斷路狀態產生初步偵測結果。其中，熔絲串接於偵測開關模組與第二參考電壓間。偵測拴鎖器耦接偵測開關模組並接收初步偵測結果，依據初步偵測結果來儲存初步偵測結果的電壓值或保持其原來所儲存的電壓值，偵測拴鎖器並依據其所儲存的電壓值產生校正前偵測信號。校正器則包括校正開關模組以及校正拴鎖器。校正開關模組，串接該第一參考電壓與該第二參考電壓間，接收第一及第二控制信號，並依據第一及第二控制信號產生校正結果。校正拴鎖器耦接校正開關模組並接收校正結果，校正拴鎖器儲存校正結果，並依據校正結果的反向以輸出校正信號。邏輯運算單元耦接偵測器以及校正器，接收並依據校正前偵測信號以及校正信號以進行邏輯運算，並藉以產生校正後偵測信號。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下請參照圖3，圖3繪示本發明的一實施例的熔絲偵測裝置300的示意圖。熔絲偵測裝置300包括偵測器310、校正器320以及邏輯運算單元330。偵測器310包括偵測開關模組311以及偵測拴鎖器312。

偵測開關模組311串接在參考電壓VINT與熔絲FUSE間，接收控制信號bFPUP以及控制信號FPUN。偵測開關模組311依據控制信號bFPUP、FPUN以及熔絲FUSE的短路或斷路狀態產生初步偵測結果SIG1，其中，熔絲FUSE串接於偵測開關模組311與參考電壓VSS間。在本實施例中，偵測開關模組311由電晶體P1以及N1所分別構成的偵測開關來實施，其中，電晶體P1的偵測開關耦接至參考電壓VINT並受控於控制信號bFPUP。電晶體N1的偵測開關串接於熔絲FUSE與電晶體P1間並受控於控制信號FPUN。

另外，偵測拴鎖器312耦接偵測開關模組311並接收初步偵測結果SIG1。偵測拴鎖器312依據初步偵測結果SIG1來儲存初步偵測結果的電壓值SIG1或保持其原來所儲存的電壓值。偵測拴鎖器312並依據其所儲存的電壓值產生校正前偵測信號SIG2。在此請注意，當偵測開關模組311中的電晶體P1依據控制信號bFPUP導通時，電晶體N1必須被關閉。並且在此同時，初步偵測結果SIG1會與參考電壓VINT相同電壓準位。相對的，當電晶體N1依據控制信號FPUN導通時，電晶體P1必須關閉。而在此同時，若熔絲FUSE的狀態是短路的，則初步偵測結果SIG1會與參考電壓VSS相同電壓準位。或若是熔絲FUSE的狀態是斷路的，則初步偵測結果SIG1會呈現高阻抗(high impendence)的狀態。而在當偵測拴鎖器312所接收到的初步偵測結果SIG1是等於參考電壓VSS或VINT時，偵測拴鎖器312會拴鎖初步偵測結果SIG1對應的電壓準位。而若是初步偵測結果SIG1呈現高阻抗的狀態時，偵測拴鎖器312則保持原來所儲存的電壓值。

在本實施例中，偵測拴鎖器312包括由電晶體P2、N2、P3及N3所組成的兩個串接的反向器來建構成的緩衝器，其中，這個緩衝器的輸出端與輸入端相連接，並在其輸出端產生校正前偵測信號SIG2。請注意，上述的緩衝器由兩個反向器來建構僅只是一個範例，並不限制本發明的偵測拴鎖器312中的緩衝器必須僅能使用兩個反向器來建構。

校正器320則包括校正開關模組321以及校正拴鎖器322。校正開關模組321串接參考電壓VINT與參考電壓VSS間。校正開關模組321接收控制信號bFPUP以及控制信號FPUN，並依據控制信號bFPUP及FPUN產生校正結果CR。校正拴鎖器322則耦接校正開關模組321並接收校正結果CR。校正拴鎖器322儲存校正結果CR並依據校正結果CR的反向以輸出校正信號CRS。其中，校正開關模組321依據控制信號bFPUP及FPUN所產生校正結果CR的電壓值會等於參考電壓VINT及VSS的其中之一。簡單來說，當控制信號bFPUP致能時，校正結果CR的電壓值等於參考電壓VINT，相反的，當控制信號FPUN致能時，校正結果CR的電壓值等於參考電壓VSS。

邏輯運算單元330耦接偵測器310以及校正器320。邏輯運算單元330接收並依據校正前偵測信號SIG2以及校正信號CRS以進行邏輯運算，並藉以產生校正後偵測信號bFLATS。

以下請參照圖4，圖4繪示本發明實施例的熔絲偵測裝置300的一實施方式。其中，校正開關模組321包括由電晶體P4及N4分別建構的校正開關。電晶體P4的一端耦接參考電壓VINT，其另一端產生校正結果CR並受控於控制信號bFPUP。電晶體N4的一端串接於電晶體P4與參考電壓VSS間，並受控於控制信號FPUN。另外，校正熔絲DFUSE串接於電晶體N4與參考電壓VSS的耦接路徑間。

校正拴鎖器322則包括由電晶體P5、N5、P6及N6所建構的多個反向器來串接而成的緩衝器。此緩衝器的輸出端耦接到輸入端，其輸出端耦接至反向器INV2。校正拴鎖器322接收並拴鎖校正結果CR，並透過反向器INV2的輸出端來產生與校正結果CR反向的校正信號CRS。

邏輯運算單元330則為反及閘NAND1。反及閘NAND1的兩輸入端分別接收校正信號CRS以及校正前偵測信號SIG2，並在其輸出端產生校正後偵測信號bFLATS。

在整體的作動方面，請同時參照圖4以及圖5，其中圖5繪示圖4繪示本發明的熔絲偵測裝置300實施方式的波形圖。在當作為電源的參考電壓VINT被啟動並逐漸上升至穩定狀態的同時，控制信號bFPUP維持在邏輯低準位並導通電晶體P1以及P4，並使得校正結果CR以及校正前偵測信號SIG2同樣等於邏輯高準位(等於參考電壓VINT的電壓準位)。而此時，校正信號CRS則呈現與校正結果CR反向的邏輯低準位。並且因為校正信號CRS為邏輯低準位，為反及閘NAND1的邏輯運算單元330則對應產生邏輯高準位的校正後偵測信號bFLATS。

接著，控制信號bFPUP轉態為邏輯高準位後，控制信號FPUN對應轉態為邏輯高準位並導通電晶體N1及N4。由於校正熔絲DFUSE永遠保持在短路狀態，所以在此時的校正結果CR等於參考電壓VSS並呈現邏輯低準位，校正信號CRS則為邏輯高準位。而反及閘NAND1的邏輯運算單元330則維持其所產生的邏輯高準位的校正後偵測信號bFLATS。

由上述的說明及圖5的繪示可以得知，在本實施方式中，不論控制信號bFPUP及FPUN如何的作動，都不至於會產生會導致誤判的邏輯低準位的校正後偵測信號bFLATS。也就是說，熔絲偵測裝置300有效的解決的習知的熔絲偵測裝置的誤判現象。

附帶一提的，由於校正熔絲DFUSE永遠保持短路，因此也可以不必要存在。也就是說，電晶體N4可以直接連接到參考電壓VSS。

並且，在圖4繪示的邏輯運算單元330是利用反及閘NAND1來建構，這個反及閘NAND1也可以置換成為例如是及閘的邏輯電路來建構。當然，在邏輯運算單元330利用及閘來建構的情況下，校正後偵測信號bFLATS的邏輯準位所代表的熔絲FUSE的狀態的意義將會與利用反及閘NAND1來建構的邏輯運算單元330所產生的校正後偵測信號bFLATS相反。

另外，值得注意的是，控制信號bFPUP及FPUN傳送到校正器320的時間點需早於控制信號bFPUP及FPUN傳送到偵測器310的時間點，以確定校正信號CRS的產生時間可以有效的早於校正前偵測信號SIG2並遮罩校正前偵測信號SIG2所可能產生錯誤的部份。

請參照圖6，圖6繪示本發明的另一實施例的熔絲偵測裝置600的示意圖。其中，熔絲偵測裝置600除了包括偵測器620、校正器610以及邏輯運算單元650外，還包括多個擴充偵測器630~640以及多個擴充邏輯運算單元660~670。在此，擴充偵測器與擴充運算單元的個數必須相(相同等於N，N為正整數)。並且，各擴充偵測器630~640的內部電路都與偵測器620的內部電路相同，且各邏輯運算單元660~670的內部電路都與邏輯運算單元650的內部電路相同。

在本實施例中，偵測器620以及擴充偵測器630~640透過利用共用的校正器610，再配合邏輯運算單元650以及擴充邏輯運算單元660~670進行邏輯運算，便可以得到多個校正後偵測信號bFLATS1~bFLATS3，並藉以獲知多個熔絲的短路或斷路的狀態。而附帶一提的，控制信號bFPUP及FPUN傳送到校正器610的時間點需早於控制信號bFPUP及FPUN傳送到偵測器620以及擴充偵測器630~640的時間點。

綜上所述，本發明利用校正器來提供校正信號以透過邏輯運算單元來遮罩校正前偵測信號所產生可能發生誤判斷的部份。並且，這個校正信號由熔絲偵測裝置內部自行產生，可以有效避免其他信號的干擾。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300、600．．．熔絲偵測裝置

321．．．校正開關模組

322．．．校正拴鎖器

330、650．．．邏輯運算單元

310、620．．．偵測器

320、610．．．校正器

330．．．邏輯運算單元

311．．．偵測開關模組

312．．．偵測拴鎖器

630~640．．．擴充偵測器

660~670．．．擴充邏輯運算單元

SIG1．．．初步偵測結果

SIG2．．．校正前偵測信號

CR．．．校正結果

CRS．．．校正信號

P1~P6、N1~N6．．．電晶體

INV1、INV2．．．反向器

bFPUP、FPUN．．．控制信號

bFLATS．．．偵測信號

FUSE、DFUSE．．．熔絲

VSS、VINT．．．參考電壓

NAND1．．．反及閘

圖1繪示一種習知的熔絲偵測裝置100。

圖2繪示熔絲偵測裝置100的波形圖。

圖3繪示本發明的一實施例的熔絲偵測裝置300的示意圖。

圖4繪示本發明實施例的熔絲偵測裝置300的一實施方式。

圖5繪示圖4繪示本發明的熔絲偵測裝置300實施方式的波形圖。

圖6繪示本發明的另一實施例的熔絲偵測裝置600的示意圖。

300．．．熔絲偵測裝置

310．．．偵測器

320．．．校正器

330．．．邏輯運算單元

311．．．偵測開關模組

312．．．偵測拴鎖器

321．．．校正開關模組

322．．．校正拴鎖器

330．．．邏輯運算單元

SIG1．．．初步偵測結果

SIG2．．．校正前偵測信號

CR．．．校正結果

CRS．．．校正信號

P1~P3、N1~N3．．．電晶體

bFPUP、FPUN．．．控制信號

bFLATS．．．偵測信號

FUSE．．．熔絲

VSS、VINT．．．參考電壓

Claims (15)

1. 一種熔絲偵測裝置，包括：一偵測器，包括：一偵測開關模組，串接一第一參考電壓與該熔絲間，接收一第一控制信號以及一第二控制信號，依據該第一及第二控制信號以及該熔絲的短路或斷路狀態產生一初步偵測結果，其中該熔絲串接於該偵測開關模組與一第二參考電壓間；以及一偵測拴鎖器，耦接該偵測開關模組並接收該初步偵測結果，依據該初步偵測結果來儲存該初步偵測結果的電壓值或保持其原來所儲存的電壓值，該偵測拴鎖器並依據其所儲存的電壓值產生一校正前偵測信號；一校正器，包括：一校正開關模組，串接該第一參考電壓與該第二參考電壓間，接收該第一控制信號以及該第二控制信號，並依據該第一及第二控制信號產生一校正結果；以及一校正拴鎖器，耦接該校正開關模組並接收該校正結果，該校正拴鎖器儲存該校正結果，並依據該校正結果的反向以輸出一校正信號；以及一邏輯運算單元，耦接該偵測器以及該校正器，接收並依據該校正前偵測信號以及該校正信號以進行邏輯運算，並藉以產生一校正後偵測信號。
2. 如申請專利範圍第1項所述之熔絲偵測裝置，其中該偵測開關模組在當該第一控制信號致能且該第二控制信 號禁能時，該初步偵測結果等於該第一參考電壓，在當該第二控制信號致能且該第一控制信號禁能且在當該熔絲短路時，該初步偵測結果等於該第二參考電壓，在當該第二控制信號致能且該第一控制信號禁能且在當該熔絲斷路時，該初步偵測結果等於高阻抗。
3. 如申請專利範圍第2項所述之熔絲偵測裝置，其中當該初步偵測結果等於該第一或第二參考電壓時，該偵測拴鎖器對應儲存該第一或第二參考電壓，當該初步偵測結果等於高阻抗時，該偵測拴鎖器保持其原來所儲存的電壓值。
4. 如申請專利範圍第1項所述之熔絲偵測裝置，其中該校正開關模組在當該第一控制信號致能且該第二控制信號禁能時，該校正信號等於該第一參考電壓，在當該第二控制信號致能且該第一控制信號禁時，該校正信號等於該第二參考電壓。
5. 如申請專利範圍第1項所述之熔絲偵測裝置，其中該校正開關模組包括：一第一校正開關，其一端耦接該第一參考電壓，其另一端產生該校正結果，該第一校正開關受控於該第一控制信號；一第二校正開關，串接於該第一校正開關的另一端與該第二參考電壓間，該第二校正開關受控於該第二控制信號；以及一校正熔絲，串接於該第二校正開關耦接該第二參考 電壓的路徑間，其中該校正熔絲保持在短路狀態。
6. 如申請專利範圍第1項所述之熔絲偵測裝置，其中該校正拴鎖器包括：一緩衝器，具有輸出端以及輸入端，其輸入端耦接至其輸出端，且其輸入端耦接該校正開關模組以接收該校正結果；以及一反向器，其輸入端耦接該緩衝器的輸出端，其輸出端產生該校正信號。
7. 如申請專利範圍第1項所述之熔絲偵測裝置，其中該邏輯運算單元為及閘或反及閘。
8. 如申請專利範圍第1項所述之熔絲偵測裝置，其中更包括：N個擴充偵測器，其中N為正整數，各該擴充偵測器包括：一擴充偵測開關模組，串接一第一參考電壓與該熔絲間，接收一第一控制信號以及一第二控制信號，依據該第一及第二控制信號以及該熔絲的短路或斷路狀態產生一擴充初步偵測結果，其中該熔絲串接於該偵測開關模組與一第二參考電壓間；以及一擴充偵測拴鎖器，耦接該偵測開關模組並接收該擴充初步偵測結果，依據該擴充初步偵測結果來儲存該擴充初步偵測結果的電壓值會或保持其原來所儲存的電壓值，各該擴充偵測拴鎖器並依據其所儲存的電壓值產生一擴充校正前偵測信號；以及 N個擴充邏輯運算單元，分別耦接各該擴充偵測器並共同耦接該校正器，該些擴充邏輯運算單元分別接收該些擴充校正前偵測信號以及該校正信號以產生該些擴充校正後偵測信號。
9. 如申請專利範圍第8所述之熔絲偵測裝置，其中該擴充偵測開關模組在當該第一控制信號致能且該第二控制信號禁能時，該擴充初步偵測結果等於該第一參考電壓，在當該第二控制信號致能且該第一控制信號禁能且在當該熔絲短路時，該擴充初步偵測結果等於該第二參考電壓，在當該第二控制信號致能且該第一控制信號禁能且在當該熔絲斷路時，該擴充初步偵測結果等於高阻抗。
10. 如申請專利範圍第9項所述之熔絲偵測裝置，其中當該擴充初步偵測結果等於該第一或第二參考電壓時，該擴充偵測拴鎖器對應儲存該第一或第二參考電壓，當該擴充初步偵測結果等於高阻抗時，該擴充偵測拴鎖器保持其原來所儲存的電壓值。
11. 如申請專利範圍第8項所述之熔絲偵測裝置，其中該擴充偵測開關模組包括：一第一擴充偵測開關，其一端耦接該第一參考電壓，其另一端產生該擴充初步偵測結果，該第一擴充偵測開關受控於該第一控制信號；以及一第二擴充偵測開關，其一端耦接該第一擴充偵測開關的另一端，該第二擴充偵測開關受控於該第二控制信號，其中該熔絲串接在該第二擴充偵測開關的另一端與 該第二參考電壓間。
12. 如申請專利範圍第8項所述之熔絲偵測裝置，其中該擴充偵測拴鎖器包括：一緩衝器，具有輸出端以及輸入端，其輸入端耦接至其輸出端，且其輸入端耦接該擴充偵測開關模組以接收該擴充初步偵測結果，其輸出端產生該擴充校正前偵測信號。
13. 如申請專利範圍第8項所述之熔絲偵測裝置，其中該些擴充邏輯運算單元為及閘或反及閘。
14. 如申請專利範圍第8項所述之熔絲偵測裝置，其中該校正開關模組接收該第一及第二控制信號的時間早於該些擴充偵測開關模組接收該第一及第二控制信號的時間。
15. 如申請專利範圍第1項所述之熔絲偵測裝置，其中該校正開關模組接收該第一及第二控制信號的時間早於該偵測開關模組接收該第一及第二控制信號的時間。