TWI438777B - 一種快閃記憶體控制器之資料傳輸保護裝置 - Google Patents

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Description

一種快閃記憶體控制器之資料傳輸保護裝置
本發明為一資料傳輸保護裝置，特別是一種快閃記憶體控制器之資料傳輸保護裝置。
因科技迅速的發展，應用快閃記憶體(Flash Memory)改進大量儲存(Mass Storage)媒介，已有許多成功的產品。其目標大都為改善硬碟儲存媒介的各種缺點，例如存取速度、輸出效能、使用壽命、體積、重量、可靠性、耐震度、攜帶方便性及使用上便利性。因此，如何改善大量儲存體的各種特性，是目前業界所追求之目標。
快閃記憶體型態中，目前常被使用的為反或閘快閃記憶體(NOR Type Flash Memory)，簡稱為NorFlash；和反及閘快閃記憶體(NAND Type Flash Memory)，簡稱為NandFlash。NorFlash具有高可靠性、隨機讀取速度快的優點，在隨機讀取的應用中被廣泛使用，如BIOS、移動電話在和硬碟驅動器的控制記憶體。NandFlash比較適合純資料儲存和檔案存儲，如SmartMedia卡、CompactFlash卡、PCMCIA ATA卡和固態盤式儲存介質。
SSD(Solid State Drive)，中文稱固態硬碟，是以NAND快閃記憶體所建構出的儲存系統，用於取代傳統硬碟(HDD)。其讀取寫入速度快、安靜、低溫、抗震、省電、體積小、重量輕的特性，使得SSD技術快速發展。
在反及閘快閃記憶體中，資料是由一錯誤更正碼(ECC)的方式受到保護，如Reed Solomon或BCH演算方法。在BCH編碼方法中BCH-8的每一動作有512 bytes資料區與13 bytes同位位元(parity)。
在習知的BCH編碼解碼架構如第1圖所示，512 bytes資料區111輸入至BCH編碼模組11產生一13 bytes同位位元112，其與512 bytes資料區111合併後存入至反及閘快閃記憶體晶片10。另一方面，讀出動作將儲存在反及閘快閃記憶體晶片10的512 bytes資料區與13 bytes同位位元131一起輸出至BCH解碼模組13以校對512 bytes資料區是否讀出正確。
上述的編碼、儲存、讀取與解碼的流程是BCH的保護機制，13 bytes同位位元必須要依512 bytes資料區先產生，這種情況在固態硬碟(SSD)中有時會發生錯誤，就是當抹除一區塊(1024區)，並寫入資料至部分之資料區時，讀出一頁(page)包含抹除區與資料區，全部未寫入之資料區(512 bytes)與同位位元(13 bytes)被讀取時會成為0xFF，接著再送至BCH解碼模組，BCH解碼模組對於這樣的資料無法執行錯誤偵測與更正，最後輸出錯誤之資料。
本發明之主要目的，係在提供一種應用於快閃記憶體之資料傳輸保護裝置，其係利用一同位位元控制元件於快閃記憶體電路在傳輸資料時，能順利修正錯誤資料，而不會發生因同位位元錯誤，導致解碼模組無法偵測與校正資料。
本發明為一種快閃記憶體控制器之資料傳輸保護裝置，包括：一錯誤更正碼編碼電路元件於存入動作時接收一序列資料並依據序列資料產生一第一同位位元；一同位位元控制元件連接錯誤更正碼編碼電路元件，接收第一同位位元，依序選擇數個常數與第一同位位元運算後輸出一第二同位位元，第二同位位元與序列資料合併後存入一快閃記憶體電路；同位位元控制元件於讀取資料時從快閃記憶體電路接收序列資料及第二同位位元，再以常數與第二同位位元運算後輸出第一同位位元；以及一錯誤更正碼解碼電路元件，連接同位位元控制元件，接收序列資料並解碼第一同位位元，核對序列資料是否正確。
另外，本發明另一種快閃記憶體控制器之資料傳輸保護裝置，包括：一錯誤更正碼編碼電路元件，於存入動作時接收一序列資料並依據序列資料產生一第一同位位元(parity)；一第一同位位元控制元件，連接錯誤更正碼編碼電路元件、接收第一同位位元，依序選擇數個常數與第一同位位元運算後輸出一第二同位位元，第二同位位元與序列資料合併後存入一快閃記憶體電路；一第二同位位元控制元件，連接快閃記憶體電路，於讀取資料時從快閃記憶體電路接收序列資料及第二同位位元，再以常數與第二同位位元運算後輸出第一同位位元；以及一錯誤更正碼解碼電路元件，連接第二同位位元控制元件，接收序列資料並解碼第一同位位元，核對序列資料是否正確。
故而，關於本發明之優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。
本發明為一快閃記憶體控制器之資料傳輸保護裝置，其對於目前錯誤更正碼實際使用時，修正資料處理遇到的錯誤。
請參閱第2圖所示為本發明快閃記憶體控制器之資料傳輸保護裝置架構示意圖。其錯誤更正碼編碼電路元件21，於存入動作時接收序列資料211並依據序列資料211產生第一同位位元(parity)212。第一同位位元212傳送至同位位元控制元件25，同位位元控制元件25依序選擇數個常數與第一同位位元212運算後輸出第二同位位元213，第二同位位元213與序列資料211合併後存入快閃記憶體電路20。以上是序列資料存入快閃記憶體電路20時的編碼路徑，以下續說明讀取資料時的解碼路徑。同位位元控制元件25於讀取資料時從快閃記憶體電路20接收序列資料與第二同位位元231，再以相同的常數與第二同位位元運算後輸出序列資料與第一同位位元232。錯誤更正碼解碼電路元件23接收序列資料並解碼第一同位位元，以核對序列資料是否讀取正確。經由上述之編碼路徑與解碼路徑可以使讀出之同位位元與原先儲存之同位位元一致無誤差。在同位位元控制元件25中的各個元件請參考第3圖與第4圖。
請參閱第3圖為本發明之同位位元控制元件之編碼架構示意圖，同位位元控制元件25中之編碼路徑具有多工處理器31接收常數後依序輸出常數；位元運算閘32則連接第一多工處理器31將常數與第一同位位元321執行位元運算，輸出第二同位位元322。
請參閱第4圖為本發明之同位位元控制元件之解碼架構示意圖，同位位元控制元件25中之解碼路徑具有多工處理器41接收常數依序輸出常數；多工處理器42則連接多工處理器41依序接收常數並依同位位元的週期輸出常數；位元運算閘43連接多工處理器42與快閃記憶體電路(圖中未示)，直接輸出序列資料，另將常數與第二同位位元432執行位元運算後輸出第一同位位元431。
第5圖為本發明一實施例之解碼運算流程示意圖，當之前沒有執行編碼運算，而是直接於抹除區塊(block erase)後作解碼運算時，從快閃記憶體50讀出全部525 bytes的值皆為0xFF；其中，512 bytes資料區和13 bytes同位位元區全都為0xFF，其13 bytes同位位元在同位位元控制元件51中經過互斥(exclusive-or)位元運算成為0x08、0x75、0x8B、0x6F、…、0x52，輸出至錯誤更正碼解碼電路元件52就不會發生錯誤。若是正常的同位位元經過二次0xF7、0x8A、0x74、0x90、…、0xad常數的位元運算就會回到原來的值，如此傳送至錯誤更正碼解碼電路元件亦解碼出正確的資料。所以任何形式的資料經過2次的位元運算也會回到原來的錯誤更正碼編碼電路元件所產生的同位位元，不會受到任意改變。
在一實施例中，錯誤更正碼編碼電路元件及錯誤更正碼解碼電路元件係整合成一錯誤更正碼電路模組。錯誤更正碼編碼電路元件及錯誤更正碼解碼電路元件係執行同一演算法，演算法為里德所羅門(Reed Solomon)演算法或BCH(Bose-Chaudhuri-Hocquenghem)演算法。
另外，在一實施例中，同位位元控制元件25分開成編碼路徑與解碼路徑各自獨立運算的電路元件，亦可以達成本發明的目的。
根據上述，快閃記憶體控制器之資料傳輸保護裝置具有一錯誤更正碼編碼電路元件，於存入動作時接收序列資料並依據序列資料產生第一同位位元；第一同位位元控制元件連接錯誤更正碼編碼電路元件，接收第一同位位元，依序選擇數個常數與第一同位位元運算後輸出一第二同位位元，第二同位位元與序列資料合併後存入一快閃記憶體電路；第二同位位元控制元件連接快閃記憶體電路，於讀取資料時從快閃記憶體電路接收序列資料及第二同位位元，再以相同常數與第二同位位元運算後輸出第一同位位元；以及錯誤更正碼解碼電路元件連接第二同位位元控制元件，接收序列資料並解碼第一同位位元，核對序列資料是否正確。
本發明在固態硬碟中增加一同位位元控制元件，其使得快閃記憶體電路存入及讀取資料時，同位位元再轉換一次，使得再次轉換的同位位元可以避免習知的錯誤情況發生，而對於其他一般的資料型態則不會有任何影響。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
10．．．反及閘快閃記憶體晶片
11．．．BCH編碼模組
111．．．資料區
112、131．．．同位位元
13．．．BCH解碼模組
20．．．快閃記憶體電路
21．．．錯誤更正碼編碼電路元件
211．．．序列資料
212、232．．．第一同位位元
213．．．第二同位位元
231．．．序列資料與第二同位位元
232．．．序列資料與第一同位位元
23．．．錯誤更正碼解碼電路元件
25．．．同位位元控制元件
31．．．多工處理器
32、43．．．位元運算閘
321、431．．．第一同位位元
322、432．．．第二同位位元
41、42．．．多工處理器
50．．．快閃記憶體
51．．．同位位元控制元件
52．．．錯誤更正碼解碼電路元件
第1圖為習知BCH編碼解碼架構示意圖。
第2圖為本發明實施例之快閃記憶體控制器之資料傳輸保護裝置架構示意圖。
第3圖為本發明實施例之同位位元控制元件之編碼架構示意圖。
第4圖為本發明實施例之同位位元控制元件之解碼架構示意圖。
第5圖為本發明實施例之解碼運算流程示意圖。
20．．．快閃記憶體電路
21．．．錯誤更正碼編碼電路元件
211．．．序列資料
212、232．．．第一同位位元
213．．．第二同位位元
231．．．序列資料與第二同位位元
232．．．序列資料與第一同位位元
23．．．錯誤更正碼解碼電路元件
25．．．同位位元控制元件

Claims (14)

  1. 一種快閃記憶體控制器之資料傳輸保護裝置，至少包含：一錯誤更正碼編碼電路元件，於存入動作時接收一序列資料並依據該序列資料產生一第一同位位元(parity)；一同位位元控制元件，連接該錯誤更正碼編碼電路元件，接收該第一同位位元，依序選擇數個常數與該第一同位位元運算後輸出一第二同位位元，該第二同位位元與該序列資料合併後存入一快閃記憶體電路；該同位位元控制元件於讀取資料時從該快閃記憶體電路接收該序列資料及該第二同位位元，再以該些常數與該第二同位位元運算後輸出該第一同位位元；以及一錯誤更正碼解碼電路元件，連接該同位位元控制元件，接收該序列資料並解碼該第一同位位元，核對該序列資料是否正確。
  2. 如申請專利範圍第1項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該錯誤更正碼編碼電路元件及該錯誤更正碼解碼電路元件係整合成一錯誤更正碼電路模組。
  3. 如申請專利範圍第2項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該錯誤更正碼編碼電路元件及該錯誤更正碼解碼電路元件係執行同一演算法。
  4. 如申請專利範圍第3項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該演算法為里德所羅門(Reed Solomon)演算法或BCH(Bose-Chaudhuri-Hocquenghem)演算法。
  5. 如申請專利範圍第1項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該同位位元控制元件更包括：一第一多工處理器，接收該些常數後依序輸出該些常數；一位元運算閘，連接該第一多工處理器將該些常數與該第一同位位元執行位元運算，輸出該第二同位位元；一第二多工處理器，接收該些常數依序輸出該些常數；一第三多工處理器，連接該第二多工處理器依序接收該些常數並依同位位元的週期輸出該些常數；以及一位元運算閘，連接該第三多工處理器與該快閃記憶體電路，直接輸出該序列資料，另將該些常數與該第二同位位元執行位元運算後輸出該第一同位位元。
  6. 如申請專利範圍第5項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該位元運算為互斥(exclusive-or)運算。
  7. 一種快閃記憶體控制器之資料傳輸保護裝置，包括：一錯誤更正碼編碼電路元件，於存入動作時接收一序列資料並依據該序列資料產生一第一同位位元(parity)；一第一同位位元控制元件，連接該錯誤更正碼編碼電路元件，接收該第一同位位元，依序選擇數個常數與該第一同位位元運算後輸出一第二同位位元，該第二同位位元與該序列資料合併後存入一快閃記憶體電路；一第二同位位元控制元件，連接該快閃記憶體電路，於讀取資料時從該快閃記憶體電路接收該序列資料及該第二同位位元，再以該些常數與該第二同位位元運算後輸出該第一同位位元；以及一錯誤更正碼解碼電路元件，連接該第二同位位元控制元件，接收該序列資料並解碼該第一同位位元，核對該序列資料是否正確。
  8. 如申請專利範圍第7項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該錯誤更正碼編碼電路元件及該錯誤更正碼解碼電路元件係整合成一錯誤更正碼電路模組。
  9. 如申請專利範圍第8項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該錯誤更正碼編碼電路元件及該錯誤更正碼解碼電路元件係執行同一演算法。
  10. 如申請專利範圍第9項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該演算法為里德所羅門(Reed Solomon)演算法或BCH(Bose-Chaudhuri-Hocquenghem)演算法。
  11. 如申請專利範圍第7項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該第一同位位元控制元件更包括：一第一多工處理器，接收該些常數後依序輸出該些常數；以及一位元運算閘，連接該第一多工處理器將該些常數與該第一同位位元執行位元運算，輸出該第二同位位元。
  12. 如申請專利範圍第11項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該位元運算為互斥(exclusive-or)運算。
  13. 如申請專利範圍第7項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該第二同位位元控制元件更包括：一第二多工處理器，接收該些常數依序輸出該些常數；一第三多工處理器，連接該第二多工處理器依序接收該些常數並依同位位元的週期輸出該些常數；以及一位元運算閘，連接該第三多工處理器與該快閃記憶體電路，直接輸出該序列資料，另將該些常數與該第二同位位元執行位元運算後輸出該第一同位位元。
  14. 如申請專利範圍第13項所述之快閃記憶體控制器之資料傳輸保護裝置，其中該位元運算為互斥(exclusive-or)運算。
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