TWI422015B - 非揮發性記憶體及其製造方法 - Google Patents

Description

非揮發性記憶體及其製造方法

本發明是有關於一種記憶體及其製造方法，且特別是有關於一種非揮發性記憶體及其製造方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體，例如可電抹除可程式化唯讀記憶體(electrically erasable programmable read only memory，EEPROM)允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，可電抹除可程式化唯讀記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

然而，隨著EEPROM的尺寸不斷縮小，在對選定記憶胞進行程式化時，由二次熱電子對相鄰記憶胞所產生的干擾效應也更趨惡化。

有鑑於此，本發明的一實施例提供一種非揮發性記憶體，可有效地防止在進行程式化時所產生的二次熱電子的干擾效應。

本發明的一實施例提供一種非揮發性記憶體，能抑制擊穿(punch-through)現象與短通道效應(short channel effect)的產生。

本發明的一實施例提供一種非揮發性記憶體的製造方法，可與現行製程輕易地進行整合。

本發明的一實施例提出一種非揮發性記憶體，包括基底、堆疊閘極結構、二個摻雜區及多個間隙壁。堆疊閘極結構設置於基底上，其中堆疊閘極結構從基底由下而上依序包括第一介電層、電荷儲存層、第二介電層及導體層。摻雜區分別設置於堆疊閘極結構兩側的基底中，且摻雜區的底部與位於摻雜區下方的基底相鄰接。間隙壁分別設置於各個摻雜區的各側邊與基底之間，且間隙壁的頂部低於摻雜區的頂部。

依照本發明的一實施例所述，在上述之非揮發性記憶體中，電荷儲存層例如是電荷捕捉層或浮置閘極層。

依照本發明的一實施例所述，在上述之非揮發性記憶體中，電荷捕捉層的材料例如是氮化矽。

依照本發明的一實施例所述，在上述之非揮發性記憶體中，浮置閘極層的材料例如是摻雜多晶矽。

依照本發明的一實施例所述，在上述之非揮發性記憶體中，間隙壁的材料例如是介電材料。

本發明的另一實施例提出一種非揮發性記憶體，包括基底、堆疊閘極結構、半導體層、二個摻雜區及多個間隙壁。基底中包括二個開口。堆疊閘極結構設置於開口之間的基底上，其中堆疊閘極結構從基底由下而上依序包括第一介電層、電荷儲存層、第二介電層及導體層。半導體層設置於開口中並填滿開口，且半導體層的底部與位於半導體層下方的基底相鄰接。摻雜區分別設置於堆疊閘極結構兩側的半導體層中。間隙壁分別設置於各個摻雜區的各側邊與基底之間，且間隙壁的頂部低於摻雜區的頂部。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，電荷儲存層例如是電荷捕捉層或浮置閘極層。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，電荷捕捉層的材料例如是氮化矽。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，浮置閘極層的材料例如是摻雜多晶矽。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，半導體層更包括延伸設置於堆疊閘極結構與基底之間。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，半導體層的材料例如是非晶矽、多晶矽、磊晶矽或矽化鍺。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，間隙壁的材料例如是介電材料。

依照本發明的另一實施例所述，在上述之非揮發性記憶體中，半導體層的材料與基底的材料例如是互不相同。

本發明的一實施例提出一種非揮發性記憶體的製造方法，包括下列步驟。首先，於基底中形成二個開口。接著，於開口的每一側壁上形成間隙壁。然後，於開口中形成填滿開口的半導體層，且半導體層的底部與位於半導體層下方的基底相鄰接。接下來，於開口之間的基底上形成堆疊閘極結構，其中堆疊閘極結構從基底由下而上依序包括第一介電層、電荷儲存層、第二介電層及導體層。之後，分別於堆疊閘極結構兩側的半導體層中形成摻雜區，且間隙壁的頂部低於摻雜區的頂部。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，半導體層的材料與基底的材料例如是互不相同。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，其中半導體層的材料例如是非晶矽、多晶矽、磊晶矽或矽化鍺。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，間隙壁的形成方法包括下列步驟。首先，於基底上形成共形的間隙壁材料層。接著，移除位於基底的頂面上及開口的底面上的部份間隙壁材料層。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，間隙壁的頂部可低於基底的開口頂部，因而半導體層僅需填滿基底的開口即可。此外，間隙壁的頂部可與基底的開口頂部等高，則半導體層需更包括延伸形成於堆疊閘極結構與基底之間並將間隙壁完全覆蓋。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，半導體層的形成方法例如是化學氣相沈積法或磊晶成長法。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，堆疊閘極結構的形成方法包括下列步驟。首先，於基底上由下而上依序形成第一介電材料層、電荷儲存材料層、第二介電材料層及導體材料層。接著，對第一介電材料層、電荷儲存材料層、第二介電層及導體材料層進行一個圖案化製程。

依照本發明的另一實施例所述，在上述之非揮發性記憶體的製造方法中，電荷儲存層例如是電荷捕捉層或浮置閘極層。

基於上述，在本發明的實施例所提出的非揮發性記憶體中，由於在各個摻雜區的各側邊與基底之間設置有間隙壁，因此可防止在摻雜區之間發生擊穿現象與短通道效應。

此外，在本發明的實施例所提出的非揮發性記憶體中，因為間隙壁設置在各個摻雜區的各側邊與基底之間，所以可製作出深度較深的摻雜區，故在對選定的記憶胞進行程式化時，可以加長二次電子注入到相鄰記憶胞的路徑，因此能夠抑制在進行程式化時二次電子的干擾。

另外，由於摻雜區與基底之間沒有被介電材料所阻擋，所以二次電子在通過摻雜區下方時會被摻雜區所吸收，因此可防止在進行程式化時二次電子的干擾現象。

另一方面，本發明的實施例所提出的非揮發性記憶體的製造方法能與現行製程輕易地進行整合。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1所繪示為本發明之一實施例的非揮發性記憶體的剖面圖。

請參照圖1，非揮發性記憶體包括基底100、堆疊閘極結構102、摻雜區104及間隙壁106。基底100例如是矽基底。

堆疊閘極結構102設置於基底100上。其中，堆疊閘極結構102從基底100由下而上依序包括第一介電層108、電荷儲存層110、第二介電層112及導體層114。第一介電層108的材料例如是氧化矽。電荷儲存層110例如是材料為氮化矽等電荷捕捉材料的電荷捕捉層或材料為摻雜多晶矽等的浮置閘極層。第二介電層112的材料例如是氧化矽。導體層114的材料例如是摻雜多晶矽。

摻雜區104分別設置於堆疊閘極結構102兩側的基底100中，且摻雜區104的底部與位於摻雜區104下方的基底100相鄰接。摻雜區104可用以作為非揮發性記憶體的源極區與汲極區。

間隙壁106分別設置於各個摻雜區104的各個側邊與基底100之間，且間隙壁106的頂部低於摻雜區104的頂部。此外，摻雜區104的底部更可低於間隙壁106的底部，以加深摻雜區104的深度。間隙壁106的材料例如是介電材料，如氧化矽或氮化矽等。

另外，非揮發性記憶體更可包括井區116，井區116位於基底100中，且摻雜區104位於井區116中。其中，井區116與摻雜區104例如是具有不同的摻雜型態。

基於上述實施例可知，由於在各個摻雜區104的各個側邊與基底100之間設置有間隙壁106，因此可防止在摻雜區104之間發生擊穿現象與短通道效應。

此外，因為間隙壁106設置在各個摻雜區104的各個側邊與基底100之間，所以可製作出深度較深的摻雜區104，故在對選定的記憶胞進行程式化時，可以加長二次電子注入到相鄰記憶胞的路徑，因此能夠抑制在進行程式化時二次電子的干擾。

另外，由於摻雜區104與基底100之間並沒有被介電材料所阻擋，所以二次電子在通過摻雜區104下方時會被摻雜區104所吸收(drained)，因此可防止在進行程式化時二次電子的干擾現象。

圖2A至圖2D所繪示為本發明之一實施例的非揮發性記憶體的製造流程剖面圖。

首先，請參照圖2A，於基底200中形成開口202。基底200例如是矽基底。開口203的形成方法例如是對基底200進行一個圖案化製程而形成之。

接著，於基底200上形成共形的間隙壁材料層204。間隙壁材料層204的材料例如是介電材料，如氧化矽或氮化矽等。間隙壁材料層204的形成方法例如是化學氣相沈積法。

然後，請參照圖2B，移除位於基底200的頂面上及開口202的底面上的部份間隙壁材料層204，而於開口202的每個側壁上形成間隙壁206。部份間隙壁材料層204的移除方法例如是對間隙壁材料層204進行一個回蝕刻製程。然而，間隙壁206的形成方法並不限於上述方法。

接下來，於開口202中形成填滿開口202的半導體層208，且半導體層208的底部與位於半導體層208下方的基底200相鄰接。此外，半導體層208更可選擇性地延伸形成於基底200的頂面上。在此實施例中，間隙壁206的頂部與基底200的開口202的頂部等高，則半導體層208需延伸形成於基底200的頂面上並將間隙壁206完全覆蓋。在另一實施例中，間隙壁206的頂部可低於基底200的開口202的頂部，因而半導體層208僅需填滿基底200的開口202即可。

此外，半導體層208的材料與基底200的材料例如是互不相同。半導體層208的材料例如是非晶矽、多晶矽、磊晶矽或矽化鍺。當半導體層208的材料為非晶矽、多晶矽或矽化鍺時，半導體層208的形成方法例如是分別使用化學氣相沈積法形成之。當半導體層208的材料為磊晶矽時，半導體層208的形成方法例如是磊晶成長法。另外，當所形成的半導體層208為非晶矽時，可接著再對半導體層208進行一個回火(anneal)製程，使材料為半導體層208結晶化。

之後，可選擇性地於基底200及半導體層208中形成井區210。井區210的形成方法例如是離子植入法。

再者，請參照圖2C，於半導體層208上由下而上依序形成第一介電材料層212、電荷儲存材料層214、第二介電材料層216及導體材料層218。第一介電材料層212的材料例如是氧化矽。電荷儲存材料層214例如是材料為氮化矽等電荷捕捉材料的電荷捕捉層或材料為摻雜多晶矽等的浮置閘極層。第二介電材料層216的材料例如是氧化矽。導體材料層218的材料例如是摻雜多晶矽。第一介電材料層212、電荷儲存材料層214、第二介電層216及導體材料層218的形成方法例如是分別使用化學氣相沈積法形成之。

繼之，請參照圖2D，對第一介電材料層212、電荷儲存材料層214、第二介電層216及導體材料層218進行一個圖案化製程，使其分別形成第一介電層220、電荷儲存層222、第二介電層224及導體材料層226，而於開口202之間的基底200上方的半導體層208上形成堆疊閘極結構228。堆疊閘極結構228從基底200由下而上依序包括第一介電層220、電荷儲存層222、第二介電層224及導體層226。然而，堆疊閘極結構228的形成方法並不限於上述方法。

隨後，例如是以堆疊閘極結構228作為罩幕，分別於堆疊閘極結構228兩側的半導體層208中形成摻雜區230，且間隙壁206的頂部低於摻雜區230的頂部。此外，摻雜區230更可延伸形成於半導體層208下方的基底200中，而使得摻雜區230的底部低於間隙壁206的底部，以加深摻雜區230的深度。摻雜區230可用以作為非揮發性記憶體的源極區與汲極區。摻雜區230與井區210例如是具有不同的摻雜型態。摻雜區230的形成方法例如是離子植入法。

由上述可知，上述實施例的非揮發性記憶體的製造方法能與現行製程輕易地進行整合。

以下，藉由圖2D介紹本實施例的非揮發性記憶體。

請參照圖2D，非揮發性記憶體包括基底200、堆疊閘極結構228、半導體層208、摻雜區230及多個間隙壁206。基底200中包括開口202。堆疊閘極結構228設置於開口202之間的基底200上方的半導體層208上，其中堆疊閘極結構228從基底200由下而上依序包括第一介電層220、電荷儲存層222、第二介電層224及導體層226。半導體層208設置於開口202中並填滿開口202，且更可延伸設置於堆疊閘極結構228與基底200之間。其中，半導體層208的底部與位於半導體層208下方的基底200相鄰接。摻雜區230分別設置於堆疊閘極結構228兩側的半導體層208中。間隙壁206分別設置於各個摻雜區230的各個側邊與基底200之間，且間隙壁206的頂部低於摻雜區230的頂部。此外，非揮發性記憶體更可包括井區210，井區210位於基底200及半導體層208中，且摻雜區230位於井區210中。由於圖2D中非揮發性記憶體的各組成構建的材料、形成方法及配置方式已於上述實施例中進行詳盡地說明，故於此不再贅述。

由上述實施例可知，由於在各個摻雜區230的各側邊與基底200之間設置有間隙壁206，因此可防止擊穿現象與短通道效應在摻雜區230之間產生。

此外，因為間隙壁206設置在各個摻雜區230的各個側邊與基底200之間，所以能進一步地加深摻雜區230的深度，可使得在對選定的記憶胞進行程式化時所產生的二次電子注入到相鄰記憶胞的路徑加長，因此能夠防止二次電子的干擾。

另外，由於摻雜區230底部與基底200之間並沒有被介電材料所阻擋，所以二次電子在通過摻雜區230下方時會被摻雜區230所吸收，因此可抑制在進行程式化時二次電子的干擾現象。

另一方面，當半導體層208的材料為磊晶矽時，由於半導體層208與基底200之間並沒有被介電材料所阻擋，因此可獲得成膜品質更佳半導體層208。

綜上所述，上述實施例至少具有下列優點：

1.上述實施例所提出的非揮發性記憶體可防止在摻雜區之間發生擊穿現象與短通道效應。

2.藉由上述實施例所提出的非揮發性記憶體，可防止在進行程式化時二次電子的干擾。

3.上述實施例所提出的非揮發性記憶體的製造方法能與現行製程輕易地進行整合。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200．．．基底

102、228．．．堆疊閘極結構

104、230．．．摻雜區

106、206．．．間隙壁

108、220．．．第一介電層

110、222．．．電荷儲存層

112、224．．．第二介電層

114、226．．．導體層

116、210．．．井區

202．．．開口

204．．．間隙壁材料層

208．．．半導體層

212．．．第一介電材料層

214．．．電荷儲存材料層

216．．．第二介電材料層

218．．．導體材料層

圖1所繪示為本發明之一實施例的非揮發性記憶體的剖面圖。

圖2A至圖2D所繪示為本發明之一實施例的非揮發性記憶體的製造流程剖面圖。

100．．．基底

102．．．堆疊閘極結構

104．．．摻雜區

106．．．間隙壁

108．．．第一介電層

110．．．電荷儲存層

112．．．第二介電層

114．．．導體層

116．．．井區

Claims (19)

1. 一種非揮發性記憶體，包括：一基底；一堆疊閘極結構，設置於該基底上，其中該堆疊閘極結構從該基底由下而上依序包括一第一介電層、一電荷儲存層、一第二介電層及一導體層；二摻雜區，分別設置於該堆疊閘極結構兩側的該基底中，且該些摻雜區的底部與位於該些摻雜區下方的該基底相鄰接；多個間隙壁，分別設置於各該摻雜區的各側邊與該基底之間，且該些間隙壁的頂部低於該些摻雜區的頂部；以及一半導體層，設置於該堆疊閘極結構與該基底之間。
2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該電荷儲存層包括一電荷捕捉層或一浮置閘極層。
3. 如申請專利範圍第2項所述之非揮發性記憶體，其中該電荷捕捉層的材料包括氮化矽。
4. 如申請專利範圍第2項所述之非揮發性記憶體，其中該浮置閘極層的材料包括摻雜多晶矽。
5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該些間隙壁的材料包括介電材料。
6. 一種非揮發性記憶體，包括：一基底，該基底中包括二開口；一堆疊閘極結構，設置於該些開口之間的該基底上， 其中該堆疊閘極結構從該基底由下而上依序包括一第一介電層、一電荷儲存層、一第二介電層及一導體層；一半導體層，設置於該些開口中並填滿該些開口，且該半導體層的底部與位於該半導體層下方的該基底相鄰接，其中該半導體層更包括延伸設置於該堆疊閘極結構與該基底之間；二摻雜區，分別設置於該堆疊閘極結構兩側的該半導體層中；以及多個間隙壁，分別設置於各該摻雜區的各側邊與該基底之間，且該些間隙壁的頂部低於該些摻雜區的頂部。
7. 如申請專利範圍第6項所述之非揮發性記憶體，其中該電荷儲存層包括一電荷捕捉層或一浮置閘極層。
8. 如申請專利範圍第7項所述之非揮發性記憶體，其中該電荷捕捉層的材料包括氮化矽。
9. 如申請專利範圍第7項所述之非揮發性記憶體，其中該浮置閘極層的材料包括摻雜多晶矽。
10. 如申請專利範圍第6項所述之非揮發性記憶體，其中該半導體層的材料包括非晶矽、多晶矽、磊晶矽或矽化鍺。
11. 如申請專利範圍第6項所述之非揮發性記憶體，其中該些間隙壁的材料包括介電材料。
12. 如申請專利範圍第6項所述之非揮發性記憶體，其中該半導體層的材料與該基底的材料不同。
13. 一種非揮發性記憶體的製造方法，包括： 於一基底中形成二開口；於該些開口的每一側壁上形成一間隙壁；於該些開口中形成填滿該開口的一半導體層，且該半導體層的底部與位於該半導體層下方的該基底相鄰接，其中該半導體層更包括延伸形成於該堆疊閘極結構與該基底之間；於該些開口之間的該基底上形成一堆疊閘極結構，其中該堆疊閘極結構從該基底由下而上依序包括一第一介電層、一電荷儲存層、一第二介電層及一導體層；以及分別於該堆疊閘極結構兩側的該半導體層中形成一摻雜區，且該些間隙壁的頂部低於該些摻雜區的頂部。
14. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該半導體層的材料與該基底的材料不同。
15. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該半導體層的材料包括非晶矽、多晶矽、磊晶矽或矽化鍺。
16. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該些間隙壁的形成方法包括：於該基底上形成共形的一間隙壁材料層；以及移除位於該基底的頂面上及該些開口的底面上的部份該間隙壁材料層。
17. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該半導體層的形成方法包括化學氣相沈積法或磊晶成長法。
18. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該堆疊閘極結構的形成方法包括：於該基底上由下而上依序形成一第一介電材料層、一電荷儲存材料層、一第二介電材料層及一導體材料層；以及對該第一介電材料層、該電荷儲存材料層、該第二介電層及該導體材料層進行一圖案化製程。
19. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該電荷儲存層包括一電荷捕捉層或一浮置閘極層。