TWI411914B - 利用快取記憶體之資料追蹤系統及方法 - Google Patents

Description

利用快取記憶體之資料追蹤系統及方法

本發明係關於一種資料追蹤系統及方法，詳言之，係關於一種利用快取記憶體之資料追蹤系統及方法。

快取記憶體是一塊小而快的記憶體陣列，其一般的用途是藉由儲存最近被存取到的指令與資料，使處理器核心可以由快速的快取記憶體中獲得所需的記憶體資料，而不需存取慢速的外部記憶體，以提昇整體的系統效能。

另外，隨著應用複雜度的提升，處理器核心內部運作也越趨複雜，為了對其進行除錯和效能分析，瞭解其內部運作情形係非常重要，為達到此目的，最直接的方法係將處理器核心執行程式時的流程完整的記錄下來，並透過晶片輸入輸出接腳，直接連接至晶片外，然而通常欲觀察之訊號數量龐大且晶片腳位有限，此方法並不可行。而將追蹤資料直接儲存於晶片內之有限記憶體空間，也會因追蹤資料過大，限制所能觀察的持續時間。

因此一般常見的做法係在晶片中放置一額外的即時追蹤壓縮器，其用以即時擷取並壓縮訊號，壓縮後之訊號可直接傳送至晶片外部的追蹤儲存器中，或存放至晶片內追蹤用記憶體之有限空間。在結束追蹤後，再透過軟體以非即時方式解壓縮，還原出程式於處理器核心執行當時的完整流程。這樣的方法已被廣泛的應用在商業用途的處理器上，如ARM’s Embedded Trace Macrocell(ETM)， Tensilica’s TRAX-PC macrocell。

關於即時追蹤壓縮器中的壓縮方法，參考美國專利第US 2006/0212761號與第US 2003/0126358號，其利用可定址之記憶體做壓縮，如果資料未在此記憶體中找到，則需記錄完整之記憶體資料，並將此資料輸入至記憶體中。如果資料在此記憶體中存在，則只需記錄其在記憶體中之編號，藉此達到壓縮，根據程式執行時所展現出的時間區域性，相同的程式位址有很大的機會，會在不久的將來之後再次被使用到，因此所擷取出的程式追蹤資料中，有絶大多數的資料都是會重覆出現，而能被以記憶體中之編號來表示的壓縮資料。

以表一為例，指令位址以t至t+4的順序出現，每一指令位址皆佔了32位元之空間，如應用查表壓縮法，由於時間點t，t+1，及t+2之資料皆是首次被存取，無法在記憶體中被找到，因此需記錄為存取誤失加上完整的原始資料，並將這三筆原始資料分別寫入記憶體編號1，2，及3的位置。至時間點t+3時，由於相同的資料0x80000200再次被存取，因此只需記錄為存取命中及其在記憶體中之編號0；時間點t+4之資料亦同，由於記憶體中之編號只佔了2位元之空間，因此可以達到節省空間之目的。

然而使用一特定的硬體來執行即時追蹤壓縮，為了達到壓縮率的要求，追蹤壓縮器中勢必要包含額外且大量之記憶體來扮演查詢表的功能，如此一來雖然可以獲得不錯的壓縮率，然而隨之而來的就是昂貴的硬體成本。

因此，有必要提供一種創新且具進步性的利用快取記憶體之資料追蹤系統及方法，以解決上述問題。

本發明提供一種利用快取記憶體之資料追蹤系統，包括：一辨識裝置及一快取記憶體。該辨識裝置用以辨識存取之目前資料與前一筆資料之關連性，並產生一第一控制訊號。該快取記憶體用以儲存已存取之資料，依據目前資料或前一筆資料，執行資料查詢，並依據該第一控制訊號，輸出相對應之查詢結果資料。

本發明另提供一種利用快取記憶體之資料追蹤方法，包括以下步驟：(a)辨識存取之目前資料與前一筆資料之關連性，並產生一第一控制訊號；及(b)依據目前資料或前一筆資料，於一快取記憶體執行資料查詢，並依據該第一控制訊號，輸出相對應之查詢結果資料。

利用本發明之系統及方法，在無需額外的記憶體裝置 下，可以將資料以其在快取記憶體中之相對應查詢結果資料來編碼，以較短的相對應查詢結果資料來替代完整指令位址的記錄。由於快取記憶體本身即具有將存取過的指令位址記錄下來的特性，故不同於習知查表壓縮法中的記憶體，每次只針對單一筆指令位址去作記錄，且需要有一個硬體計數器，來決定目前要寫入習知記憶體位置之編號。利用本發明之快取記憶體不需要額外的硬體計數器，即能決定出目前要寫入的記憶體位置之編號。因此，本發明之系統及方法能在不影響原本快取記憶體的功能下，同時兼具程式追蹤資料的壓縮功能，使之除了達到減少壓縮器硬體成本的目的，同時也能達到快取記憶體的多樣功能性。

參考圖1，其顯示本發明利用快取記憶體之資料追蹤系統之示意圖。以下利用圖1至圖5說明本發明利用快取記憶體之資料追蹤系統及方法。本發明利用快取記憶體之資料追蹤系統10包括：一辨識裝置11及一快取記憶體12。該辨識裝置11用以辨識存取之目前資料與前一筆資料之關連性，並產生一第一控制訊號。

在本實施例中，該辨識裝置11係為一位址跳躍辨識裝置，用以辨識存取之目前指令位址資料與前一筆指令位址資料之關連性，如果兩者之間為不連續的情況，則表示程式執行流程產生跳躍，該第一控制訊號係為跳躍有效訊號，該辨識裝置11另產生一跳躍相關位址資料。該跳躍相關位址資料為跳躍指令本身之位址或其目的位址。

該快取記憶體12用以儲存已存取之資料，依據目前資料或前一筆資料，執行資料查詢，並依據該第一控制訊號，輸出相對應之查詢結果資料。在本實施例中，該查詢結果資料包括快取命中結果(cache hit)、快取索引值(cache index)、快取列偏移值(cache line offset)或快取集合值(cache set)。

本發明利用快取記憶體之資料追蹤系統10另包括一編碼裝置16，依據該第一控制訊號及該快取命中結果，將快取命中結果、快取索引值、快取列偏移值、快取集合值或目前指令位址資料編碼，產生一輸出資料。

該編碼裝置16用以辨識目前的快取查詢結果是否要被記錄下來，如果跳躍有效訊號為真，則表示是一筆需被記錄下來的程式追蹤資料，因此依照查詢結果資料進行編碼以產生輸出資料。其中輸出資料於快取命中結果為真時，只需輸出快取命中結果、快取索引值、快取列偏移值以及快取集合值；於快取命中結果不為真時，則需輸出快取命中結果(此時快取命中結果不為真，表示快取存取誤失)及完整的目前指令位址資料。如果跳躍有效訊號不為真，則表示是一筆可被忽略掉的程式追蹤資料。

本發明利用快取記憶體之資料追蹤系統10另包括一操作模式控制暫存器13、一第一多工器14及一第二多工器15，其中該操作模式控制暫存器13輸出一操作模式控制訊號至該第一多工器14及該第二多工器15。在本實施例中，操作模式控制訊號表示本發明之系統是在on-line mode或是在 bypass mode。

該第一多工器14之二輸入為目前指令位址資料與跳躍相關位址資料，在本實施例中，目前指令位址資料係來自微處理器17，跳躍相關位址資料係來自該辨識裝置11。該第一多工器14之一輸出連接至該快取記憶體12之一指令位址輸入端，依據該操作模式控制訊號，決定該第一多工器之該輸出為目前指令位址資料或跳躍相關位址資料。

該第二多工器15之二輸入為一快取致能訊號與該第一控制訊號，在本實施例中，快取致能訊號係來自微處理器17，第一控制訊號係來自該辨識裝置11。該第二多工器15之一輸出連接至該快取記憶體12之一致能輸入端，依據該操作模式控制訊號，決定該第二多工器15之該輸出為快取致能訊號或該第一控制訊號。

當本發明之系統處於on-line mode時之程式追蹤資料壓縮流程如下所述，此時操作模式控制暫存器13被設定為0，因此第一多工器14選擇送往該快取記憶體12的指令位址輸入端之指令位址為該微處理器17送出之目前指令位址資料。第二多工器15選擇送往該快取記憶體12的致能輸入端之致能訊號為微處理器17內部的快取控制暫存器中之快取致能位元。這表示微處理器17送出之目前指令位址資料同時被當成該辨識裝置11及該快取記憶體12的位址輸入，且該快取記憶體12的快取功能啟動，每一筆指令位址皆會產生出相對應的快取記憶體12之查詢結果資料(包括快取命中結果、快取索引值、快取列偏移值或快取集合值)。 然而只有當該辨識裝置11所輸出之跳躍有效訊號為真時，此時該編碼裝置16才會依照快取記憶體12之查詢結果資料進行編碼以產生輸出資料。

當本發明之系統處於bypass mode時之程式追蹤資料壓縮流程如下所述，此時操作模式控制暫存器13被設定為1，因此第一多工器14選擇送往該快取記憶體12的指令位址輸入端之指令位址為經過該辨識裝置11過濾後之跳躍目的位址，該第二多工器15選擇送往該快取記憶體12的致能輸入端之致能訊號為該辨識裝置11所輸出之跳躍有效訊號。這表示該快取記憶體12的快取功能關閉，該快取記憶體12只有當該辨識裝置11所輸出之跳躍有效訊號為真時，才會啟動部分功能的運作，根據目前送往該快取記憶體12的指令位址(此時為經過該辨識裝置11過濾後之跳躍目的位址)來執行快取記憶體12查詢，若為快取誤失則對該快取記憶體12中之標籤記憶體進行相對應的更新，以將存取過的指令位址記錄於該快取記憶體12中。同時這也表示該快取記憶體12只有當辨識裝置11所輸出之跳躍有效訊號為真時，才會產生出相對應的快取記憶體查詢結果資料；在此同時這些快取記憶體查詢結果資料會被送至該編碼裝置16進行處理並編碼以產生輸出資料。

並且，由於該快取記憶體12的快取功能關閉，此時微處理器17經由第三多工器18直接從外部記憶體19獲得所需的資料而不透過快取記憶體12，且於快取誤失時，只會對快取記憶體12中之標籤記憶體進行相對應的更新，以將存取 過的指令位址記錄於快取記憶體12中，而不需至外部記憶體19取回資料並更新至快取記憶體12中之資料記憶體。

參考圖2，其顯示本發明辨識裝置之電路示意圖。該辨識裝置11包括一第一暫存器111、一第二暫存器115、一減法裝置112、一常數值儲存裝置113、一比對裝置114及一或閘116。該第一暫存器111用以儲存目前指令位址資料，以於下一指令週期時，目前指令位址資料成為前一筆指令位址資料，且輸出為該跳躍相關位址資料。該減法裝置112用以計算目前指令位址資料及前一筆指令位址資料之差，輸出一差值至該比對裝置114。該常數值儲存裝置113用以儲存一常數值，在本實施例中，常數值為4，因為目前的指令位址長度為4個位元組(32位元)，因此於正常的程式執行流程中，目前指令位址資料與前一筆的目前指令位址資料會固定保持著差值為4的關係，但若是當程式執行流程產生跳躍，其差值則不為4。

該比對裝置114用以比對該差值及該常數值，輸出一跳躍訊號至該第二暫存器115及該或閘116，若該差值與該常數值不相等，則表示目前指令位址資料與前一筆的目前指令位址資料兩者之間為不連續的情況，其代表著程式執行流程產生跳躍，因此輸出跳躍訊號為真。

該第二暫存器115用以儲存該跳躍訊號，以於下一指令週期時，該跳躍訊號為前一筆跳躍訊號，並輸出至該或閘116，該或閘116之二輸入為該跳躍訊號及該前一筆跳躍訊號，該或閘116之一輸出為該跳躍有效訊號。因為跳躍有 效訊號是用來協助辨識出跳躍目的位址，然而目前輸出的跳躍訊號只能在跳躍位址被辨識出來的當下維持一個指令週期，因此為了辨識出下一個指令週期才會產生目的位址，就必須依賴前一筆跳躍訊號的指示。

參考圖3，其顯示本發明編碼裝置之電路示意圖。該編碼裝置16包括一第四多工器161及一追蹤記錄打包裝置162，該第四多工器161之二輸入為目前指令位址資料與快取索引值、快取列偏移值或快取集合值，該第四多工器161之一輸出連接至該追蹤記錄打包裝置162之一追蹤記錄輸入端，依據該快取命中結果，決定該第四多工器161之該輸出為目前指令位址資料或快取索引值、快取列偏移值、快取集合值。該追蹤記錄打包裝置162用以依據該第一控制訊號，將快取命中結果、快取索引值、快取列偏移值、快取集合值或目前指令位址資料編碼，產生該輸出資料。

因此當快取命中結果為真時，則編碼後的程式追蹤輸出資料為快取命中結果、快取索引值、快取列偏移值或快取集合值的合併訊號，且編碼的結果取決於該快取記憶體12的設定，於最基本的設定值(例如直接對應式快取記憶體且快取列大小為一個字元組)時，輸出資料只需包含快取命中結果及快取索引值；當快取命中結果不為真時，則編碼後的程式追蹤輸出資料為快取命中結果(此時快取命中結果不為真，表示快取存取誤失)及完整的目前指令位址資料，此時編碼的結果固定為33位元(1位元的快取命中結 果及32位元的完整指令位址資料)。

配合參考圖4及圖5，說明本發明利用快取記憶體進行程式追蹤資料壓縮於on-line mode時的應用實例。指令位址以t至t+9的順序出現，原本每一指令位址皆需被記錄下來且每一筆記錄皆需佔據32位元(4位元組)之空間，現經過位址跳躍辨識後，只有不連續的指令t、t+5、t+6、t+8、t+9需被記錄。假設現在快取記憶體的結構為32位元組的直接對應式快取記憶體且快取列大小為16位元組，因此如圖5所示，共有兩個快取列，其快取索引值分別為0及1。由於時間點t及t+4之資料皆是首次被存取，無法在快取記憶體中被找到，因此需將時間點t之資料0x00000000及時間點t+4之資料0x00000010更新於快取記憶體中，而將資料更新至快取記憶體的動作是以一個記憶體區塊為基本單位，同時每個記憶體區塊於快取記憶體中的位置存在著對應的關係，因此於時間點t及t+4之快取誤失將會分別將記憶體區塊中的資料更新至快取索引值分別為0及1之快取列中，此動作同時包含對標籤記憶體及資料記憶體的更新。

為了解釋方便，圖5中之資料記憶體只是單純用來表示某個特定之快取列目前被某個記憶體區塊範圍使用了，其中的值表示指令位址而不是原來該位址相對應的指令資料。觀察標籤記憶體及資料記憶體內容之間的關係，可以發現只要擁有快取標籤值及快取索引值就能夠推導回目前存在於快取記憶體中的特定記憶體區塊其於實體記憶體中所對應的位址。因此以快取記憶體來壓縮編碼，只需於時 間點t記錄快取誤失及完整的指令位址0x00000000，其餘於時間點t+5、t+6、t+8、t+9只需記錄快取命中結果、快取索引值及快取列偏移值。在目前的快取記憶體結構下，快取命中為1位元，快取索引值為1位元，快取列偏移值為2位元，相較於原本一筆完整記錄需要32位元，現在於快取命中的情況下只需以4位元來進行編碼，因此本發明能有效的進行程式追蹤資料之壓縮。

本發明利用快取記憶體之資料追蹤系統及方法，充分的利用了隱含於快取記憶體中的位址資訊，僅僅依賴快取記憶體中之快取標籤值及快取索引值就能夠推導回目前存在於快取記憶體中的特定記憶體區塊其於實體記憶體中所對應的位址，因此快取記憶體中之標籤記憶體可以被當成是傳統查表壓縮法中用來記錄已存取過的位址之記憶體，其所帶來的好處就是在無需額外的記憶體裝置下就能達到程式追蹤之資料壓縮。

因此，利用本發明之系統及方法，在無需額外的記憶體裝置下，可以將資料以其在快取記憶體中之相對應查詢結果資料來編碼，以較短的相對應查詢結果資料來替代完整指令位址的記錄。由於快取記憶體本身即具有將存取過的指令位址記錄下來的特性，故不同於習知查表壓縮法中的記憶體，每次只針對單一筆指令位址去作記錄，且需要有一個硬體計數器，來決定目前要寫入習知記憶體位置之編號。利用本發明之快取記憶體不需要額外的硬體計數器，即能決定出目前要寫入的記憶體位置之編號。因此，本發 明之系統及方法能在不影響原本快取記憶體的功能下，同時兼具程式追蹤資料的壓縮功能，使之除了達到減少壓縮器硬體成本的目的，同時也能達到快取記憶體的多樣功能性。

惟上述實施例僅為說明本發明之原理及其功效，而非限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。

10‧‧‧本發明利用快取記憶體之資料追蹤系統

11‧‧‧辨識裝置

12‧‧‧快取記憶體

13‧‧‧操作模式控制暫存器

14‧‧‧第一多工器

15‧‧‧第二多工器

16‧‧‧編碼裝置

17‧‧‧微處理器

18‧‧‧第三多工器

19‧‧‧外部記憶體

111‧‧‧第一暫存器

112‧‧‧減法裝置

113‧‧‧常數值儲存裝置

114‧‧‧比對裝置

115‧‧‧第二暫存器

116‧‧‧或閘

161‧‧‧第四多工器

162‧‧‧追蹤記錄打包裝置

圖1顯示本發明利用快取記憶體之資料追蹤系統之示意圖；圖2顯示本發明辨識裝置之電路示意圖；圖3顯示本發明編碼裝置之電路示意圖；及圖4及圖5顯示本發明利用快取記憶體進行程式追蹤資料壓縮於on-line mode時的應用實例示意圖。

10‧‧‧本發明利用快取記憶體之資料追蹤系統

11‧‧‧辨識裝置

12‧‧‧快取記憶體

13‧‧‧操作模式控制暫存器

14‧‧‧第一多工器

15‧‧‧第二多工器

16‧‧‧編碼裝置

17‧‧‧微處理器

18‧‧‧第三多工器

19‧‧‧外部記憶體

Claims (12)

1. 一種利用快取記憶體之資料追蹤系統，包括：一辨識裝置，用以辨識存取之目前資料與前一筆資料之關連性，並產生一第一控制訊號，其中該辨識裝置係為一位址跳躍辨識裝置，用以辨識存取之目前指令位址資料與前一筆指令位址資料之關連性，該第一控制訊號係為跳躍有效訊號，該辨識裝置另產生一跳躍相關位址資料；一快取記憶體，用以儲存已存取之資料，依據目前資料或前一筆資料，執行資料查詢，並依據該第一控制訊號，輸出相對應之查詢結果資料；及一操作模式控制暫存器、一第一多工器及一第二多工器，其中該操作模式控制暫存器輸出一操作模式控制訊號至該第一多工器及該第二多工器；該第一多工器之二輸入為目前指令位址資料與跳躍相關位址資料，該第一多工器之一輸出連接至該快取記憶體之一指令位址輸入端，依據該操作模式控制訊號，決定該第一多工器之該輸出為目前指令位址資料或跳躍相關位址資料；該第二多工器之二輸入為一快取致能訊號與該第一控制訊號，該第二多工器之一輸出連接至該快取記憶體之一致能輸入端，依據該操作模式控制訊號，決定該第二多工器之該輸出為快取致能訊號或該第一控制訊號。
2. 如請求項1之資料追蹤系統，其中該跳躍相關位址資料 為跳躍指令本身之位址或其目的位址。
3. 如請求項1之資料追蹤系統，其中該辨識裝置包括一第一暫存器、一第二暫存器、一減法裝置、一常數值儲存裝置、一比對裝置及一或閘，該第一暫存器用以儲存目前指令位址資料，以於下一指令週期時，目前指令位址資料成為前一筆指令位址資料，且輸出為該跳躍相關位址資料，該減法裝置用以計算目前指令位址資料及前一筆指令位址資料之差，輸出一差值至該比對裝置，該常數值儲存裝置用以儲存一常數值，該比對裝置用以比對該差值及該常數值，輸出一跳躍訊號至該第二暫存器及該或閘，該第二暫存器用以儲存該跳躍訊號，以於下一指令週期時，該跳躍訊號為前一筆跳躍訊號，並輸出至該或閘，該或閘之二輸入為該跳躍訊號及該前一筆跳躍訊號，該或閘之一輸出為該跳躍有效訊號。
4. 如請求項1之資料追蹤系統，其中該查詢結果資料包括快取命中結果(cache hit)、快取索引值(cache index)、快取列偏移值(cache line offset)或快取集合值(cache set)。
5. 如請求項4之資料追蹤系統，另包括一編碼裝置，依據該第一控制訊號及該快取命中結果，將快取命中結果、快取索引值、快取列偏移值、快取集合值或目前指令位址資料編碼，產生一輸出資料。
6. 如請求項5之資料追蹤系統，其中該編碼裝置包括一第四多工器及一追蹤記錄打包裝置，該第四多工器之二輸 入為目前指令位址資料與快取索引值、快取列偏移值或快取集合值，該第四多工器之一輸出連接至該追蹤記錄打包裝置之一追蹤記錄輸入端，依據該快取命中結果，決定該第四多工器之該輸出為目前指令位址資料或快取索引值、快取列偏移值、快取集合值，該追蹤記錄打包裝置用以依據該第一控制訊號，將快取命中結果、快取索引值、快取列偏移值、快取集合值或目前指令位址資料編碼，產生該輸出資料。
7. 一種利用快取記憶體之資料追蹤方法，包括以下步驟：(a)辨識存取之目前資料與前一筆資料之關連性，並產生一第一控制訊號，其中係辨識存取之目前指令位址資料與前一筆指令位址資料之關連性，該第一控制訊號係為跳躍有效訊號，並另產生一跳躍相關位址資料，且另包括一操作模式控制步驟，依據一操作模式控制訊號，決定目前指令位址資料或跳躍相關位址資料輸入至該快取記憶體之一指令位址輸入端；依據該操作模式控制訊號，決定一快取致能訊號或該第一控制訊號輸入至該快取記憶體之一致能輸入端；及(b)依據目前資料或前一筆資料，於一快取記憶體執行資料查詢，並依據該第一控制訊號，輸出相對應之查詢結果資料。
8. 如請求項7之資料追蹤方法，其中該跳躍相關位址資料 為跳躍指令本身之位址或其目的位址。
9. 如請求項7之資料追蹤方法，其中在步驟(a)中，另包括以下步驟：(a1)儲存目前指令位址資料，以於下一指令週期時，目前指令位址資料成為前一筆指令位址資料，且輸出為該跳躍相關位址資料；(a2)計算目前指令位址資料及前一筆指令位址資料之差，輸出一差值；(a3)比對該差值及一常數值，輸出一跳躍訊號；(a4)儲存該跳躍訊號，以於下一指令週期時，該跳躍訊號為前一筆跳躍訊號；及(a5)邏輯或運算該跳躍訊號及該前一筆跳躍訊號，輸出為該跳躍有效訊號。
10. 如請求項7之資料追蹤方法，其中在步驟(b)中，該查詢結果資料包括快取命中結果(cache hit)、快取索引值(cache index)、快取列偏移值(cache line offset)或快取集合值(cache set)。
11. 如請求項10之資料追蹤方法，其中在步驟(b)後，另包括一編碼步驟，依據該第一控制訊號及該快取命中結果，將快取命中結果、快取索引值、快取列偏移值、快取集合值或目前指令位址資料編碼，產生一輸出資料。
12. 如請求項11之資料追蹤方法，其中在步驟(b)後，該編碼步驟另包括依據該快取命中結果，決定目前指令位址資 料或快取索引值、快取列偏移值、快取集合值為一追蹤記錄，且依據該第一控制訊號，將快取命中結果及追蹤記錄編碼，產生該輸出資料。