TWI406367B - Semiconductor package - Google Patents

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Description

半導體封裝件
本發明係有關一種半導體封裝件，尤指一種具散熱片之半導體封裝件。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發方向。然而，因微小化之半導體封裝件提供較高密度之線路與電子元件，故於運作時所產生之熱量亦較高，若以導熱性不佳之封裝膠體包覆半導體晶片，將使逸散熱量之效率不佳，而影響到半導體晶片之性能。因此，為提高半導體封裝件之散熱效率，業界遂發展出具有散熱件之半導體封裝件，並使散熱件外露出封裝膠體，以有效逸散半導體晶片之熱量。
傳統具有散熱件之半導體封裝件，係利用如聚亞醯胺(polyimide)膠帶將散熱片黏合至導線架上。但使用聚亞醯胺膠帶不僅材料成本高，且該聚亞醯胺之吸濕率高，容易造成散熱片與導線架之間發生脫層之問題。
因此，業界遂提出一種使用B-stage的環氧樹脂(epoxy)取代聚亞醯胺(polyimide)膠帶，以降低材料成本。如第1圖所示，係第5,691,567號美國專利所揭露之一種半導體封裝件1，其為一導線架11之導腳110藉由環氧樹脂之散熱膠100黏貼於一散熱片10上，且一半導體晶片12設於該導線架11之置晶墊111上並藉由導線14電性連接該導腳110，再以封裝膠體13包覆該半導體晶片12、導線14、導線架11與散熱片10，令導腳110外緣與散熱片10底部外露於該封裝膠體13。
然而，使用環氧樹脂之散熱膠100雖可降低材料成本，但環氧樹脂之吸濕率仍高，故該半導體封裝件1之散熱片10與導線架11之間仍會發生脫層之問題。
因此，業界遂提出一種不需使用膠材之方式，係利用機械方式結合散熱片與導線架，請參閱第2A及2B圖。如第2A圖所示，係第5,936,837號美國專利所揭露之一種半導體封裝件2，其為一導線架21之導腳210藉由插銷(pin)200固定於一散熱片20上，且一半導體晶片22設於該散熱片20上並藉由導線24電性連接該導腳210，再以封裝膠體23包覆該半導體晶片22、導線24、導線架21與散熱片20，令導腳210外緣與散熱片20底部外露於該封裝膠體23。
再者，如第2B圖所示，係第6,198,163號美國專利或第6,396,130號美國專利所揭露之一種半導體封裝件2’，其為一導線架21之導腳210之支撐接腳210b藉由插銷(pin)200固定於一散熱片20上，且一半導體晶片22設於該散熱片20上並藉由導線24電性連接該導腳210之電性接腳210a，再以封裝膠體23包覆該半導體晶片22、導線24、導線架21與散熱片20，令導腳210外緣與散熱片20底部外露於該封裝膠體23。
然而，使用該插銷200雖可避免吸濕率過高所導致之間脫層問題，但因一次製作半導體封裝件2,2’之製程中，需使用複數個插銷200，導致材料成本大幅提高。
因此，業界遂提出另一種機械方式以結合散熱片與導線架，不需使用插銷，以減少使用額外之組件。如第3A及3B圖所示，係第6,064,115號美國專利所揭露之一種半導體封裝件3，其為於一散熱片30上衝壓形成複數凸塊300，再將該凸塊300鉚接於一導線架31之縫隙311中，且一半導體晶片32設於該散熱片30上並藉由導線34電性連接該導腳310，再以封裝膠體33包覆該半導體晶片32、導線34、導線架31與散熱片30，令導腳310外緣與散熱片30底部外露於該封裝膠體33。
惟，於該散熱片30上直接壓出凸塊300，雖可避免使用額外組件以降低成本，但製作該凸塊300之時間長，因而增加製程時間，導致製作該半導體封裝件3之成本仍高。
再者，藉由衝壓方式製作該凸塊300，會於該散熱片30上形成凹處K，以致於當進行封裝製程時，該封裝膠體33易於該凹處K內形成空洞(void)，導致氣爆(popcorn)或碎裂(crack)現象。
因此，如何避免上述習知技術之種種問題，實為當前所要解決的目標。
為克服習知技術之種種問題，本發明提供一種半導體封裝件，係改良散熱片與導線架，其中，本發明之散熱片具有相對之第一表面、第二表面及相鄰該第一及第二表面之側表面，且該散熱片之第一表面上具有連通該側表面之凹部；再者，該導線架之部分導腳上形成有具有對應該凹部之凸部，以藉該凸部嵌卡於該凹部中，使該導線架固定於該散熱片之第一表面上。
本發明之半導體封裝件中，當進行結合該導線架與散熱片之製程時，因不需使用膠材或插銷，故可降低材料成本。
再者，於該散熱片之第一表面上製作凹部，可使用衝壓方式，以快速形成凹部，故可減少製程時間，因而降低製作成本。
又，本發明之散熱片之凹部係連通該側表面，故當封裝膠體填充於該凹部中時，該封裝膠體不會於該凹部內形成空洞，因而有效避免氣爆或碎裂現象。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上表面”、“下表面”、“左”、“右”、“中間”、“二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第4A至4C圖，係為本發明半導體封裝件之示意圖。如第4A及4B圖所示，所述之半導體封裝件4係包括：一散熱片40、設於該散熱片40上之一導線架41、設於該散熱片40上之一半導體晶片42、以及設於該散熱片40與導線架41上以包覆該半導體晶片42之封裝膠體43。
所述之散熱片40係具有一上表面(定義為第一表面)40a、一下表面(定義為第二表面)40b及相鄰該上表面40a及下表面40b且彼此相對之左、右側表面40c，且於該散熱片40之上表面40a上之左、右兩邊分別具有凹部400，該凹部400係連通鄰近之側表面40c，如第4B及4C圖所示。於本實施例中，可使用衝壓方式製作該些凹部400，令該些凹部400可貫穿該散熱片40，以連通該散熱片40之上表面40a與下表面40b，如第4B圖所示；惟，如第4C圖所示，該凹部400之深度可小於該散熱片40之厚度，俾於形成封裝膠體43後，不外漏出該凹部400。
所述之導線架41係具有複數導腳410，該導腳410係包括複數電性接腳410a及至少二支撐接腳410b，該些支撐接腳410b上具有對應該凹部400之凸部411，以藉該凸部411嵌卡於該凹部400中，如第4B及4C圖所示，使該導線架41固定於該散熱片40之上表面40a上。於本實施例中，該凸部411係與該支撐接腳410b一體成形。
所述之半導體晶片42係設於該散熱片40之上表面40a上，令該些電性接腳410a位於該半導體晶片42周圍，且該半導體晶片42具有複數電極墊420，以藉由導線44對應電性連接該些電性接腳410a。有關半導體晶片之種類及導線連接之方式繁多，且為業界所熟知，故不再贅述。
所述之封裝膠體43復填充於該凹部400中，且亦包覆該導線44，並覆蓋該散熱片40之左、右側表面40c，而外露出該電性接腳410a外緣與該散熱片40之下表面40b。
請一併參閱第5A至5B圖，係組裝該導線架41至該散熱片40上之圖示說明。首先，先將整片之導線架41藉由該凸部411置放於該凹部400中，以定位於該散熱片40上(如第4A圖所示)，再提供外力F，例如衝壓方式(如第5A圖所示)，以令該凸部411形變而卡緊於該凹部400中(如第5B圖所示)，使該導線架41固定於該散熱片40上。於本實施例中，衝壓前之該凸部411之最大寬度d係略小於該凹部400之最大寬度D，以利於該凸部411完全進入於該凹部400中，而達到對位之效果。
本發明之半導體封裝件4，主要藉由於該散熱片40上形成連通其側表面40c之凹部400，以當該封裝膠體43填充於該凹部400中時，該封裝膠體43不會於該凹部400內形成空洞，因而有效避免氣爆或碎裂現象。
再者，藉由該些凹部400貫穿該散熱片40，可提升該封裝膠體43之流動性，使得該封裝膠體43更不會於該凹部400內形成空洞，徹底避免氣爆或碎裂現象。
又，該具有凸部411之導腳410，如該支撐接腳410b上可具有連通該凸部411之一通孔412，當進行封裝製程時，該封裝膠體43將填充於該通孔412中，如第5B圖所示之通孔412係位於該凸部411之中間處。藉由該通孔412，可令該封裝膠體43由該通孔412流至該凹部400，以提升該封裝膠體43之流動性。
另外，請一併參閱第5C圖，該通孔412’亦可位於該凸部411之側邊，使該凸部411更容易擴張形變而卡緊於該凹部400中。
請一併參閱第6A至6D圖，該凹部400,400’之開口400a形狀並無特別限制，可為矩形或弧形，且如第6A及6B圖所示。該凹部400之開口400a可為破孔狀，以連通該散熱片40之側表面40c，且較佳地，該破孔尺寸小於該開口400a之直徑，以提供更加之固定效果。而如第6C及6D圖所示，該凹部400’亦可具有通道400b，以連通該散熱片40之側表面40c。
綜上所述，本發明之半導體封裝件4及其散熱片40，主要藉由於該散熱片40上形成連通該上表面40a與側表面40c之凹部400，以避免封裝膠體43於該凹部400內形成空洞，故有效避免氣爆或碎裂現象。
再者，本發明之半導體封裝件4，主要藉由該導線架41之凸部411嵌卡於該散熱片40之凹部400，以固定該導線架41與散熱片40，因而不需使用膠材或插銷，故有效降低材料成本。
又，本發明係於該散熱片40之上表面40a上製作凹部400，相較於習知技術之在散熱片上製作凸塊，本發明所需之製程時間較少，故有效降低製作成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1、2、2’、3、4．．．半導體封裝件
10、20、30、40．．．散熱片
100．．．散熱膠
11、21、31、41．．．導線架
110、210、310、410．．．導腳
111．．．置晶墊
12、22、32、42．．．半導體晶片
13、23、33、43．．．封裝膠體
14、24、34、44．．．導線
200．．．插銷
210a、410a．．．電性接腳
210b、410b．．．支撐接腳
300．．．凸塊
311．．．縫隙
40a．．．上表面
40b．．．下表面
40c．．．側表面
400、400’．．．凹部
400a．．．開口
400b．．．通道
411．．．凸部
412、412’．．．通孔
420．．．電極墊
K．．．凹處
F．．．外力
d、D．．．最大寬度
第1圖係為第5,691,567號美國專利之半導體封裝件之剖面示意圖；
第2A圖係為第5,936,837號美國專利之半導體封裝件之剖面示意圖；
第2B圖係為第6,198,163號美國專利或第6,396,130號美國專利之半導體封裝件之立體分解示意圖；
第3A圖係為第6,064,115號美國專利之半導體封裝件未封裝之局部上視示意圖；
第3B圖係為第3A圖之X-X剖面線之剖面示意圖；
第4A圖係為本發明半導體封裝件之未包括封裝膠體且未經切割製程之上視示意圖；
第4B圖係為本發明半導體封裝件之剖面示意圖；
第4C圖係為本發明半導體封裝件之散熱片與導腳之局部立體分解示意圖；
第5A至5B圖係為本發明半導體封裝件之散熱片與導腳之組裝剖面示意圖；
第5C圖係為本發明半導體封裝件之支撐接腳之局部立體示意圖；以及
第6A至6D圖係為本發明半導體封裝件之散熱片之凹部之不同態樣之上視示意圖。
4．．．半導體封裝件
40．．．散熱片
40a．．．上表面
40b．．．下表面
40c．．．側表面
400．．．凹部
41．．．導線架
410．．．導腳
410a．．．電性接腳
410b．．．支撐接腳
411．．．凸部
42．．．半導體晶片
43．．．封裝膠體
44．．．導線

Claims (10)

  1. 一種半導體封裝件，係包括：散熱片，係具有相對之第一表面、第二表面及相鄰該第一及第二表面之側表面，該散熱片之第一表面上具有凹部，且該凹部連通該側表面；導線架，係具有複數導腳，部分該導腳上具有對應該凹部之凸部，以藉該凸部嵌卡於該凹部中，使該導線架固定於該散熱片之第一表面上；半導體晶片，係設於該散熱片上，且電性連接該導腳；以及封裝膠體，係設於該散熱片與導線架上，以包覆該半導體晶片，並填充於該凹部中。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹部之開口係為矩形或弧形。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹部之深度小於該散熱片之厚度。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹部係貫穿該散熱片，以連通該散熱片之第一及第二表面。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹部係具有通道，以連通該散熱片之側表面。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹部之開口係為破孔狀，以連通該散熱片之側表面。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該散熱片之第二表面外露於該封裝膠體。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該具有凸部之導腳上具有貫穿之通孔，該通孔係連通該凸部，且該封裝膠體復填充於該通孔中。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該凸部係與該導腳一體成形。
  10. 如申請專利範圍第1項所述之半導體封裝件，其中，該導腳包括電性接腳及支撐接腳，該半導體晶片電性連接該電性接腳，且該凸部係設於該支撐接腳上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200901512A (en) * 2007-02-15 2009-01-01 Matsushita Electric Works Ltd Led package
TW201003874A (en) * 2008-07-02 2010-01-16 Powertech Technology Inc Semiconductor package without outer leads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200901512A (en) * 2007-02-15 2009-01-01 Matsushita Electric Works Ltd Led package
TW201003874A (en) * 2008-07-02 2010-01-16 Powertech Technology Inc Semiconductor package without outer leads

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