TWI406144B - 具有對目的點之最小化距離之曼哈頓路由 - Google Patents

Description

具有對目的點之最小化距離之曼哈頓路由

本發明大致係有關於路由或安排路徑(routing)技術，且詳而言之，係有關於以最小化曼哈頓距離安排諸點至中心點的路徑，例如在積體電路佈線(wiring)的應用。

諸如根據幾何比對(matching)演算法或中心加權演算法之習知技術之路由系統努力使對複數個點的每個點之各自延遲相等化。這樣相等化的延遲有利於使信號抵達每個點的偏差(skew)最小化。

第1A圖顯示具有複數個點P1、P2、P3與P4的積體電路102，接收例如時脈信號之共同信號。這些點P1、P2、P3與P4指出在積體電路102之輸入共同時脈信號之節點的位置。

參考第1B圖，在幾何比對演算法中，第一線段(segment)104是繪在兩個最接近的點P1與P2之間，且第二線段106是繪在兩個最接近的點P3與P4間。另外，第三線段是繪在線段104與106之中點間之間。

這些線段104、106與108指出在點P1、P2、P3與P4之間的佈線。沿著第三線段108將共同信號接至點110以造成從點110至點P1、P2、P3與P4之每個點的延遲是相等的。例如，若線段104與106的長度是相同的，則點110就是線段108的中間點。否則，沿著線段110的長度調整點110之位置直到從點110沿著線段110至線段104與106中之一者的距離對點P1、P2、P3與P4的每個點是相同的。

結果，若共同信號在點110被輸入，則共同信號以相等化的延遲及因而最小化的偏差抵達點P1、P2、P3與P4的每個點。諸如幾何比對演算法或中心加權演算法之習知技術之路由系統努力使對積體電路之諸點的佈線距離相等化，但卻沒有努力使對積體電路之諸點的佈線長度最小化。然而，在一些積體電路中，最小化佈線長度可能是重要的。例如，對最小化積體電路之區域、複雜度與信號延遲，最小化佈線長度可能是重要的。

因此，根據本發明之觀點，以最小化距離安排複數個點至中心點的路徑。

在本發明之一般觀點中，將該等點分組為配置在具有該等點中之至少一者之至少一個象限的每個象限內之各自集合。此外，以曼哈頓路由的方式在由每個點與中心點定義的矩形內安排每個點至任何其他具有最小曼哈頓距離的點的路徑，以造成在具有該等點中之至少一者的象限中的至少一個最初端點(initial end point)。

在本發明之進一步觀點中，將在象限中的該至少一個最初端點一起以曼哈頓路由的方式安排路徑，以造成最接近中心點的最終端點(final end point)。

在本發明之一個實施例中，對於每個象限進行這樣的步驟，以用於決定具有該等點中之至少一者之每個象限的各自最終端點。例如，對於該至少一個象限的每個象限平行進行這樣的步驟。

在本發明之額外觀點中，以曼哈頓路由的方式安排每個各自最終端點至中心點的路徑。

在本發明之進一步實施例中，決定最小化路由距離，以用於一起安排在象限中之該至少一個最初端點的路徑及用於安排每個各自之最終端點至中心點的路徑。

在本發明的一個實施例中，使用資料處理器與記憶體裝置以使決定該等點至中心點的路由之這樣的程序自動化。

可對積體電路之佈線使用本發明是有特別的優點。在這個情況下，每個點是積體電路之各自節點，而中心點是積體電路之信號來源的位置。然而，本發明也可使用在其他希望以最小化距離安排諸點至中心點的路徑之應用。

藉由考慮以附加圖式所提出的本發明之下列詳細描述可更加了解本發明之這些與其他特徵與優點。

參考第2圖，根據本發明之實施例，電腦系統202包含記憶體裝置204與資料處理器206，用於進行路由程序。在電腦系統中之記憶體裝置與資料處理器分別是此電子技藝中具有一般知識者所熟知的。

根據本發明之實施例，記憶體裝置204具有儲存在其上的指令序列(例如以軟體應用的形式)。這樣的軟體應用可能是如電腦輔助設計(computer assisted design，簡稱CAD)路由應用。藉由資料處理器206執行儲存在記憶體裝置204的指令序列，導致資料處理器206進行用於安排複數個點至中心點的路徑之步驟，如第3圖之流程圖所示。

參考第2圖與第3圖，資料處理器206輸入點的資料檔案，該等點配置在具有預定之中心點的預定之格(grid)上(第3圖之步驟212)。參考第4圖，資料檔案可從積體電路230的影像(image)而產生。在這個情況下，複數個點P1、P2、P3、P4、P5、P6、P7、P8與P9代表積體電路230的節點，而中心點C指出要被耦合至積體電路230的這些節點之信號來源的位置。

藉由積體電路230的佈局限制而規定(dictate)積體電路230之格。例如，可限制像是在積體電路230之佈局中之佈線的物件成被平行配置至積體電路230之這樣的格。在積體電路230的影像中，垂直線232與平行線234是範例格。

參考第2、3與5圖，然後資料處理器206從積體電路230的影像決定四個象限Q1、Q2、Q3與Q4(第3圖之步驟214)。參考第5圖，Y軸242與X軸244繪示穿過中心點C。限制穿過中心點C之Y軸242成平行於垂直格線232，而限制穿過中心點C之X軸244成平行於水平格線234。

第一象限Q1是在該Y軸242與X軸244之右上方，而第二象限Q2是在該Y軸242與X軸244之左上方。相似地，第三象限Q3是在該Y軸242與X軸244之左下方，而第四象限Q4是在該Y軸242與X軸244之右下方。

資料處理器206進一步將點P1、P2、P3、P4、P5、P6、P7、P8與P9分組為配置在象限Q1、Q2、Q3與Q4的每個象限內之各自集合(第3圖之步驟216)。參考第5圖，點P1形成配置在第一象限Q1內的第一集合。點P2、P3與P4形成配置在第二象限Q2內的第二集合。點P5形成配置在第三象限Q3內的第三集合。點P6、P7、P8與P9形成配置在第四象限Q4內的第四集合。

對於每個具有點P1、P2、P3、P4、P5、P6、P7、P8與P9中之至少一者的象限，資料處理器206以曼哈頓路由的方式在由每個點與中心點定義的矩形內安排每個點至任何其他具有最小曼哈段距離的點的路徑(第3圖之步驟218)。積體電路230上任何佈線被限制成平行於X軸244或Y軸242。這樣平行於X軸244或Y軸242的路由稱之為“曼哈頓路由(Manhattan routing)”。任何平行於X軸244與/或Y軸242的路由距離總合稱之為“曼哈頓距離(Manhattan distance)”。曼哈頓距離是路由距離的範例。曼哈頓路由與曼哈頓距離分別是此積體電路技藝中具有一般知識者所熟知的。

參考第3圖與第6圖，對於第3圖之步驟218，點P1、P2、P3、P4、P5、P6、P7、P8與P9的每個點與中心點C定義各自矩形，如第6圖虛線所描繪者。若任何點配置在某一點的各自矩形內，該點就則以曼哈頓路由的方式安排路徑至在該矩形內最接近的點。

在第一象限Q1中，在點P1的矩形內沒有其他點。因此’在第一象限Q1內，點P1正好仍然是最初端點。在第二象限Q2中，在點P2、P3與P4的矩形內沒有其他點。因此，在第二象限Q2內，點P2、P3與P4正好仍然是最初端點。在第三象限Q3內，在點P5的矩形內沒有其他點。因此，在第三象限Q3中，點P5正好仍然是最初端點。

在第四象限Q4中，點P6、P7與P8配置在點9的矩形內。在點P6、P7與P8中，點P8具有與點P9相距最短的曼哈頓距離。因此，參考第6圖與第7圖，用曼哈頓路由252以曼哈頓路由的方式安排點P8至點P9的路徑。

此外，在第6圖的第四象限Q4中，點P7配置在點P8的矩形內。因此，參考第6圖與第7圖，用曼哈頓路由254以曼哈頓路由的方式安排點P7至點P8的路徑。因為安排點P8與P9至至少一個其他點的路徑，點P8與點P9至中心點的路由保證會經由點P7至中心點的路由。因此，點P8與P9不再視為需要至中心點的路由。

此外，因為點P7比點P8與P9具有至中心點C之較小的曼哈頓距離，點P7與P6仍然是在第四象限Q4內之最初端點。在點P6與P7的矩形內沒有其他點。因此，點P6與P7仍然是在第四象限Q4內之最初端點。

在對具有點P1、P2、P3、P4、P5、P6、P7、P8與P9中之至少一者的每個象限決定至少一個最初端點(第3圖之步驟218)之後，資料處理器206一起以曼哈頓路由的方式用最小化曼哈頓距離安排每個象限中之該至少一個最初端點的路徑。這樣在每個象限中之該至少一個最初端點的曼哈頓路由造成在每個象限中最接近中心點C之各自最終端點(第3圖之步驟220)。

第一象限與第三象限Q1與Q3之各者分別只具有一個點P1與P5作為最初端點。因此，點P1是第一象限Q1之第一最終端點EP1，而點P5是第三象限Q3之第三最終端點EP3。

在第二象限Q2中，在最初端點P2、P3與P4之間具有最小曼哈頓距離的曼哈頓路由是沿著點P2、P3與P4之矩形的部分而決定的。第一路由線段262將點P2以曼哈頓路由的方式安排路徑至第二最終端點EP2，而第二路由線段264將點P4以曼哈頓路由的方式安排路徑至第二最終端點EP2。

此外，第三路由線段266將點P3以曼哈頓路由的方式安排路徑至第一路由線段262。要注意的是，選擇第三路由線段266而非至第二路由線段264之第四路由路線288(顯示於第8圖之虛線)，因為第三路由線段266比第四路由線段268具有較短的長度。第二最終端點EP2比在第二象限Q2中的點P2、P3與P4更接近中心點C。

在第四象限Q4中，在最初端點P6與P7之間具有最小曼哈頓距離的曼哈頓路由是沿著點P6與P7之矩形的部分而決定的。第五路由線段272將點P6以曼哈頓路由的方式安排路徑至第四最終端點EP4，而第六路由線段274將點P7以曼哈頓路由的方式安排路徑至第四最終端點EP4。

在分別決定象限Q1、Q2、Q3與Q4中的各自最終端點EP1、EP2、EP3與EP4之後，資料處理器206以曼哈頓路由的方式用最小曼哈頓距離安排最終端點EP1、EP2、EP3與EP4至中心點的路徑(第3圖之步驟222)。例如，資料處理器206決定所有可能之最終端點EP1、EP2、EP3與EP4至中心點C的曼發頓路由。

此外，資料處理器206決定哪個曼哈頓路由導致最小化曼哈頓距離。在第8圖與第9圖的範例中，垂直路由線段282(顯示於第3圖之粗線)繪在沿著最終端點EP1與EP3之Y成分之間的Y軸242。

另外，第一水平路由線段284從第二最終端點EP2繪至垂直路由線段282。相似地，第二水平路由線段286從第一最終端點EP1繪至垂直路由線段282。同樣地，第三水平路由線段288從第三最終端點EP3繪至垂直路由線段282。最終，第四水平路由線段290從第四最終端點EP4繪至垂直路由線段282。

在此方式下，將點P1、P2、P3、P4、P5、P6、P7、P8與P9的每個點以曼哈頓路由的方式用最小曼哈頓距離安排路徑至中心點C。對積體電路佈線的應用，第9圖中每個路由線段代表佈線線段。這樣最小化路由是有利於減少積體電路230的區域、複雜度與信號延遲。在本發明的一個實施例中，為了較快的處理時間，資料處理器206對於每個具有點P1、P2、P3、P4、P5、P6、P7、P8與P9中之至少一者的象限Q1、Q2、Q3與Q4平行進行第3圖之步驟218與220。

上述內容僅是藉由範例方式說明但不是用來限制本發明。例如，已敘述與說明本發明用於積體電路230之佈線。然而，本發明也可使用在任何其他希望以最小化距離安排諸點至中心點的路徑之應用。另外，任何在本文中說明或描述之點的數量及位置僅是藉由範例方式說明，而本發明可使用於任何數量及位置的點。此外，本發明可使用於使在應用中視為關鍵之點之次集合的路由距離最小化。

本發明僅限制於下列之申請專利範圍與其等效者所定義者。

102．．．積體電路

104、106、108．．．線段

110．．．點

202．．．電腦系統

204．．．記憶體裝置

206．．．資料處理器

212、214、216、218、220、222．．．步驟

230．．．積體電路

232．．．垂直線、垂直格線

234．．．平行線、水平格線

242．．．Y軸

244．．．X軸

252、254．．．曼哈頓路由

262、264、266、268、272、274、282、284、286、288、290．．．路由線段

C．．．中心點

EP1、EP2、EP3、EP4．．．最終端點

P1、P2、P3、P4、P5、P6、P7、P8、P9．．．點

Q1、Q2、Q3、Q4．．．象限

第1A圖與第1B圖係根據習知技術，說明用於以相等化的延遲耦合共同信號至複數個點的幾何比對演算法；第2圖係根據本發明之實施例，顯示包含資料處理器的電腦系統，該資料處理器進行用於以最小化距離安排複數個點至中心點的路徑的步驟；第3圖係根據本發明之實施例，顯示藉由第2圖之資料處理器進行的步驟之流程圖；以及第4、5、6、7、8與9圖係根據本發明之實施例，說明在第3圖之流程圖之諸步驟期間，複數個點彼此間與最終至中心點的增加路由。

在本文中參考的圖式是為了說明清楚而繪製，而非必要地按比例繪製。在第1、2、3、4、5、6、7、8與9圖中具有相同元件符號的元件是指具有相似結構與功能的元件。

230．．．積體電路

242．．．Y軸

244．．．X軸

252、254．．．曼哈頓路由

262、264、266、272、274、282、284、286、288、290．．．路由線段

C．．．中心點

EP1、EP2、EP3、EP4．．．最終端點

P1、P2、P3、P4、P5、P6、P7、P8、P9．．．點

Q1、Q2、Q3、Q4．．．象限

Claims (14)

1. 一種用於積體電路佈局以安排複數個點至中心點的路徑之方法，該方法包括：A.將該等點分組為配置在複數個象限的每個象限內之各自集合，其中該中心點為該積體電路之信號來源的給定位置，且其中該等點為該積體電路從該中心點接收該信號的給定節點，且其中該等象限由該積體電路之給定佈局格線及該中心點所定義；B.由各該等點及各該等點之各象限邊界定義各自之矩形；C.當第一點位於第二點之該各自矩形內時，以曼哈頓路由的方式佈線該第一點至該第二點的路徑，對各該等點於各象限中定義包含至少一個最初端點之各自集合；以及D.以曼哈頓路由的方式於各象限內佈線該各自之至少一個最初端點至該中心點的路徑，使得該等點與該中心點間之總曼哈頓佈線最小化，其中來自該中心點之信號係經由該總曼哈頓佈線施加至該等點。
2. 如申請專利範圍第1項之方法，其中步驟D包括：以曼哈頓路由的方式於各象限內佈線該各自之至少一個最初端點的路徑，以在各象限中形成各自之最終端點；以及以曼哈頓路由的方式佈線各自之最終端點至該中心點的路徑。
3. 如申請專利範圍第1項之方法，其中對於每個象限平行進行步驟B、C與D。
4. 如申請專利範圍第1項之方法，其中該等象限包括四個象限。
5. 如申請專利範圍第1項之方法，其中該給定佈局格線由該積體電路之佈局格線限制所定義。
6. 一種電腦系統，包括：處理器；以及記憶體裝置，具有儲存於其上的指令序列，其中由該處理器執行該等指令序列導致該處理器藉由進行下列步驟而安排用於積體電路之複數個點至中心點的路徑，該等下列步驟包括：A.將該等點分組為配置在複數個象限的每個象限內之各自集合，其中該中心點為該積體電路之信號來源的給定位置，且其中該等點為該積體電路從該中心點接收該信號的給定節點，且其中該等象限由該積體電路之給定佈局格線及該中心點所定義；B.由各該等點及各該等點之各象限邊界定義各自之矩形；C.當第一點位於第二點之該各自矩形內時，以曼哈頓路由的方式佈線該第一點至該第二點的路徑，對各該等點於各象限中定義包含至少一個最初端點之各自集合；以及D.以曼哈頓路由的方式於各象限內佈線該各自之 至少一個最初端點至該中心點的路徑，使得該等點與該中心點間之總曼哈頓佈線最小化，其中來自該中心點之信號係經由該總曼哈頓佈線施加至該等點。
7. 如申請專利範圍第6項之電腦系統，其中該處理器於步驟D進一步進行下列步驟：以曼哈頓路由的方式於各象限內佈線該各自之至少一個最初端點的路徑，以在各象限中形成各自之最終端點；以及以曼哈頓路由的方式佈線各自之最終端點至該中心點的路徑。
8. 如申請專利範圍第6項之電腦系統，其中該處理器對於每個象限平行進行步驟B、C與D。
9. 如申請專利範圍第6項之電腦系統，其中該等象限包括四個象限。
10. 如申請專利範圍第6項之電腦系統，其中該給定佈局格線由該積體電路之佈局格線限制所定義。
11. 一種積體電路，包括：複數個點，其中每個點是積體電路之節點；中心點，於該積體電路之信號來源的給定位置；複數個象限，其中將該等點分組為配置於每個象限內之各自集合，其中該等點為該積體電路從該中心點接收該信號的給定節點，且其中該等象限由該積體電路之給定佈局格線及該中心點所定義；當第一點位於第二點及該第二點之象限邊界所定 義之矩形內時，以曼哈頓佈線的方式在任何第一點及任何第二點之間佈線，以於各象限中定義包含至少一個最初端點之各自集合；以及以曼哈頓佈線的方式在該各自之最初端點至該中心點之間佈線，使得該等點與該中心點間之總曼哈頓佈線最小化，其中來自該中心點之信號係經由該總曼哈頓佈線施加至該等點。
12. 如申請專利範圍第11項之積體電路，其中該曼哈頓佈線包括：以曼哈頓佈線的方式於各象限內佈線該各自之至少一個最初端點的路徑，以在各象限中形成各自之最終端點；以及以曼哈頓佈線的方式佈線各自之最終端點至該中心點的路徑。
13. 如申請專利範圍第11項之積體電路，其中該等象限包括四個象限。
14. 如申請專利範圍第11項之積體電路，其中該給定佈局格線由該積體電路之佈局格線限制所定義。