TWI395035B - 畫素陣列 - Google Patents

Description

畫素陣列

本發明是有關於一種畫素陣列，且特別是有關於一種資料驅動晶片減半(Half Source Driver,HSD)架構的畫素陣列。

一般而言，平面顯示器中主要是由一顯示面板以及多個驅動晶片(Driver IC)所構成，其中顯示面板具有畫素陣列，而畫素陣列的畫素是藉由對應之掃描線以及對應之資料線所驅動。為了使得平面顯示器更為普及，業者皆如火如荼地進行降低成本作業，近年來一種資料驅動晶片減半(Half Source Driver,HSD)的架構設計被提出，其主要是利用畫素陣列上的佈局來降低資料驅動晶片的使用量。詳細來說，HSD架構的畫素陣列中，兩相鄰的子畫素(sub-pixel)是共用同一條資料線，因而得以使資料線的總數目減半，但掃描線的總數目則增加一倍。由於HSD架構可以使得資料線的總數目減半，因此所需之源極驅動器(source drivers)的數量亦減半，但所需之閘極驅動器(gate drivers)的數量則增加一倍。由於閘極驅動器的造價低於源極驅動器的造價，因此整體而言，平面顯示器之製造成本仍可有效地被降低。在HSD的設計中，由於掃描線的總數目會增加一倍，因此，每個畫素的充電時間減半，致使資料寫入的時間不足，進而導致平面顯示器的顯示品質下降。為了改善前述之問題，對掃描線進行預充(pre-charge)是目前習知技術常會採用的作法，然而，此作法仍然面臨了諸多問題，茲詳述如下。

圖1A為習知之畫素陣列的示意圖，而圖1B為用以驅動圖1A中之畫素陣列的訊號時序圖。請先參考圖1A，習知的畫素陣列100包括多個畫素列100a、100b以及多條資料線110。每一畫素列100a(或畫素列100b)包括一第一掃描線120a、一第二掃描線120b、多個第一子畫素130a以及多個第二子畫素130b。其中，資料線110與第一掃描線120a以及第二掃描線120b交錯，與同一條資料線110電性連接的部分第一子畫素130a位於資料線110的右側，而與同一條資料線110電性連接的部分第二子畫素130b位於資料線110的左側。此外，第一子畫素130a與第二子畫素130b交替排列於第一掃描線120a與第二掃描線120b之間，且第一子畫素130a與第一掃描線120a電性連接，而第二子畫素130b與第二掃描線120b電性連接。

如圖1B所示，G1為輸入至畫素列100a之第一掃描線120a的掃描訊號，G2為輸入至畫素列100a之第二掃描線120b的掃描訊號，G3為輸入至畫素列100b之第一掃描線120a的掃描訊號，而D為輸入至資料線110的資料訊號，P1為輸入至子畫素130a的影像訊號，P2為輸入至子畫素130b的影像訊號。當對畫素陣列100之第一掃描線120a以及第二掃描線120b採用預充(pre-charge)的驅動方式時，第一子畫素130a的電壓會受到第一掃描線120a以及第二掃描線120b在關閉時所導致的饋通電壓(feed through voltage)效應的影響，而產生一(2×ΔH)的壓降，請參考圖1B中的影像訊號P1。第二子畫素130b的電壓卻只會受到第二掃描線120b在關閉時所導致之饋通電壓效應的影響，而產生一ΔH的壓降，請參考圖1B中的影像訊號P2。其中，(2×ΔH)的壓降明顯不等於ΔH的壓降。如此一來，第一子畫素130a與第二子畫素130b在顯示時則會出現亮暗線交替的顯示缺陷，進而影響平面顯示器的顯示品質。

本發明提供一種畫素陣列，以大幅改善顯示畫面中亮暗線的顯示缺陷。

本發明提出一種畫素陣列，其包括多個畫素列與多條資料線。每一畫素列包括一第一掃描線、一第二掃描線、多個第一子畫素以及多個第二子畫素。第一子畫素與第二子畫素交替排列於第一掃描線與第二掃描線之間。第一子畫素與第一掃描線電性連接，而第二子畫素與第二掃描線電性連接。資料線與第一掃描線以及第二掃描線交錯，其中與同一條資料線電性連接的部分第一子畫素以及部分第二子畫素分別位於該條資料線的兩對側。在第n畫素列中，每一第一子畫素與第一掃描線的耦合電容為C1。每一第一子畫素與第二掃描線的耦合電容為C2。每一第二子畫素與第二掃描線的耦合電容為C2’。每一第二子畫素與第(n+1)畫素列中之第一掃描線的耦合電容為C1’，且(C1+C2)實質上等於(C1’+C2’)。

在本發明之一實施例中，上述之畫素列中的第一掃描線以及第二掃描線係交替地排列。

在本發明之一實施例中，上述之每一第一子畫素包括一第一主動元件以及一與第一主動元件電性連接之第一畫素電極。每一第二子畫素包括一第二主動元件以及一與第二主動元件電性連接之第二畫素電極。

在本發明之一實施例中，上述在第n畫素列中，耦合電容C1係由每一第一畫素電極與第一掃描線所形成。耦合電容C2係由每一第一畫素電極與第二掃描線所形成。耦合電容C2’係由每一第二畫素電極與第二掃描線所形成。耦合電容C1’係由每一第二畫素電極與第(n+1)畫素列中之第一掃描線所形成。

在本發明之一實施例中，上述在第n畫素列中，每一第一畫素電極與第一掃描線的耦合面積為A1。每一第一畫素電極與第二掃描線的耦合面積為A2。每一第二畫素電極與第二掃描線的耦合面積為A2’。每一第二畫素電極與第(n+1)畫素列中之第一掃描線的耦合面積為A1’，且(A1+A2)實質上等於(A1’+A2’)。

在本發明之一實施例中，上述在第n畫素列中，其中A1’為0，而(A1+A2)實質上等於A2’。

在本發明之一實施例中，上述之每一第一子畫素包括一第一主動元件、一與第一主動元件電性連接之第一畫素電極以及一與第一畫素電極電性連接之第一耦合電極。每一第二子畫素包括一第二主動元件、一與第二主動元件電性連接之第二畫素電極以及一與第二畫素電極電性連接之第二耦合電極。

在本發明之一實施例中，上述在第n畫素列中，耦合電容C1係由每一第一耦合電極與第一掃描線所形成。耦合電容C2係由每一第一畫素電極與第二掃描線所形成。耦合電容C2’係由每一第二耦合電極與第二掃描線所形成。耦合電容C1’係由每一第二耦合電極與第(n+1)畫素列中之第一掃描線所形成。

在本發明之一實施例中，上述在第n畫素列中，每一第一耦合電極與第一掃描線的耦合面積為A1。每一第一畫素電極與第二掃描線的耦合面積為A2。每一第二耦合電極與第二掃描線的耦合面積為A2’。每一第二耦合電極與第(n+1)畫素列中之第一掃描線的耦合面積為A1’，且(A1+A2)實質上等於(A1’+A2’)。

在本發明之一實施例中，上述在第n畫素列中，耦合電容C1係由每一第一耦合電極與第一掃描線所形成。耦合電容C2係由每一第一耦合電極與第二掃描線所形成。耦合電容C2’係由每一第二耦合電極與第二掃描線所形成。耦合電容為C1’係由每一第二耦合電極與第(n+1)畫素列中之第一掃描線所形成。

在本發明之一實施例中，上述之第一耦合電極延伸於第一畫素電極的下方。

在本發明之一實施例中，上述與同一條資料線電性連接的第一子畫素在行方向上彼此對齊，而與同一條資料線電性連接的第二子畫素在行方向上彼此對齊。

在本發明之一實施例中，上述之畫素陣列更包括多條共通線。每一共通線分別配置於每一畫素列中的第一掃描線以及第二掃描線之間。

本發明還提出一種畫素陣列，其包括多個畫素列以及多個資料線。每一畫素列包括一第一掃描線、一第二掃描線、多個第一子畫素以及多個第二子畫素。第一子畫素與第二子畫素交替排列於第一掃描線與第二掃描線之間。第一子畫素與第一掃描線電性連接，而第二子畫素與第二掃描線電性連接。資料線與第一掃描線以及第二掃描線交錯，其中與同一條資料線電性連接的部分第一子畫素以部分第二子畫素分別位於條資料線的兩對側。在第n畫素列中，每一第一子畫素與第一掃描線以及第二掃描線重疊(overlapped)，每一第二子畫素與第二掃描線重疊。

在本發明之一實施例中，上述第n畫素列中之每一第二子畫素更與第(n+1)畫素列中之第一掃描線重疊。

基於上述，本發明之畫素陣列的設計在於使第n畫素列中，第一子畫素與第一掃描線以及第二掃描線的耦合電容實質上等於第二子畫素與第二掃描線以及第(n+1)畫素列中之第一掃描線的耦合電容。如此，當對掃描線採用預充的驅動方式時，第一子畫素的電壓與第二子畫素的電壓在受到之饋通電壓效應的影響下所產生的壓降實質上是相同的，因此可有效改善習知之亮暗線的顯示缺陷。因此，當本發明之畫素陣列應用於顯示器時，有助於提高顯示器的顯示品質。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2A為本發明之第一實施例之一種畫素陣列的示意圖。請先參考圖2A，畫素陣列200a包括多個畫素列300a、300b與多條資料線400。詳細來說，畫素列300a(或畫素列300b)包括一第一掃描線310、一第二掃描線320、多個第一子畫素330a以及多個第二子畫素340a。其中，畫素列330a中的第一掃描線310以及第二掃描線320與畫素列330b中的第一掃描線310以及第二掃描線320呈現交替地排列。第一子畫素330a與第二子畫素340a交替排列於第一掃描線310與第二掃描線320之間，其中第一子畫素330a與第一掃描線310電性連接，而第二子畫素340a與第二掃描線320電性連接。

資料線400與第一掃描線310以及第二掃描線320交錯，其中與同一條資料線400電性連接的部分第一子畫素330a以及部分第二子畫素340a分別位於該條資料線400的兩對側。特別是，與資料線400電性連接的第一子畫素330a在行方向上彼此對齊，而與此條資料線400電性連接的第二子畫素340a在行方向上彼此對齊。從圖2A可知，與同一條資料線400電性連接的部分第一子畫素330a位於資料線400的右側，而與同一條資料線400電性連接的部分第二子畫素340a則位於資料線400的左側。此外，本實施例之畫素陣列200a更包括多條共通線500，其中共通線500分別配置於畫素列300a(或畫素列300b)中的第一掃描線310以及第二掃描線320之間，舉例而言，多條共通線500大體與第一掃描線310或第二掃描線320平行。

如圖2A所示，在第n畫素列中，每一第一子畫素330a與第一掃描線310以及第二掃描線320重疊，而每一第二子畫素340a與第二掃描線320以及第(n+1)畫素列中之第一掃描線310重疊。詳細來說，在第n畫素列中，每一第一子畫素330a與第一掃描線310的耦合電容為C1，每一第一子畫素330a與第二掃描線320的耦合電容為C2，每一第二子畫素340a與第二掃描線320的耦合電容為C2’，而每一第二子畫素340a與第(n+1)畫素列中之第一掃描線310的耦合電容為C1’，較佳地，則(C1+C2)實質上等於(C1’+C2’)。

具體來說，第一子畫素330a包括一第一主動元件332以及一與第一主動元件332電性連接之第一畫素電極334a。第二子畫素340a包括一第二主動元件342以及一與第二主動元件342電性連接之第二畫素電極344a。在第n畫素列中，例如是畫素列300a中，第一畫素電極334a與第一掃描線310的耦合面積為A1，第一畫素電極334a與第二掃描線320的耦合面積為A2，第二畫素電極344a與第二掃描線320的耦合面積為A2’，而第二畫素電極344a與畫素列300b中之第一掃描線310的耦合面積為A1’。當第一畫素電極334a與第一掃描線310之間的介電層厚度(未繪示)、第一畫素電極334a與第二掃描線320之間的介電層厚度(未繪示)、第二畫素電極344a與第二掃描線320之間的介電層厚度(未繪示)以及第二畫素電極344a與畫素列300b中之第一掃描線310之間的介電層厚度(未繪示)維持一定值時，較佳地，則(A1+A2)實質上等於(A1’+A2’)。

另一方面，在畫素列300a中，耦合電容C1是由第一畫素電極334a與第一掃描線310所形成。耦合電容C2是由第一畫素電極334a與第二掃描線320所形成。耦合電容C2’是由第二畫素電極344a與第二掃描線320所形成。耦合電容C1’是由第二畫素電極320與畫素列300b中之第一掃描線310所形成。由於(C1+C2)實質上等於(C1’+C2’)，意即第一子畫素330a與第二子畫素340a閘極-汲極寄生電容實質上相同，因此有助於改善習知顯示畫面中所產生之亮暗線的顯示缺陷，使應用畫素陣列200a之平面顯示器具有較佳的顯示品質。

更進一步而言，圖2B為用以驅動圖2A之畫素陣列的訊號時序圖，請同時參考圖2A與圖2B。在本實施例中，G1’為輸入至畫素列300a中之第一掃描線310的掃描訊號，G2’為輸入至畫素列300a中之第二掃描線320的掃描訊號，G3’為輸入至畫素列300b中之第一掃描線310的掃描訊號，D’為輸入至資料線400的資料訊號，P1’為輸入至畫素列300a中之第一子畫素330a的影像訊號，而P2’為輸入至畫素列300a中之第二子畫素340a的影像訊號。當對畫素陣列200a之第一掃描線310與第二掃描線320採用預充(pre-charge)的驅動方式時，請參考圖2B中的影像訊號P1’與影像訊號P2’，第一子畫素330a的電壓會受到畫素列300a中之第一掃描線310以及第二掃描線320在關閉時所導致的饋通電壓(feed through voltage)效應的影響，而產生一(2×ΔH)的壓降。第二子畫素340a的電壓會受到畫素列300a中之第二掃描線320以及畫素列300b中之第一掃描線310在關閉時所導致的饋通電壓效應的影響，而產生一(2×ΔH)的壓降，其中第一子畫素330a與第二子畫素340a所受到的壓降實質上相同。也就是說，第一子畫素330a的電壓與第二子畫素340a的電壓皆受到等量值之饋通電壓效應的影響，因而於同一共用電壓下，第一子畫素330a與第二子畫素340a具有相同的偏壓。如此一來，第一子畫素330a與第二子畫素340a於畫面顯示時便不會呈現亮暗線的顯示缺陷。換言之，本實施例之畫素陣列200a的設計，可以有效改善習知之亮暗線的顯示缺陷。因此，當本實施例之畫素陣列200a應用於顯示器(未繪示)時，有助於提高顯示器的顯示品質。

以下將以多個不同實施例來說明畫素陣列200b～200d之設計。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。

圖3A為本發明之第二實施例之一種畫素陣列的示意圖，圖3B為用以驅動圖3A中之畫素陣列的訊號時序圖。請先同時參考圖2A與圖3A，本實施例之畫素陣列200b與圖2A之畫素陣列200a相似，故部分沿用圖2A與圖2B的標號，惟二者主要差異之處在於：在第n畫素列中，第二子畫素340b與第(n+1)畫素列中之第一掃描線310並未重疊，意即A1’為0，因此(A1+A2)實質上等於A2’。

如圖3A與圖3B所示，在本實施例中，G1’為輸入至畫素列300a中之第一掃描線310的掃描訊號，G2’為輸入至畫素列300a中之第二掃描線320的掃描訊號，G3’為輸入至畫素列300b中之第一掃描線310的掃描訊號，D’為輸入至資料線400的資料訊號，P1”為輸入至畫素列300a中之第一子畫素330b的影像訊號，而P2”輸入至為畫素列300a中之第二子畫素340b的影像訊號。當對畫素陣列200b之第一掃描線310與第二掃描線320採用預充的驅動方式時，請參考圖3B中的影像訊號P1”與影像訊號P2”，第一子畫素330b的電壓會受到畫素列300a中之第一掃描線310以及第二掃描線320在關閉時所導致的饋通電壓效應的影響，而產生一(2×ΔH)的壓降。第二子畫素340b的電壓會受到畫素列300a中之第二掃描線320在關閉時所導致的饋通電壓效應的影響，而產生一ΔH’的壓降，其中(2×ΔH)的壓降實質上明顯等於ΔH’的壓降。也就是說，第一子畫素330b的電壓與第二子畫素340b電壓雖受到不同饋通電壓效應的影響，但實質上所產生之壓降是相等的，因而於同一共用電壓下，第一子畫素330b與第二子畫素340b仍具有相同的偏壓。如此一來，第一子畫素330b與第二子畫素340b於顯示時便不會呈現亮暗線的顯示缺陷。換言之，本實施例之畫素陣列200b的設計，亦可以有效改善習知之亮暗線的顯示缺陷，且應用於顯示器(未繪示)時，有助於提高顯示器的顯示品質。

圖4為本發明之第三實施例之一種畫素陣列的示意圖。請先同時參考圖2A與圖4，本實施例之畫素陣列200c與圖2A之畫素陣列200a相似，故部分沿用圖2A的標號，兩者的差異在於：第一子畫素330c更包括一第一耦合電極336c，而第二子畫素340c更包括一第二耦合電極346c。詳細而言，在本實施例之畫素陣列200c中，第一子畫素330c包括第一主動元件332、與第一主動元件332電性連接之第一畫素電極334c以及與第一畫素電極334c電性連接之第一耦合電極336c。第二子畫素340c包括第二主動元件342、與第二主動元件342電性連接之第二畫素電極344c以及與第二畫素電極344c電性連接之第二耦合電極346c。

如圖4所示，在畫素列300a中，耦合電容C1是由第一耦合電極336c與第一掃描線310所形成，耦合電容C2是由第一畫素電極334c與第二掃描線320所形成，耦合電容C2’是由第二耦合電極346c與第二掃描線320所形成，而耦合電容C1’是由第二耦合電極346c與畫素列300b中之第一掃描線310所形成，較佳地，則(C1+C2)實質上等於(C1’+C2’)。由於(C1+C2)實質上等於(C1’+C2’)，意即第一子畫素330c與第二子畫素340c的閘極-汲極寄生電容相同，因此可有助於改善習知之亮暗線的顯示缺陷，使畫素陣列200c在顯示過程中具有較佳的顯示品質。

另一方面，在畫素列300a中，第一耦合電極336c與第一掃描線310的耦合面積為A1，第一畫素電極334c與第二掃描線320的耦合面積為A2，第二耦合電極346c與第二掃描線320的耦合面積為A2’，而第二耦合電極346c與畫素列300b中之第一掃描線310的耦合面積為A1’。當第一耦合電極336c與第一掃描線310之間的介電層厚度(未繪示)、第一畫素電極334c與第二掃描線320之間的介電層厚度(未繪示)、第二耦合電極346c與第二掃描線320之間的介電層厚度(未繪示)以及第二耦合電極346c與畫素列300b中之第一掃描線310之間的介電層厚度(未繪示)維持一定值時，較佳地，則(A1+A2)實質上等於(A1’+A2’)。

在本實施例中，第一耦合電極336c與第一畫素電極334c可以由不同膜層形成，第一耦合電極336c舉例可以與第一主動元件332之汲極以相同的膜層形成，但由於第一耦合電極336c與第一畫素電極334c電性連接，意即第一耦合電極336c與第一畫素電極334c等電位，因此可將第一耦合電極336c視為第一畫素電極334c的一部份。同理，雖然第二耦合電極346c與第二畫素電極344c可以由不同膜層形成，第二耦合電極346c舉例可以與第二主動元件342之汲極以相同的膜層形成，但由於第二耦合電極346c與第二畫素電極344c電性連接，意即第二耦合電極346c與第二畫素電極344c等電位，因此可將第二耦合電極346c視為第二畫素電極344c的一部份。故，當對畫素陣列200c之第一掃描線310與第二掃描線320採用預充的驅動方式時，第一子畫素330c的電壓會受到畫素列300a中之第一掃描線310以及第二掃描線320在關閉時所導致的饋通電壓效應的影響，而第二子畫素340c的電壓會受到畫素列300a中之第二掃描線320以及畫素列300b中之第一掃描線310在關閉時所導致的饋通電壓效應的影響。其中，第一子畫素330c的電壓與第二子畫素340c的電壓皆所受到等量值之饋通電壓效應的影響，因而於同一共用電壓下，第一子畫素330c與第二子畫素340c具有相同的偏壓，可以有效改善習知之亮暗線的顯示缺陷。

圖5為本發明之第四實施一種畫素陣列的示意圖。請先同時參考圖4與圖5，本實施例之畫素陣列200d與圖4之畫素陣列200c相似，故部分沿用圖4的標號，兩者的差異在於：耦合電容C2是由第一耦合電極336d與畫素列300a之第二掃描線320所形成，且第一耦合電極336d延伸於第一畫素電極334d的下方，第一耦合電極336d舉例可以與第一主動元件332之汲極以相同的膜層形成。詳細來說，在畫素列300a中，第一耦合電極336d與第一掃描線310的耦合面積為A1，第一耦合電極336d與第二掃描線320的耦合面積為A2，第二耦合電極346d與第二掃描線320的耦合面積為A2’，而第二耦合電極346d與畫素列300b中之第一掃描線310的耦合面積為A1’，較佳地，則(A1+A2)實質上等於(A1’+A2’)。也就是說，第一耦合電極336d與第一掃描線310以及第二掃描線320的耦合面積實質上等於第二耦合電極346d與第二掃描線320以及下一列畫素列中的第一掃描線310的耦合面積。

當然，上述所述之多種畫素陣列200a～200d僅是作為舉例說明之用，本領域的技術人員可參考上述實施例的說明，依據實際需求選用前述構件而自行變化，以達到所需的技術效果。譬如若上述介電層厚度不均一時，本領域的技術人員可依據本發明的精神適當的調整各個元件的相對位置或面積大小等等。只要是在第n畫素列中，第一子畫素與第一掃描線以及第二掃描線的耦合電容實質上等於第二子畫素與第二掃描線以及第(n+1)畫素列中之第一掃描線的耦合電容，皆屬於本發明可採用的技術方案，不脫離本發明所欲保護的範圍。

綜上所述，本發明之畫素陣列的設計在於當對掃描線採用預充的驅動方式時，第一子畫素的電壓與第二子畫素的電壓在受到之饋通電壓效應的影響下所產生的偏壓是相同，因而在同一共用電壓下，第一子畫素與第二子畫素的偏壓相同。如此一來，可以有效改善習知之亮暗線的顯示缺陷。因此，當本發明之畫素陣列應用於顯示器時，有助於提高顯示器的顯示品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．畫素陣列

100a、100b．．．畫素列

110．．．資料線

120a、120b．．．掃描線

130a、130b．．．子畫素

200a～200d．．．畫素陣列

300a、300b．．．第一畫素列

310．．．第一掃描線

320．．．第二掃描線

330a～300d．．．第一子畫素

332．．．第一主動元件

334a～334d．．．第一畫素電極

336c、336d．．．第一耦合電極

340a～340d．．．第二子畫素

342．．．第二主動元件

344a～344d．．．第二畫素電極

346c、346d．．．第二耦合電極

400．．．資料線

500．．．共通線

C1、C1’、C2、C2’．．．耦合電容

A1、A1’、A2、A2’．．．耦合面積

G1、G1’、G2、G2’、G3、G3’．．．掃描訊號

D、D’．．．資料訊號

P1、P1’、P1”、P2、P2’、P2”．．．影像訊號

圖1A為習知之畫素陣列的示意圖。

圖1B為用以驅動圖1A中之畫素陣列的訊號時序圖。

圖2A為本發明之第一實施例之一種畫素陣列的示意圖。

圖2B為用以驅動圖2A中之畫素陣列的訊號時序圖。

圖3A為本發明之第二實施例之一種畫素陣列的示意圖。

圖3B為用以驅動圖3A中之畫素陣列的訊號時序圖。

圖4為本發明之第三實施例之一種畫素陣列的示意圖。

圖5為本發明之第四實施例之一種畫素陣列的示意圖。

200a．．．畫素陣列

300a、300b．．．畫素列

310．．．第一掃描線

320．．．第二掃描線

330a．．．第一子畫素

332．．．第一主動元件

334a．．．第一畫素電極

340a．．．第二子畫素

342．．．第二主動元件

344a．．．第二畫素電極

400．．．資料線

500．．．共通線

C1、C1’、C2、C2’．．．耦合電容

A1、A1’、A2、A2’．．．耦合面積

Claims (14)

1. 一種畫素陣列，包括：多個畫素列，各該畫素列包括：一第一掃描線；一第二掃描線，其中該些畫素列中的該些第一掃描線以及該些第二掃描線係交替地排列；多個第一子畫素；以及多個第二子畫素，該些第一子畫素與該些第二子畫素交替排列於該第一掃描線與該第二掃描線之間，該些第一子畫素與該第一掃描線電性連接，而該些第二子畫素與該第二掃描線電性連接；以及多條資料線，與該些第一掃描線以及該些第二掃描線交錯，其中與同一條資料線電性連接的部分該些第一子畫素以及部分該些第二子畫素分別位於該條資料線的兩對側；其中在第n畫素列中，各該第一子畫素與該第一掃描線的耦合電容為C1，各該第一子畫素與該第二掃描線的耦合電容為C2，各該第二子畫素與該第二掃描線的耦合電容為C2’，各該第二子畫素與第(n+1)畫素列中之該第一掃描線的耦合電容為C1’，且(C1+C2)實質上等於(C1’+C2’)。
2. 如申請專利範圍第1項所述之畫素陣列，其中各該第一子畫素包括一第一主動元件以及一與該第一主動元件電性連接之第一畫素電極，而各該第二子畫素包括一第二主動元件以及一與該第二主動元件電性連接之第二畫素電極。
3. 如申請專利範圍第2項所述之畫素陣列，在該第n畫素列中，該耦合電容C1係由各該第一畫素電極與該第一掃描線所形成，該耦合電容C2係由各該第一畫素電極與該第二掃描線所形成，該耦合電容C2’係由各該第二畫素電極與該第二掃描線所形成，該耦合電容C1’係由各該第二畫素電極與該第(n+1)畫素列中之該第一掃描線所形成。
4. 如申請專利範圍第2項所述之畫素陣列，在該第n畫素列中，各該第一畫素電極與該第一掃描線的耦合面積為A1，各該第一畫素電極與該第二掃描線的耦合面積為A2，各該第二畫素電極與該第二掃描線的耦合面積為A2’，各該第二畫素電極與該第(n+1)畫素列中之該第一掃描線的耦合面積為A1’，且(A1+A2)實質上等於(A1’+A2’)。
5. 如申請專利範圍第4項所述之畫素陣列，在該第n畫素列中，其中A1’為0，而(A1+A2)實質上等於A2’。
6. 如申請專利範圍第1項所述之畫素陣列，其中各該第一子畫素包括一第一主動元件、一與該第一主動元件電性連接之第一畫素電極以及一與該第一畫素電極電性連接之第一耦合電極，而各該第二子畫素包括一第二主動元件、一與該第二主動元件電性連接之第二畫素電極以及一與該第二畫素電極電性連接之第二耦合電極。
7. 如申請專利範圍第6項所述之畫素陣列，在該第n畫素列中，該耦合電容C1係由各該第一耦合電極與該第一掃描線所形成，該耦合電容C2係由各該第一畫素電極與該第二掃描線所形成，該耦合電容C2’係由各該第二耦 合電極與該第二掃描線所形成，該耦合電容C1’係由各該第二耦合電極與第(n+1)畫素列中之該第一掃描線所形成。
8. 如申請專利範圍第6項所述之畫素陣列，在該第n畫素列中，各該第一耦合電極與該第一掃描線的耦合面積為A1，各該第一畫素電極與該第二掃描線的耦合面積為A2，各該第二耦合電極與該第二掃描線的耦合面積為A2’，各該第二耦合電極與該第(n+1)畫素列中之該第一掃描線的耦合面積為A1’，且(A1+A2)實質上等於(A1’+A2’)。
9. 如申請專利範圍第6項所述之畫素陣列，在該第n畫素列中，該耦合電容C1係由各該第一耦合電極與該第一掃描線所形成，該耦合電容C2係由各該第一耦合電極與該第二掃描線所形成，該耦合電容C2’係由各該第二耦合電極與該第二掃描線所形成，該耦合電容為C1’係由各該第二耦合電極與第(n+1)畫素列中之該第一掃描線所形成。
10. 如申請專利範圍第9項所述之畫素陣列，其中該第一耦合電極延伸於該第一畫素電極的下方。
11. 如申請專利範圍第1項所述之畫素陣列，其中該與同一條資料線電性連接的第一子畫素在行方向上彼此對齊，而與同一條資料線電性連接的第二子畫素在行方向上彼此對齊。
12. 如申請專利範圍第1項所述之畫素陣列，更包括多條共通線，各該共通線分別配置於各該畫素列中的該第一掃描線以及該第二掃描線之間。
13. 一種畫素陣列，包括： 多個畫素列，各該畫素列包括：一第一掃描線；一第二掃描線；多個第一子畫素；以及多個第二子畫素，該些第一子畫素與該些第二子畫素交替排列於該第一掃描線與該第二掃描線之間，該些第一子畫素與該第一掃描線電性連接，而該些第二子畫素與該第二掃描線電性連接；以及多條資料線，與該些第一掃描線以及該些第二掃描線交錯，其中與同一條資料線電性連接的部分該些第一子畫素以部分該些第二子畫素分別位於該條資料線的兩對側；其中在第n畫素列中，各該第一子畫素與該第一掃描線以及該第二掃描線重疊，各該第二子畫素與該第二掃描線重疊，且各該第二子畫素不重疊第n畫素列中之該第一掃描線。
14. 如申請專利範圍第13項所述之畫素陣列，其中該第n畫素列中之各該第二子畫素更與第(n+1)畫素列中之該第一掃描線重疊。