TWI389027B - 中央處理單元及微控制器 - Google Patents

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Koichi Kitagishi
Masami Fukushima
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Koichi Kitagishi
Masami Fukushima
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Description

中央處理單元及微控制器 發明領域
本發明大致上係有關於中央處理單元(CPU)及微控制器，及更明確言之，係有關於結合控制電路的中央處理單元，該控制電路讀取由指令所組成之程式資料，該等指令具有指令資訊部分及執行該指令資訊部分之相對應指令所需的互補資訊部分，及跑所讀取的程式資料；及係有關於結合此種中央處理單元的微控制器。
 發明背景
第4圖例示說明已知之先進微控制器(後文稱作為μCOM)。第4圖為常見8-位元微控制器的具體組態。如本圖所示，微控制器(μCOM) 1包含儲存程式資料的外部記憶體單元2，及中央處理單元3(後文稱作為CPU)，CPU讀取以預定順序組成程式資料的指令及執行該等指令。外部記憶體單元2及CPU 3係透過位址匯流排BA 、資料匯流排BD 、及控制信號線L1而彼此連結。
程式資料係由指令所組成。如第5圖所示，指令可包含只具有指令資訊部分之1-位元組指令、具有指令資訊部分及用於該指令資訊部分執行之運算元(亦即於本發明內文中之互補資訊部分)之2-位元組指令、及具有指令資訊部分及用於該指令資訊部分執行之兩個運算元之3-位元組指令。指令資訊部分及運算元各自係組配成一個8-位元資料。
如第4圖所示，外部記憶體單元2包含多個8-位元資料區，各區具有依序從0000H至FFFFH之一位址。一個指令資訊部分或一個運算元係儲存於一個資料區。
1-位元組指令乃執行時，諸如於CPU 3從A暫存器33a拷貝資料至B暫存器33b時，要求一次讀取操作(讀取該指令資訊部分)的指令。2-位元組指令乃執行時，諸如將運算元資料加至儲存於CPU 3的暫存器之資料時，要求兩回合讀取操作(讀取該指令資訊部分及一個運算元)的指令。3-位元組指令乃執行時，諸如從外部記憶體單元2中藉該運算元所標定的位址讀取資料時，要求三回合讀取操作(讀取該指令資訊部分、第一運算元及第二運算元)的指令。
CPU 3包含適用於指令分析及依據該指令分析進行算術處理之一控制電路31、IR暫存器32、暫存器組33、第一LATCHI暫存器34、第二LATCHI暫存器35、位址閂鎖36、及程式計數器(後文稱作為PC)暫存器37。此等元件係透過內部匯流排Bin而彼此連結。控制電路31控制整個CPU 3系統，分析指令資訊部分，及執行該等指令。IR暫存器32為其中儲存指令資訊部分的暫存器。
暫存器組33包含A暫存器33a、B暫存器33b、C暫存器33c、D暫存器33d、E暫存器33e、F暫存器33f、H暫存器33h、及L暫存器331。此等暫存器為用在藉控制電路31進行算術處理過程中暫時儲存資料的一般暫存器。
第一LATCHI暫存器34為用來儲存駐在於由該運算元指示之該位址的上八個位元之暫存器，及第二LATCHI暫存器35為用來儲存駐在於由該運算元指示之該位址的下八個位元之暫存器。位址閂鎖36為用來載明欲在該位址匯流排BA 上輸出的外部記憶體單元2之16-位元位址的暫存器。
PC暫存器37是個16-位元暫存器，其內容係輸出至位址閂鎖36，及透過位址匯流排BA 而輸出至外部記憶體單元2。每次CPU 3讀取指令資訊部分或運算元，儲存於PC暫存器37的位址即遞增。換言之，CPU 3係以每個位址基礎讀取指令資訊部分及運算元。因CPU 3復置時PC暫存器37係復置為零，故CPU 3將經常性地始於外部記憶體單元2的位址0000H開始讀取。
其次將參考第6至9圖敘述如第4圖所示CPU 3之操作，於該說明例中，3-位元組指令係儲存於外部記憶體單元2中位址0000H至位址0002H。
首先當啟動時CPU 3執行軟體啟動。於此軟體啟動處理程序中，CPU 3中的控制電路31將PC暫存器37復置至位址0000H。其次如第6圖所示，控制電路31將儲存在PC暫存器37的位址(位址0000H)輸出至位址閂鎖36。如此，位址0000H係透過位址匯流排BA 輸出至外部記憶體單元2。其次，控制電路31透過控制信號線L1輸出讀取信號。
當讀取信號係輸入外部記憶體單元2時，外部記憶體單元2透過資料匯流排BD 輸出資料，該資料係駐在已經透過位址匯流排BA 而輸入的位址0000H。因指令資訊部分係駐在位址0000H，故該指令資訊部分係透過資料匯流排BD 輸出至CPU 3。CPU 3中的控制電路31將此一指令資訊部分儲存在IR暫存器32，該指令資訊部分已經經由資料匯流排BD 而輸出。
隨後，如第7圖所示，控制電路31遞增PC暫存器37使得計數器獲得0001H。又，控制電路31解碼儲存在IR暫存器32的指令資訊部分，及解譯此一指令資訊部分乃從該外部記憶體單元2中由兩個運算元所載明的位址讀取資料且儲存該所讀取的資料於A暫存器33a的指令。
須注意存在有數百型或以上的指令，其中若干者係舉例說明。
其次，控制電路31將儲存在PC暫存器37的位址(位址0001H)輸出至位址閂鎖36。如此，位址0001H係透過位址匯流排BA 輸出至外部記憶體單元2。其後，控制電路31透過控制信號線L1輸出讀取信號。
當輸入讀取信號時，外部記憶體單元2透過資料匯流排BD 輸出儲存在位址0001H之透過位址匯流排BA 所輸入的資料。因運算元係儲存在位址0001H，故運算元將透過資料匯流排BD 而輸出至CPU 3。控制電路31將該下欄位儲存在第二LATCHI暫存器35內由透過資料匯流排BD 所輸出的該運算元所指示的位址。
接著，如第8圖所示，控制電路31將PC暫存器37遞增1使得計數器結果為0002H。其次，控制電路31將儲存在PC暫存器37的位址(位址0002H)輸出至位址閂鎖36。如此，位址0002H係透過位址匯流排BA 輸出至外部記憶體單元2。其後，控制電路31透過控制信號線L1輸出讀取信號。
當輸入讀取信號時，外部記憶體單元2透過資料匯流排BD 輸出儲存在位址0002H之透過位址匯流排BA 所輸入的資料。因運算元係儲存在位址0002H，故運算元將透過資料匯流排BD 而輸出至CPU 3。控制電路31將該上欄位儲存在第一LATCHI暫存器34內由透過資料匯流排BD 所輸出的該運算元所指示的位址。
隨後，控制電路31遞增PC暫存器37達1，故導致0003H，如第9圖所示。其次，控制電路31輸出儲存在第一及第二LATCHI暫存器34、35的位址給位址閂鎖36。如此，由兩個運算元載明的位址係透過位址匯流排BA 輸出至外部記憶體單元2。其次，控制電路31透過控制信號線L1輸出讀取信號。
當讀取信號被輸入時，外部記憶體單元2透過資料匯流排BD 而輸出駐在藉位址匯流排BA 所輸入位址的該資料。CPU 3中的控制電路31透過資料匯流排BD 儲存該輸出資料於A暫存器33a，如此完成一個指令操作。
其後，控制電路31輸出儲存在PC暫存器37的位址(位址0003H)給位址閂鎖36，及讀取IR暫存器32裡的下一個指令，解碼該指令，執行該指令，及重複此種操作。
因CPU 3無法直接讀取儲存在外部記憶體單元2的指令資訊部分及運算元，故CPU 3需要將原先儲存在外部記憶體單元2的指令資訊部分及運算元儲存至內部暫存器32、33a至331、34及35，從該處資料可由CPU 3直接讀取。
據此，微控制器1的CPU 3須針對1-位元組指令執行指令讀取操作一次，針對2-位元組指令執行兩次，及針對3-位元組指令執行三次，指令讀取操作包括透過位址匯流排BA 輸出位址，透過控制信號線L1輸出讀取信號，透過資料匯流排BD 暫時儲存指令資訊部分或運算元於暫存器32、33a至331、34及35供其讀取。如此表示指令的讀取耗費相當大量時間。
又，資料藉CPU 3之讀取及寫入外部記憶體單元2係如後文說明執行。更明確言之，有關從外部記憶體單元2讀取資料，如前文描述，在CPU 3已將欲讀取位址輸出至位址匯流排BA 後，CPU 3輸出該讀取信號。當該讀取信號被輸入時，外部記憶體單元2透過資料匯流排BD 將儲存在該位址的透過位址匯流排BA 所輸入之該資料輸出。同時，有關資料寫入外部記憶體單元2，CPU 3透過位址匯流排BA 輸出用於寫入的位址，及透過資料匯流排BD 輸出用於寫入的資料，及隨後輸出寫入信號。當該寫入信號輸入時，外部記憶體單元2將從該資料匯流排BD 所輸入的資料儲存在透過位址匯流排BA 所輸入之位址。
但因微控制器1使用單一資料匯流排BD 用在讀資料的輸出及寫資料的輸出二者，故寫操作及讀操作無法同時進行。又，因需要從CPU 3輸出讀信號及寫信號至外部記憶體單元2，故外部記憶體單元2必須讀取此等信號及然後執行讀及寫。如此，讀及寫耗用大量時間。
有鑑於前述問題，本發明之一目的係提供可達成較高處理速度的中央處理單元及微控制器。
作為前摘問題的解決辦法，請求專利主旨的一個構面係提出一種中央處理單元包含控制電路，該控制電路讀取及執行包含指令之程式資料，該指令包括指令資訊部分及執行該指令資訊部分所需的互補資訊部分。
內部記憶體單元包括多個資料區，各個資料區具有預定容量及位址，該內部記憶體單元係經組配來藉該控制電路而直接從其中讀取。
指令係以一對一基礎而儲存在資料區，指令資訊部分係儲存在相同位置或距相對應資料區起點達規定程度。
在中央處理單元啟動前，程式資料係儲存在內部記憶體使得可變長度指令係根據內部記憶體單元的儲存格式。
請求專利主旨的另一個構面(參考第3圖)係提出一種微控制器，包含(a)如申請專利範圍第1項之該中央處理單元；及(b)透過一位址匯流排及一資料匯流排而連結至該中央處理單元之一外部記憶體單元。
該位址匯流排包括一讀位址匯流排及一寫位址匯流排；該資料匯流排包括一讀資料匯流排及一寫資料匯流排。
該中央處理單元係經組配來在該讀位址匯流排上輸出儲存欲讀取之一讀取資料的一位址而從該外部記憶體單元讀取該讀取資料。該中央處理單元係經組配來在該寫位址匯流排上輸出欲寫入該外部記憶體之一寫入資料的另一位址，及在該寫資料匯流排上輸出該寫入資料而將該寫入資料寫入該外部記憶體單元。
該外部記憶體單元係經組配來在該讀資料匯流排上輸出該讀取資料，該讀取資料係駐在已經透過該讀位址匯流排而輸入該外部記憶體單元之該位址。該外部記憶體單元係經組配來將已經透過該寫資料匯流排而輸入該外部記憶體之該資料寫入已經透過該寫位址匯流排而輸入的該另一位址。
綜上所述，依據所請專利主旨之第一構面，程式資料係儲存在內部記憶體單元，控制電路可從該單元直接讀取。程式資料區包含多個資料區，各個資料區具有預定容量及位址，一個指令係儲存在相對應一個資料區。因指令資訊部分係儲存在該資料區的起始欄位或距該資料區的起點至預定程度的欄位，該起始欄位可用作為IR暫存器。
據此，無需設置IR暫存器，故可對指令資訊部分實作指令分析而無需發送該等指令資訊部分至該IR暫存器。更明確言之，可執行指令的讀取而無需將儲存於外部記憶體單元的指令資訊部分及互補資訊部分置於可由控制電路所直接讀取的IR暫存器內，如此有助於較高處理速度。又，當該程式計數器的一回合遞增時可執行一個指令，又更提高處理速度。
依據所請專利主旨之第二構面，位址匯流排係由讀位址匯流排及寫位址匯流排組成，及資料匯流排係由讀資料匯流排及寫資料匯流排組成。據此，寫操作及讀操作可針對外部記憶體單元同時完成。此外，中央處理單元(CPU)無需輸出讀信號或寫信號，確保更高的處理速度。
圖式簡單說明
附圖中：
第1圖為依據本發明之第一實施例結合中央處理單元之微控制器之方塊圖；
第2圖例示說明第1圖所示微控制器之操作；
第3圖為依據本發明之第二實施例微控制器之方塊圖；
第4圖為習知微控制器之一實例之方塊圖；
第5圖顯示藉第4圖所示中央處理單元執行的指令之組態；
第6圖例示說明第4圖所示微控制器之操作；
第7圖例示說明第4圖所示微控制器之操作；
第8圖例示說明第4圖所示微控制器之操作；及
第9圖例示說明第4圖所示微控制器之操作。
 較佳實施例之詳細說明
第一實施例
依據本發明之第一實施例中央處理單元(後文稱作為CPU)及微控制器(後文稱作為μCOM)將參考第1圖說明如下。如本圖所示，微控制器1包含外部記憶體單元2及CPU 3，CPU 3以預定順序讀取指令及執行指令，指令集組成程式資料。外部記憶體單元2及CPU 3係透過位址匯流排BA 、資料匯流排BD 、及控制信號線L1而彼此連結。
外部記憶體單元2包含多個8-位元資料區，依序以位址A000H至FFFFH指示。
包含該等指令之程式資料係儲存於結合在CPU 3的程式資料區38，該程式資料區38於本發明之脈絡中係用作為「內部記憶體單元」。
指令具有可變長度，包括只含有一個運算代碼(亦即於本發明之脈絡「指令資訊部分」)之1-位元組指令；包含(i)指令資訊部分及(ii)用以執行該指令資訊部分之內容的一個運算元(亦即於本發明脈絡之互補資訊部分)之2-位元組指令；及包含指令資訊部分及用以執行該指令資訊部分之內容的兩個運算元之3-位元組指令。指令資訊部分及運算元各自係組配成一個8-位元資料。
CPU 3包含控制電路31，控制電路31係經組配用於指令分析及依據指令分析進行算術處理；程式資料區38；暫存器組33；位址閂鎖36；程式計數器(PC)暫存器37；及解碼單元39，其係透過內部匯流排Bin而彼此連結。控制電路31控制整個CPU 3，分析該指令資訊部分內容及執行該等指令。
程式資料區38包含多個24-位元資料區，各區係依序以位址0000H至XXXXH指示，使得一個資料區只儲存一個指令。指令資訊部分係以一對一基礎儲存在個別資料區。更明確言之，指令資訊部分係儲存在資料區起始的相同欄位或遠離其起點至規定程度。
據此，於1-位元組指令之情況下，指令資訊部分係儲存在個別資料區的首8-位元欄位，及接著16位元為空白位元。同理，於2-位元組指令之情況下，首8-位元欄位儲存指令資訊部分，其次8-位元欄位儲存該運算元，及剩餘8位元為空白位元。又，於3-位元組指令之情況下，資料區的首8-位元欄位儲存指令資訊部分，其次8-位元欄位儲存該運算元，及剩餘8-位元欄位儲存另一個運算元。程式資料區38於本發明之脈絡中乃控制電路31可直接從其中讀取的「內部記憶體單元」。
暫存器組33包含A暫存器33a、B暫存器33b、C暫存器33c、D暫存器33d、E暫存器33e、F暫存器33f、H暫存器33h、及L暫存器331，此等暫存器為用在於控制電路31的算術處理過程中暫時儲存資料的組配成8-位元暫存器之一般暫存器。
位址閂鎖36為用來載明欲在該位址匯流排BA 上輸出的位址的暫存器，該位址為外部記憶體單元2之16-位元位址。
PC暫存器37也是16-位元暫存器。控制電路31從儲存指令的程式資料區38讀取指令且執行指令，指令係藉PC暫存器37指示的位址載明。每次控制電路31讀取一個指令，儲存在PC暫存器37的位址即遞增1。換言之，CPU 3係以每個位址基礎以循序方式讀取指令。因CPU 3復置時PC暫存器37係復置為零，故CPU 3將經常性地始於位址0000H開始讀取操作。
在連結至控制電路31的內部匯流排Bin上，解碼單元39輸出初始8位元(亦即指令資訊部分)，初始8位元係儲存在由程式資料區38的特定位址所指示的位址，該特定位址係由PC暫存器37所載明。
其次，將參考第2圖敘述於下述情況時CPU 3之操作，於該種情況下，如第1圖所示，3-位元組指令係儲存在CPU 3內部程式資料區38中由位址0000H指示的位置。
首先，當啟動時，CPU 3執行軟體啟動。於此軟體啟動過程中，CPU 3的控制電路31復置PC暫存器37至位址0000H。解碼單元39輸出由PC暫存器37所載明的在程式資料區38中的位址(亦即位址0000H)之首8位元(亦即指令資訊部分)，首8位元係在連結至控制電路31的內部匯流排Bin上輸出。
其後，如第2圖所示，控制電路31解碼在已經輸出至內部匯流排Bin的位址(位址0000H)之8位元所指示的指令資訊部分，且判定此一指令資訊部分係有關於下述指令，該指令指示從由兩個運算元所載明之外部記憶體單元2中的兩個位址所指示之位址讀取資料，且將該資料儲存於A暫存器33a。
又復，控制電路31輸出儲存在位址0000H的其餘16位元之二運算元給位址閂鎖36。如此，由二運算元所標示之位址係透過位址匯流排BA 輸出至外部記憶體單元2。其後，控制電路31透過控制信號線L1輸出讀取信號。
當該讀取信號輸入外部記憶體單元2時，外部記憶體單元2透過資料匯流排BD 輸出資料，該資料係儲存在由已經透過位址匯流排BA 所輸入之位址指示的位置。CPU 3中的控制電路將透過資料匯流排BD 所輸出的資料儲存在A暫存器33a，如此完成針對一個指令之操作。
隨後，控制電路31將PC暫存器37遞增微控制器1，使得計數器獲得0001H。回應於此，控制電路31將儲存於程式資料區38的該位址(位址0001H)之儲存在首8位元的指令資訊部分解碼，及將重複前述操作。
依據前述CPU 3，程式資料係儲存在程式資料區38，程式資料區38乃CPU 3的內部記憶體單元，該單元可由控制電路31直接讀取。程式資料區38包含下述資料區，該等資料區各自具有預定容量及位址，一個指令係儲存在相對應的一個資料區。因指令資訊部分係儲存在該等資料區之起始欄位，故起始欄位可用作為IR暫存器。
據此，無需設置IR暫存器，故可針對指令資訊部分體現指令分析而未將指令資訊部分發送至IR暫存器。更明確言之，可執行指令的讀取而未將儲存在外部記憶體單元的指令資訊部分及互補資訊部分置於IR暫存器，IR暫存器可由控制電路直接讀取，結果導致較高處理速度。又，於該程式計數器的一個遞增回合時可執行一個指令，可進一步提高處理速度。
雖然第一實施例之程式資料區38包含24-位元資料區，一個指令以一對一基礎儲存於一個資料區，但本發明並非限於此種特定組態。舉例言之，程式資料區38可包含8-位元資料區，一個指令資訊部分或一個運算元係儲存在一個位址的一個資料區。
又，本發明並非囿限於前述第一實施例的組態，於該處指令資訊部分係儲存於資料區的起始欄位。指令資訊部分可儲存在同一個欄位但與資料區的起點分開。舉例言之，指令資訊部分可儲存在該資料區的最末8位元，或可儲存在距該資料區起點8位元的欄位內。
第二實施例
其次，參考第3圖描述本發明之第二實施例。於第3圖中，相同的或類似的元件係以第1圖第一實施例脈絡中使用的相同元件符號指示，在此不再重複其細節解釋。如本圖所示，微控制器1包含外部記憶體單元2及CPU 3。外部記憶體單元2及CPU 3係透過讀位址匯流排BAR 、寫位址匯流排BAW 、讀資料匯流排BDR 、及寫資料匯流排BDW 而彼此連結。
以與第一實施例相同方式，外部記憶體單元2包含多個8-位元資料區，各區具有依序位址A000H至FFFFH。又，外部記憶體單元2包括供讀取操作用之位址解碼器電路21及供寫入操作用之位址解碼器電路22。透過讀位址匯流排BAR 輸出的位址係輸入供讀取操作用之位址解碼器電路21。又，透過寫位址匯流排BAW 輸出的位址係輸入供寫入操作用之位址解碼器電路22。
供讀取操作用之位址解碼器電路21乃適用於連結具有已經透過讀位址匯流排BAR 而輸入的位址之該資料區至讀資料匯流排BDR 且透過讀資料匯流排BDR 輸出儲存在此一資料區的資料至CPU 3的電路。供寫入操作用之位址解碼器電路22乃適用於連結具有已經透過寫位址匯流排BAW 而輸入的位址之該資料區至寫資料匯流排BRW且將輸出在寫資料匯流排BRW上的資料寫入此一資料區的電路。刪除CPU 3之詳細說明，原因在於CPU 3具有與第一實施例相同的組態。
其次，由微控制器1進行的讀及寫操作說明如後。
首先，當已經產生讀資料時，該讀資料為需由CPU 3讀取的資料，CPU 3在讀位址匯流排BAR 上輸出讀資料之位址。回應於此一位址的輸出，外部記憶體單元2透過讀位址匯流排BAR 輸出駐在已經載明的位址之讀資料，該讀資料係輸出於讀資料匯流排BDR 上。然後CPU 3讀取已經輸出於讀資料匯流排BDR 上之讀資料。
另一方面，當產生寫資料時，該寫資料為需寫在外部記憶體的資料，CPU 3將該寫資料輸出於寫資料匯流排BDW 。隨後，CPU 3以單擊脈衝形式輸出該寫資料駐在該寫位址匯流排BAW 上的另一位址。回應於此種單擊脈衝，供寫入操作用之位址解碼器電路22將已經輸出在寫資料匯流排BDW 上的寫資料，透過寫位址匯流排BAW 而寫入由所載明的另一位址指示的位置。
依據前述第二實施例，位址匯流排係由讀位址匯流排BAR 及寫位址匯流排BAW 組成，而資料匯流排係由讀資料匯流排BDR 及寫資料匯流排BDW 組成。
又復，當CPU 3從外部記憶體單元2讀取資料時，讀取所駐在的該位址係輸出至讀位址匯流排BAR 上；而當寫資料係欲寫至外部記憶體單元2時，此資料欲寫入的另一位址係輸出至寫位址匯流排BAW 上，如此，寫資料係輸出至寫資料匯流排BDW 上。
當該位址係透過讀位址匯流排BAR 輸入至外部記憶體單元2時，駐在該位址之資料係輸出至讀資料匯流排BDR 上。當該另一位址係透過寫位址匯流排BAW 輸入時，已經透過寫資料匯流排BDW 而輸入的資料係寫入由已經透過寫位址匯流排BAW 所輸入的位址指示的位置。
據此，寫入操作及讀取操作至/自外部記憶體單元2可同時進行。此外，因CPU 3無需輸出讀信號或寫信號，故可遠成較高處理速度。
其它說明例
雖然在第一及第二實施例中使用相同中央處理單元(CPU)，但CPU 3可具有第4圖所示的先進共通組態。
已經敘述本發明之具體實施例僅只用於舉例說明目的，而非藉此限制本發明。據此，本發明可以在本發明之範圍內所做各項修改體現。
1‧‧‧微控制器(μCOM)
2‧‧‧外部記憶體單元
3‧‧‧中央處理單元(CPU)
21‧‧‧供讀取操作用之位址解碼器電路
22‧‧‧供寫入操作用之位址解碼器電路
31‧‧‧控制電路
32‧‧‧IR暫存器
33‧‧‧暫存器組
34‧‧‧第一LATCHI暫存器
35‧‧‧第二LATCHI暫存器
33a-1‧‧‧A-L暫存器
36‧‧‧位址閂鎖
37‧‧‧程式計數器(PC)暫存器
38‧‧‧程式資料區
39‧‧‧解碼單元
BA ‧‧‧位址匯流排
BAR ‧‧‧讀位址匯流排
BAW ‧‧‧寫位址匯流排
BD ‧‧‧資料匯流排
BDR ‧‧‧讀資料匯流排
BDW ‧‧‧寫資料匯流排
Bin‧‧‧內部匯流排
L1‧‧‧控制信號線
第1圖為依據本發明之第一實施例結合中央處理單元之微控制器之方塊圖；
第2圖例示說明第1圖所示微控制器之操作；
第3圖為依據本發明之第二實施例微控制器之方塊圖；
第4圖為習知微控制器之一實例之方塊圖；
第5圖顯示藉第4圖所示中央處理單元執行的指令之組態；
第6圖例示說明第4圖所示微控制器之操作；
第7圖例示說明第4圖所示微控制器之操作；
第8圖例示說明第4圖所示微控制器之操作；及
第9圖例示說明第4圖所示微控制器之操作。
1．．．微控制器(μCOM)
2．．．外部記憶體單元
3．．．中央處理單元(CPU)
31．．．控制電路
33．．．暫存器組
33a-l．．．A-L暫存器
36．．．位址閂鎖
37．．．程式計數器(PC)暫存器
38．．．程式資料區
39．．．解碼單元
BA ．．．資料匯流排
BD ．．．資料匯流排
Bin ．．．內部匯流排
L1．．．控制信號線

Claims (2)

  1. 一種包含一控制電路之中央處理單元，該控制電路經組配來從一內部記憶體讀取一程式資料及執行該程式資料，該程式資料係由可變長度指令所組成，該等指令包括一指令資訊部分及用於該指令資訊部分執行之一互補資訊部分，其改良在於其中：(A)該內部記憶體包括各自具有一預定容量及一位址的多個資料區，該內部記憶體係經組配來藉該控制電路直接讀取，(B)該等指令係以一對一基礎而儲存於該等資料區，及該等指令資訊部分係儲存於相同位置或距該相對應資料區起點至一規定程度，及(C)於該中央處理單元啟動前該程式資料係儲存於該內部記憶體使得該等可變長度指令係遵照該內部記憶體單元的儲存格式。
  2. 一種微控制器，其係包含：(a)如申請專利範圍第1項之該中央處理單元；及(b)透過一位址匯流排及一資料匯流排而連結至該中央處理單元之一外部記憶體單元，該位址匯流排包括一讀位址匯流排及一寫位址匯流排；該資料匯流排包括一讀資料匯流排及一寫資料匯流排；該中央處理單元係經組配來在該讀位址匯流排上輸出於其處儲存有欲讀取之一讀取資料的一位址，以從該外部記憶體單元讀取該讀取資料；該中央處理單元係經組配來在該寫位址匯流排上輸出欲於其處將一寫入資料寫入該外部記憶體的另一位址，及在該寫資料匯流排上輸出該寫入資料，以將該寫入資料寫入該外部記憶體單元；該外部記憶體單元係經組配來在該讀資料匯流排上輸出該讀取資料，該讀取資料係駐在已經透過該讀位址匯流排而輸入該外部記憶體單元之該位址；且該外部記憶體單元係經組配來將已經透過該寫資料匯流排而輸入該外部記憶體之該資料寫入已經透過該寫位址匯流排而輸入的該另一位址。
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