TWI387211B - 使用區塊結構化同位核對矩陣以提供半平行低密度同位核對解碼之方法、設備、電腦程式產品及裝置 - Google Patents

Description

使用區塊結構化同位核對矩陣以提供半平行低密度同位核對解碼之方法、設備、電腦程式產品及裝置 發明領域

本發明之具體實施例大致上係有關無線通訊系統，更特別係有關於無線通訊系統中之低密度同位核對解碼。

發明背景

於說明部分及/或附圖中所見若干縮寫定義如下：

AN　接取節點

APP　後驗機率

ASIC　特殊應用積體電路

BP　信念傳播

DFU　解碼功能單元

DP　資料處理器

DSP　數位信號處理器

FEC　正向錯誤校正

FER　訊框錯誤率

FPGA　現場可規劃閘極陣列

LBP　分層式信念傳播

LDPC　低密度同位核對

MEM　記憶體

PCM　同位核對矩陣

PROG　程式

RF　射頻

RX　接收器

SBP　標準信念傳播

SNR　信號對雜訊比

TRANS　收發器

TX　發射器

UE　使用者設備

WiMAX　微波接取之全球交互操作性

於典型無線通訊系統中，硬體資源受限制(例如全平行架構並非可接受的解決之道，原因在於於晶片上占據大量面積且可撓性小或無)，因此應用基於LBP之解碼。比較SBP解碼演繹法則，LBP解碼演繹法則之主要優點為LBP解碼演繹法則之特徵為收斂性約快兩倍，原因在於可信度訊息之排程為最佳化。

解碼係分層進行(例如PCM分開各列的集合)，此處APP由一層至另一層改良。下一層之解碼處理係於前一層之APP更新時開始。

參考D. Hocevar，「透過LDPC密碼之分層式解碼之複雜度減低的解碼器架構」於信號處理系統SIPS 2004. IEEE工作坊於107-112頁，2004年10月；M. Mansour及N. Shanbhag，「高資料流量LDPC解碼器」，極大型積體(VLSI)系統，IEEE異動於第11期，第976-996頁，2003年12月；及P. Radosavljevic、A. de Baynast、及J. R. Cavallaro，「用於LDPC解碼之最佳化訊息通過時程」，信號、系統及電腦，第39屆Asilomar會議，2005年11月。

S. Chung、T. Richardson、及R. Urbanke，「低密度同位核對碼使用高斯近似法之和-積解碼分析」，IEEE異動資訊理論，第47期，第657-670頁，2001年2月，提示隨機PCM之最佳化。此種最佳化係等於最佳化隨機PCM之輪廓資料。輪廓資料係由兩個多項式、ρ(x)及λ(x)定義，其決定PCM之多行及多列之重量分配特徵，經由密度演化分析而最佳化。

另一方面，Mansour提示架構知曉PCM設計俾便達成硬體資源與解碼資料流量間之可接受的折衷。PCM為區塊結構化，此處各個子區塊為移位身分矩陣。只考慮規則密碼，結果位元/訊框誤差率效能相當差。有關進一步參考內容參見：A. Prabhakar、K. Narayanan，「使用線性同餘序列之低密度同位核對碼之虛擬隨機組成」，通訊上之IEEE異動，50卷，第9期，1389-1396頁，2002年9月。

為了支援IEEE 802.11n無線及WiMAX標準，LDPC解碼器須達成約1十億位元/秒之解碼資料流量同時使用有線的硬體平行度(半平行解碼器)。解碼器架構須可擴充來支援寬廣範圍之碼速率之解碼及密碼字元大小。具有24個子區塊行之區塊結構化同位核對矩陣係於IEEE 802.11n標準中提出，如此解碼器架構須支援之。

雖然使用隨機PCM之全然平行架構將達成高產出量，但由於所支援之PCM非為架構知曉故其缺點為占用大量面積。用於半平行架構之區塊結構化PCM已經用來縮小解碼器面積。但為了達成十億位元/秒之資料流量，須以更密切的架構知曉限制來最佳化PCM。

發明概要

根據本發明之具體實施例為一種用於解碼一編碼資料區塊之方法。儲存包含資料子區塊之一編碼資料區塊。解碼係使用不規則的區塊結構化同位核對矩陣而以管線化方式執行。PCM之至少兩個子區塊矩陣可讀取自及寫入於多數時鐘週期之各個週期。資料子區塊之讀及寫係均勻分布於記憶體的至少二區之間。解碼係以可於或低於預定臨界值長度去除週期循環之移位值進行。

根據本發明之另一個實施例為一種用於解碼一已編碼的資料區塊之設備。該設備具有用於儲存包含資料子區塊之一已編碼的資料區塊之記憶體。該設備具有處理器來使用不規則的區塊結構化同位核對矩陣而以管線化方式解碼該資料區塊。PCM之至少兩個子區塊矩陣可讀取自及寫入於多數時鐘週期之各個週期。資料子區塊之讀及寫係均勻分布於記憶體的至少二區之間。解碼係以可於或低於預定臨界值長度去除週期循環之移位值進行。

根據本發明之另一個具體實施例為一種以機器可讀取指令之程式具體實施之電腦可讀取媒體，該等指令可由一數位處理設備實施來執行用於解碼一已編碼的資料區塊之操作。儲存包含資料子區塊之一編碼資料區塊。解碼係使用不規則的區塊結構化同位核對矩陣而以管線化方式執行。PCM之至少兩個子區塊矩陣可讀取自及寫入於多數時鐘週期之各個週期。資料子區塊之讀及寫係均勻分布於記憶體的至少二區之間。解碼係以可於或低於預定臨界值長度去除週期循環之移位值進行。

根據本發明之又一個具體實施例為一種用於解碼一已編碼之資料區塊之裝置。該裝置具有用於儲存包含資料子區塊之一已編碼之資料區塊之至少兩個裝置。此外，該裝置具有用於使用一區塊結構化同位核對矩陣而以管線化方式解碼資料區塊之裝置，此處PCM之至少兩個子區塊矩陣可讀取自及寫入於多數時鐘週期之各個週期。資料子區塊之讀及寫係均勻分布於記憶體的至少二區之間。解碼係以可於或低於預定臨界值長度去除週期循環之移位值進行。

圖式簡單說明

前述及其它本發明之實施例之面相於後文詳細說明結合附圖之各幅圖研讀時將更為彰顯，附圖中：

第1圖顯示方程式(1)至(7)。

第2圖顯示適合用於實施本發明之具體實施例之多種電子裝置之簡化區塊圖。

第3圖顯示對一給定的碼速率，區塊結構碼與隨機LDPC碼間之間隙說明，單位為分貝(dB)。

第4圖顯示區塊結構化不規則同位核對矩陣。

第5圖顯示根據本發明之實施例APP記憶體之組織。

第6圖顯示根據本發明之實施例ROM模組之實施。

第7圖顯示根據本發明之實施例一種核對記憶體之實 例。

第8圖顯示根據本發明之實施例之一種LDPC解碼器之方塊圖。

第9圖顯示根據本發明之實施例之一種DFU之方塊圖。

第10圖顯示根據本發明之實施例之一種減低的置換器之方塊圖。

第11圖顯示用於不同碼速率按時鐘週期中之解碼迭代之處理潛伏期延遲。

第12圖顯示對多種碼字元長度之解碼資料流量相對於碼速率之說明圖。

第13圖顯示對不同迭代最大數目、碼大小1944、碼速率1/2之FER相對於SNR之說明圖。

第14圖顯示對不同迭代最大數目、碼大小1944、碼速率5/6之FER相對於SNR之說明圖。

第15圖顯示對預定數目之迭代之最小可達成資料流量之說明圖。

第16圖顯示根據本發明之實施例之一種方法。

較佳實施例之詳細說明

根據本發明之實施例可克服與架構知曉PCM相關聯之問題，同時維持於隨機PCM之相同錯誤校正能力。此等實施例允許半平行解碼器架構達成約1十億位元/秒之平均解碼資料流量。

根據本發明之實施例結合架構知曉區塊結構化PCM。 此等PCM適合用於區域有效半平行LDPC解碼器，允許高解碼資料流量(例如高於1十億位元/秒)而未犧牲錯誤校正能力。PCM可結合數種架構知曉限制，諸如子區塊矩陣之最小大小(例如移位的身分矩陣)；用於區域有效解碼器設計之移位值之有限集合；為了記憶體資料流量增加每層均勻分布的奇/偶非零區塊行；及用於線性編碼之冗餘部分之上三角形結構(例如沿對角線及其上方只有非零元素)。

為了具有能力趨近效能，非零子矩陣之移位值可經最佳化來限制短長度週期(例如長4、6及8之週期)的數目。此外，藉外顯地考慮PCM之區塊結構，透過密度演化分析可將密碼輪廓資料調整為最佳化。

參考第2圖，說明適合用於實施本發明之具體實施例之多種電子裝置之簡化方塊圖。第2圖中，無線網路212適用於透過一接取節點(AN)216而與一使用者設備(UE)214通訊。UE 214包括一資料處理器DP 218、耦接至DP 218之一記憶體(MEM)220及耦接至DP 218之一適當RF收發器(TRANS)222(具有一發射器(TX)及一接收器(RX))。MEM220儲存一程式(PROG)224。TRANS 222係用來與AN 216進行雙向無線通訊。注意TRANS 222有至少一根天線來協助通訊。

AN 216包括一DP 226、耦接至DP 226之一MEM 228、及耦接至DP 226之一適當RF TRANS 230(具有一TX及一RX)。MEM 228儲存一PROG 232。TRANS 230係用來與UE 214進行雙向無線通訊。注意TRANS 230有至少一根天線俾 協助通訊。AN 216係透過資料徑路234而耦接至一個或多個外部網路或外部系統，諸如網際網路236。

PROG 224、232中之一者假設包括程式指令，該等程式指令當由相關聯之DP執行時，如此處討論，允許電子裝置根據本發明之具體實施例操作。

大致上，UE 214之多個實施例包括但非限於蜂巢式電話、具有無線通訊能力之個人數位助理器(PDA)、具有無線通訊能力之可攜式電腦、具有無線通訊能力之影像拍攝裝置諸如數位相機、具有無線通訊能力之遊戲機、具有無線通訊能力之音樂儲存及回放設施、允許無線網際網路接取及瀏覽之網際網路設施，以及結合此等功能之組合之可攜式單元或終端裝置。

本發明之實施例可藉UE 214之DP 218、226中之一者或多者及AN 216執行之電腦軟體實施，或藉硬體或藉軟體與硬體之組合實施。

MEM 220、228可屬於當地技術環境適合之任一種類型且可使用任何適當資料儲存技術實施，諸如基於半導體之記憶體裝置、磁性記憶體裝置及系統、光學記憶體裝置及系統、固定式記憶體及活動式記憶體作為非限制性實例。DP 218、226可屬於適合本地技術環境之任一種適當類型，且包括通用電腦、特用電腦、微處理器、數位信號處理器(DSP)及基於多核心處理器架構之處理器(作為非限制性實例)中之一者或多者。

如前文討論且特別就具體方法說明，本發明之具體實 施例可實現為包含於具體電腦可讀取媒體上可具體實施之程式指令之一電腦程式產品。程式指令之執行結果導致包含利用具體實施例之步驟或方法步驟之操作。

大致上，多個實施例可於硬體或特殊用途電路、軟體、邏輯電路或其任一種組合實施。例如若干面相可於硬體實施，而其它面相可於可藉控制器、微處理器或其它運算裝置執行之韌體或軟體實施，但本發明並非囿限於此。雖然本發明之多個面相可描述為方塊圖、流程圖或若干其它圖式代表圖舉例說明，但眾所周知此處所述之此等方塊圖、設備、系統、技術或方法可於硬體、軟體、韌體、特殊用途電路或邏輯電路、通用硬體或控制器或其它運算裝置或其若干組合(作為非限制性實例)實施。

區塊結構化不規則PCM適合用於具有高度解碼資料流量(例如平均資料流量高於1十億位元/秒)之半平行LDPC解碼器中實施，同時保有與隨機PCM相同的錯誤校正效能。

PCM可以架構知曉限制設計，諸如：

a)使用子區塊矩陣中有限的移位值集合來縮小置換器大小，同時避免短週期的存在以及允許面積有效的解碼器設計。

b)可使用每層均勻分布的奇/偶非零區塊行俾便提高記憶體資料流量。經由允許由PCM之兩個子區塊同時讀/寫可信度訊息，實質上提高資料流量。設計PCM時，避免記憶體存取衝突，因此可將全部訊息儲存入兩個獨立記憶體模組。舉例言之，屬於奇區塊行之全部訊息儲存於一個記憶 體模組，而屬於偶區塊行之全部訊息儲存於另一個模組。

移位值(例如來自於可能數值之縮小集合)經由最小化新成本函數而去除/減少短長度週期(例如長度4、6及8之週期)之數目可調整為最佳化。

藉外顯考慮PCM之區塊結構，經由密度演化分析可最佳化PCM輪廓資料。此種輪廓資料係與隨機矩陣所得之輪廓資料不同。由於密度演化分析並未取決於移位值，故此種最佳化大為簡化。

根據本發明之實施例之PCM設計不改變LDPC解碼之收斂速度。使用此種LDPC碼可達成高平行程度而無任何效能損耗。此種平行程度係高於使用Turbo碼所達成之平行度。

LDPC碼之架構知曉最佳化，導致適合用於半平行高資料流量解碼器設計之區塊結構化PCM。根據本發明之實施例之解碼器初步可於FPGA上實施(例如使用Xilinx系統產生器設計工具)用於快速形成原型及功能證實。靶定的高資料流量LDPC解碼器也可設計為ASIC解。比較FPGA實施，可達成更高的資料流量(ASIC可提供快速時鐘速度)及顯著較小的閘極計數及功率耗散。固定點實施法可用於解碼器設計。比較浮動點實施法之錯誤率效能，依據可接受之效能損耗而定，固定點實施法之算術精度可為7位元或8位元。

根據本發明之實施例之密碼最佳化策略獲得區塊結構化PCM，其係與IEEE 802.11n及WiMAX標準可相容。區塊結構化PCM表示增加此等標準之資料流量之良好替代之 道。

根據本發明之實施例PCM設計提供多項效果，包括LDPC碼之架構知曉最佳化。區塊結構PCM適合用於架構有效半平行高資料流量解碼器。此種PCM也結合絕佳錯誤校正能力。短的週期數目顯著減少，使得錯誤校正效能可媲美隨機PCM。此種PCM允許於單一時鐘週期兩個APP訊息子區塊的讀/寫而記憶體無衝突。藉種子PCM中可能的移位值之有限集合可提供面積效率。如此允許顯著簡化的置換器設計。

隨機PCM可以兩個多項式λ(x)及ρ(x)說明。遵照各行，λ_i 說明連接至i度位元節點之邊緣分量；遵照各列，ρ_i 說明連接至i度檢查節點之邊緣分量。隨機PCM具有絕佳漸近線效能，但缺乏平行度，使用複雜的記憶體存取。如此實際上不容易使用隨機PCM。參考T.Richardson、A.Shokrollahi及R.Urbanke，「趨近不規則低密度同位核對碼之能力之設計」，IEEE異動資訊理論，第47期，619-637頁，2001年2月。

區塊結構化PCM可藉一種輪廓資料定義諸如：兩個多項式λ’(x)及ρ’(x)及一個種子_矩陣H_種子 含有子區塊之非零移位值。參考：R.M.Tanner，「至低複雜度碼之遞歸辦法」，資訊理論之IEEE異動，27期，533-547頁，1981年9月，及A.Prabhakar、K.Narayanan，「使用線性同餘序列之低密度同位核對碼之虛擬隨機組成」，通訊上之IEEE異動，50卷，第9期，1389-1396頁，2002年9月。

由於某種平行度，區塊結構化PCM提供高解碼資料流 量。也允許接近最佳化之漸近線效能。參考：P.Radosavljevic、A de Baynast、M.Karkooti、及J.R.Cavallaro，「基於架構導向同位核對矩陣之高資料流量多重速率LDPC解碼器」，第14屆歐洲信號處理會議(EUSIPCO)，2006年9月。

當產生區塊結構化PCM時，移位值可經最佳化來減少PCM內部之短週期例如長度4、6及8之週期之數目。減少此等週期數目，顯著降低FER效能曲線的錯誤底且提升解碼的收斂速度。適當碼設計對短的至中等的碼字元大小(例如1000-3000位元)提供良好錯誤率效能。此外，經由於區塊結構化PCM執行密度演化分析可最佳化H_種子 。根據本發明之實施例PCM不具有任何長度4之週期，且比較隨機組成具有多於40%之長度6之週期。參考：P.Radosavljevic、A de Baynast、M.Karkooti、及J.R.Cavallaro，「基於架構導向同位核對矩陣之高資料流量多重速率LDPC解碼器」，第14屆歐洲信號處理會議(EUSIPCO)，2006年9月。

對一給定的速率R及碼字元大小N，子區塊數目Nc表示為Nc=N/S，有SxS子區塊。必須小心考慮子區塊數目。更大量子區塊提供更佳的輪廓資料。但更少數的子區塊允許更容易移除短週期，且因較高平行度故允許較高資料流量。平衡此等因素，允許對給定之碼字元大小及目標資料流量選擇適當子區塊大小。

對H_種子 之任何分開元素A、B、C及D，A、B、C、D中有長度4之週期C₄ 之機率係以方程式(1)表示，如第1圖所 示。H_種子 中之長度4之週期之平均數以方程式(2)表示，如第1圖所示。屬於長度4之週期之A之機率以方程式(3)表示，如第1圖所示。包括A之長度4週期之平均數以方程式(4)表示，如第1圖所示。

參考P.Radosavljevic、A de Baynast、M.Karkooti、及J.R.Cavallaro，「基於架構導向同位核對矩陣之高資料流量多重速率LDPC解碼器」，第14屆歐洲信號處理會議(EUSIPCO)，2006年9月。

整個PCM矩陣中之週期數目係以方程式(5)表示，如第1圖所示。{α₁ ,α₂ ,α₃ ,α₄ }表示於H_種子 之週期ABCD中之移位值。參考：K.S.Kim、S.H.Lee、Y.H.Kim、J.Y.Ahn，「使用循環移位矩陣二進制LDPC碼之設計」，電子函件，第40卷，第5期，325-326頁，2004年3月。

移位值總數須至少等於(6)，如第1圖所示。如此允許移除PCM中全部長度為4之週期。參考：P.Radosavljevic、A de Baynast、M.Karkooti、及J.R.Cavallaro，「基於架構導向同位核對矩陣之高資料流量多重速率LDPC解碼器」，第14屆歐洲信號處理會議(EUSIPCO)，2006年9月。

經由於區塊結構化PCM執行密度演化分析，可將H_種子 調整為最佳化。用於標準密度演化分析，輪廓資料可以兩個多項式λ(x)及ρ(x)表示，此處λ_i 為連接至i度位元節點之邊緣比例，及ρ_i 為連接至j度核對節點之邊緣比例。可擴充，故λ_i,j 為連接於i度位元節點與j度核對節點間之邊緣比例。相同密度演化方程式可用於隨機結構化碼及區塊結構化碼。

第3圖顯示對一給定之碼速率於區塊結構化碼與隨機LDPC碼間之間隙，以分貝表示。該線圖顯示有24子區塊行之PCM之小於0.4分貝之錯誤率效能損耗及有48子區塊行之PCM之小於0.07分貝之錯誤率效能損耗。

方程式(4)及(5)可延伸至任何週期長度(例如6、8)。使用方程式(6)，可判定需要移除全部長度4之週期所需最少移位值數目。

密度演化演繹法則可延伸而考慮碼之區塊結構。架構知曉最佳化限制允許PCM的冗餘部分之上三角形結構用於簡化編碼目的，以及對記憶體資料流量於資訊部分均等分布的奇及偶非零區塊行位置增加。

根據本發明之實施例LDPC可支援具有架構知曉限制之區塊結構化PCM。由於PCM之特殊結構，可實現高解碼資料流量，經由三層PCM層之管線化，允許每個時鐘週期得自兩個子區塊矩陣之APP及核對訊息的讀/寫。面積有效半平行解碼器實施例利用由於PCM中有限的移位集合故置換器的尺寸縮小，且允許每一層全然處理平行度。

記憶體可於兩個APP記憶體模組中分成24區塊行。該對APP區塊/行可於每個時鐘週期讀/寫。如此允許於每個時鐘週期讀/寫兩個APP區塊/行而無記憶體衝突。第4圖顯示具有2/3速率之典型區塊結構化PCM。

第5、6及7圖顯示根據本發明之實施例之LDPC解碼器之記憶體組織結構。於此等實例中，使用一個讀及一個寫記憶體埠。

第5圖顯示劃分成為兩個子模組之APP記憶體之組織結構。於各記憶體模組中，可儲存半數PCM區塊行(例如奇或偶區塊行)。

各模組有12區塊行如此具有深度12。一個區塊行中之APP訊息數目以S亦即區塊行寬度表示。兩個補數可用於可靠度訊息之固定點表示法(APP訊息及核對訊息)。可支援任何固定點算術精度。

第6圖顯示根據本發明之ROM模組之實施例，該ROM模組含有非零位置及連續讀/寫APP區塊行之移位值(例如原先數值或相對數值)。

兩個ROM模組各自為一個特定APP模組所專用。模組提供非零區塊行位置(例如由1至24)及相對應之身分矩陣之移位值。區塊行之位置為APP記憶體模組之下一個讀/寫位址。

可使用兩個額外ROM模組。此等模組可儲存相對移位值替代原先移位值。相對移位值對相同區塊行之前一個移位值提供相對差。原先移位值用於第一次迭代。如此防止於記憶體寫入前APP訊息之循環置換。

區塊結構化PCM具有均等分布的奇及偶非零區塊行位置。如此允許一個模組含有得自奇區塊行之APP訊息及第二模組含有得自偶區塊行之APP訊息。

第7圖顯示核對記憶體之組織結構。一個核對記憶體位置含有得自兩個接續區塊矩陣之訊息。

核對記憶體之組織結構並未仰賴APP區塊行之讀/寫順 序。係以全零啟動；結果核對訊息位置未與特定區塊行相關。核對記憶體位置可含有來自於兩個非零子矩陣訊息。於若干實施例中，核對記憶體可劃分成子模組，協助解碼器之擴大，且提供多種碼字元大小之支援。

第8、9及10圖顯示高資料流量LDPC解碼器、解碼功能單元、及減低的置換器之細節方塊圖，全部皆係根據本發明之實施例。

第8圖顯示根據本發明之實施例一種LDPC解碼器800之方塊圖。此種解碼器可利用硬體資源，諸如：S個解碼功能單元860用於達成每一層完全解碼平行度，此處該層有S列；兩個核對記憶體850及855(例如用於協助各層管線化之鏡面855)、四個APP模組810及815包括APP鏡面記憶體815；以及用於由記憶體讀取後APP訊息之區塊移位之置換器820。

控制器840提供控制邏輯，控制核對記憶體850及855之定址，及ROM模組831、833、836及838之定址(用於APP記憶體模組之定址且決定循環置換之移位值)，以及處理內側S個平行DFU 860。當列連續度W_R 為奇數時，每個時鐘週期一個區塊行可讀/寫自/至APP模組810及815。讀/寫可排程為該層的最後(例如最後時鐘週期)。兩個核對訊息子區塊可自動讀/寫自/至核對記憶體850及855，但核對記憶體位置之第二半可能無效。因此控制器840中之控制邏輯電路可能讓DFU 860中之若干算術FU不能動作，及四個置換器820中之兩個不能動作。ROM1 831及836以及ROM2 833及838二者 可於一次解碼迭代結束時完全讀取。額外ROM(圖中未顯示)可用於儲存各層之W_R 值。

此種置換器820於APP訊息之寫入前並未使用反向循環置換。此外，置換器820具有因三個管線階段之三個時鐘週期之總時間潛伏期延遲，此處S 2：1 MUX之兩個階段決定一個管線階段。

第9圖顯示根據本發明之實施例一種DFU 860之方塊圖。顯示用於一個PCM列解碼之三個管線階段(讀取、處理、及寫入階段)之實施例。三個接續層中之各列可同時解碼。於每個時鐘週期，兩個APP訊息及兩個核對訊息載入單一DFU；於每個時鐘週期，兩個核對訊息及兩個APP訊息經更新。DFU 860支援每個時鐘週期兩個子區塊矩陣(APP區塊及核對訊息區塊)之讀/寫。允許三個管線階段：讀取、處理、及寫入階段。使用串列最小和功能單元910可實現最小和近似值(例如兩個最小訊息之串列搜尋)。

第10圖顯示根據本發明之實施例之一種置換器820。區塊結構化PCM之種子矩陣具有有限的移位值集合(例如由1至15)。置換器820有4個2：1 MUX 1010階段。兩個額外「倒裝邏輯電路」階段(S x 2：1 MUX 1020)於二方向執行區塊移位(例如此處相對偏移為1至15，或-15至-1)。於輸入階段及輸出階段之額外「倒裝邏輯電路」用於左方向及右方向支援區塊移位。此種邏輯電路逆轉APP訊息順序：第一訊息變成第S訊息，第二訊息變成第(S-1)訊息等用於輸入「倒裝邏輯電路」，及反之亦然用於輸出「倒裝邏輯電路」。若相 對位移移位值為負(例如-15至-1間)則可利用此種邏輯電路。

可估計用於解碼器800之算術部分之標準ASIC閘極數目，包括DFU 860及置換器820。於非限制性實例中，使用1944位元(因而S為81)之碼字元大小及8位元之二補數固定點算術精度，閘極總數約為235千閘極。面積只有接近1.46增加來支援每個時鐘週期讀/寫兩個區塊矩陣。81 DFU等於189千閘極，此處96千閘極用於處理兩個區塊矩陣。比較33.6千閘極之典型置換器，四個減低的置換器各自約有11.6千閘極。當支援高達80之全部移位值時，減低的置換器提供面積的顯著縮小。須瞭解根據本發明之實施例之解碼器可支援任何二補數固定點算術精度。

使用半平行架構，以有限的硬體資源可達成高解碼資料流量(例如平均約1十億位元/秒)。藉下述辦法提供高資料流量：每個時鐘週期讀/寫兩個子區塊矩陣(例如APP訊息及核對訊息區塊)；每一個PCM層之全然處理平行；以及三個接續層之管線化。

資料流量係基於每次迭代之解碼潛伏期延遲。三個管線階段有其本身之潛伏期延遲：W_R /2+5時鐘週期之讀取潛伏期延遲(R)；W_R /2+6時鐘週期之處理潛伏期延遲(P)；及W_R /2+4時鐘週期之寫入潛伏期延遲(W)。由於各層之管線化，每次迭代之解碼潛伏期延遲可判定為處理階段及寫入階段之最大潛伏期延遲，如方程式(7)所示，此處L為各層之總數。讀取潛伏期延遲由於重疊處理/寫入潛伏期延遲故 不影響總潛伏期延遲。

實際上，處理潛伏期延遲P及PCM中之層數決定每次迭代之潛伏期延遲。處理潛伏期延遲經常性大於寫入潛伏期延遲。由於每層全然解碼平行，每次迭代之解碼潛伏期延遲並未取決於碼字元大小，藉延伸而取決於每層之列數。每次迭代之解碼潛伏期延遲係依據碼速率決定。舉例說明於第11圖。

平均解碼資料流量係基於達成FER為10^-4 之平均迭代數目(此處最大解碼迭代數目設定為15)。迭代平均數也取決於碼字元大小及碼速率；典型約為五次迭代。使用200 MHz時鐘頻率，比較每個時鐘週期支援一個區塊-矩陣之讀/寫之解碼器，平均資料流量增加約1.54倍。參考第12圖有關用於多個碼字元長度之資料流量相對於碼速率之舉例說明。

第13圖及第14圖顯示用於不同的預定的最大解碼迭代數目，FER效能相對於SNR。最大解碼迭代數目取決於多項因素例如SNR、期望之FER等。第13圖顯示碼速率為1/2之實例。第14圖顯示碼速率為5/6之實例。

第15圖顯示對預定的最大解碼迭代數目之最小可達成資料流量之實例。於本實例中，最大解碼迭代數目設定為12。

根據本發明之實施例之解碼器提供經由使用移位值之有限集合之短週期的減少/去除。比較全然隨機PCM結構，此種減少/去除只以錯誤率效能之邊際損耗執行。此外，此種解碼器使用每層相等分布之奇及偶非零區塊行。由於每 個週期二子行讀/寫自/至記憶體模組，故未發生APP記憶體存取衝突。此種LDPC解碼器提供資料流量的增加而只有有限的硬體額外管理資訊量。

第16圖顯示根據本發明之實施例一種用於解碼一編碼資料區塊之方法。於步驟1610，儲存包含資料子區塊之一編碼資料區塊。於步驟1620，使用不規則區塊結構化同位核對矩陣，以管線化方式執行解碼。於多數時鐘週期之各週期可讀取自且寫入PCM之至少兩個子區塊矩陣。資料子區塊之讀及寫係均勻分布於至少兩個記憶體模組間。解碼係以移位值執行，其去除於或低於預定臨界值長度之週期。

本發明之實施例可於多個組件諸如積體電路模組實施。積體電路之設計可藉大型高度自動化方法執行。複雜而強而有力之軟體工具可用於將邏輯位準設計轉成準備於半導體基材上蝕刻及形成之半導體電路設計。

程式諸如加州山景市西諾普系統公司(Synopsys,Inc.)及加州聖荷西市凱登斯設計公司(Cadence Design)所提供之程式使用經過明確建立之設計規則及預先儲存之設計模組存庫而於半導體晶片上自動路由導體及定位組件。一旦已經完成半導體電路之設計，呈標準化電子格式(例如Opus、GDSII等)之所得設計可傳送至半導體製造廠或稱作「fab」用於製造。

前文說明係藉說明性非限制性實例提供本發明之完整資訊性說明。但相關技藝界之熟諳技藝人士鑑於前文說明連同附圖及隨附之申請專利範圍一起研讀將顯然易知多項 修改及調整。但本發明之教示之全部此等修改及類似修改仍將落入本發明之範圍。

此外，可未相對應使用其它特徵可優異地使用本發明之較佳實施例之若干特徵。如此，前文說明須單純考慮為本發明之原理之舉例說明而非限制性。

212‧‧‧無線網路

214‧‧‧使用者設備、UE

216‧‧‧接取節點、AN

218‧‧‧資料處理器、DP

220‧‧‧記憶體、MEM

222‧‧‧RF收發器

224‧‧‧程式、PROG

226‧‧‧資料處理器、DP

228‧‧‧記憶體、MEM

230‧‧‧RF收發器

232‧‧‧程式、PROG

234‧‧‧資料徑路

236‧‧‧網際網路

800‧‧‧LDPC解碼器

810‧‧‧APP模組

815‧‧‧APP鏡面記憶體

820‧‧‧置換器

831‧‧‧ROM1

833‧‧‧ROM2

836‧‧‧ROM1

838‧‧‧ROM2

840‧‧‧控制器

850‧‧‧核對記憶體

855‧‧‧鏡面記憶體

860‧‧‧功能單元

910‧‧‧串列最小和功能單元

1010‧‧‧2：1 MUX

1020‧‧‧2：1 MUX

1610‧‧‧處理方塊

1620‧‧‧處理方塊

第1圖顯示方程式(1)至(7)。

第2圖顯示適合用於實施本發明之具體實施例之多種電子裝置之簡化區塊圖。

第3圖顯示對一給定的碼速率，區塊結構碼與隨機LDPC碼間之間隙說明，單位為分貝(dB)。

第4圖顯示區塊結構化不規則同位核對矩陣。

第5圖顯示根據本發明之實施例APP記憶體之組織。

第6圖顯示根據本發明之實施例ROM模組之實施。

第7圖顯示根據本發明之實施例一種核對記憶體之實例。

第8圖顯示根據本發明之實施例之一種LDPC解碼器之方塊圖。

第9圖顯示根據本發明之實施例之一種DFU之方塊圖。

第10圖顯示根據本發明之實施例之一種減低的置換器之方塊圖。

第11圖顯示用於不同碼速率按時鐘週期中之解碼迭代之處理潛伏期延遲。

第12圖顯示對多種碼字元長度之解碼資料流量相對於 碼速率之說明圖。

第13圖顯示對不同迭代最大數目、碼大小1944、碼速率1/2之FER相對於SNR之說明圖。

第14圖顯示對不同迭代最大數目、碼大小1944、碼速率5/6之FER相對於SNR之說明圖。

第15圖顯示對預定數目之迭代之最小可達成資料流量之說明圖。

第16圖顯示根據本發明之實施例之一種方法。

1610．．．處理方塊

1620．．．處理方塊

Claims (25)

1. 一種用以解碼之方法，該方法包含：儲存包含資料子區塊之一已編碼的資料區塊；及使用一不規則的區塊結構化同位核對矩陣而以管線化方式解碼該資料區塊，其中藉由最小化一成本函數到至少降低一預定長度之循環週期之數目，來最佳化使用於該資料子區塊中之移位值；該同位核對矩陣之至少兩個資料子區塊矩陣係讀取自且寫入於多數時鐘週期之各個週期；以及該等資料子區塊之讀取及寫入係均勻分布於一記憶體之至少兩個區之間。
2. 如申請專利範圍第1項之方法，其中一管線包含至少三層。
3. 如申請專利範圍第1項之方法，其中該解碼係使用一置換器執行，該置換器使用移位值記憶體模組來儲存非零子區塊矩陣之位置及移位值/相對偏移值。
4. 如申請專利範圍第3項之方法，其中該移位值記憶體模組包含唯讀記憶體。
5. 如申請專利範圍第1項之方法，其中該預設長度為4、6、及8中之一者。
6. 如申請專利範圍第1項之方法，其中對一層有完全處理平行性。
7. 如申請專利範圍第1項之方法，其中該記憶體之一第一區儲存得自該同位核對矩陣之奇區塊行之資料以及該 記憶體之一第二區儲存得自該同位核對矩陣之偶區塊行之資料。
8. 如申請專利範圍第1項之方法，其中資料流量為至少1十億位元/秒。
9. 一種用以解碼之設備，該設備包含：經組配來儲存包含資料子區塊之一已編碼的資料區塊之記憶體；組配來使用一不規則區塊結構化同位核對矩陣而以管線化方式解碼該資料區塊之處理器，其中該同位核對矩陣之至少兩個資料子區塊矩陣係讀取自且寫入於多數時鐘週期之各個週期；其中該等資料子區塊之讀取及寫入係均勻分布於記憶體之至少兩個區之間，以及其中藉由最小化一成本函數到至少降低一預定長度之循環週期之數目，來最佳化使用於該資料子區塊中之移位值。
10. 如申請專利範圍第9項之設備，其中一管線包含至少三層。
11. 如申請專利範圍第9項之設備，其中該解碼係使用一置換器執行，該置換器使用移位值記憶體模組來儲存非零子區塊矩陣之位置及移位值/相對偏移值。
12. 如申請專利範圍第11項之設備，其中該移位值記憶體模組包含唯讀記憶體。
13. 如申請專利範圍第9項之設備，其中該臨界長度為4、6、 及8中之一者。
14. 如申請專利範圍第9項之設備，其中對一層有完全處理平行性。
15. 如申請專利範圍第9項之設備，其中該記憶體之一第一區儲存得自該同位核對矩陣之奇區塊行之資料以及該記憶體之一第二區儲存得自該同位核對矩陣之偶區塊行之資料。
16. 如申請專利範圍第9項之設備，其中資料流量為至少1十億位元/秒。
17. 如申請專利範圍第9項之設備，其中該設備係於至少一個積體電路實施。
18. 一種具體實現有機器可讀取指令程式之非暫時性電腦可讀取媒體，該等機器可讀取指令可由一數位處理設備執行來從事包含下列之操作：儲存包含資料子區塊之一已編碼的資料區塊；及使用一不規則的區塊結構化同位核對矩陣而以管線化方式解碼該資料區塊，其中該同位核對矩陣之至少兩個資料子區塊矩陣係讀取自且寫入於多數時鐘週期之各個週期；其中該等資料子區塊之讀取及寫入係均勻分布於一記憶體之至少兩個區之間，以及其中藉由最小化一成本函數到至少降低一預定長度之循環週期之數目，來最佳化使用於該資料子區塊中之移位值。
19. 如申請專利範圍第18項之媒體，其中一管線包含至少三層。
20. 如申請專利範圍第18項之媒體，其中該解碼係使用一置換器執行，該置換器使用移位值記憶體模組來儲存非零子區塊矩陣之位置及移位值/相對偏移值。
21. 如申請專利範圍第20項之媒體，其中該移位值記憶體模組包含唯讀記憶體。
22. 如申請專利範圍第18項之媒體，其中對一層有完全處理平行性。
23. 如申請專利範圍第18項之媒體，其中該記憶體之一第一區儲存得自該同位核對矩陣之奇區塊行之資料以及該記憶體之一第二區儲存得自該同位核對矩陣之偶區塊行之資料。
24. 一種用以解碼之裝置，該裝置包含：至少兩個用於儲存一已編碼之資料區塊之資料子區塊之儲存裝置；及用於使用一不規則區塊結構化同位核對矩陣而以管線化方式解碼該資料區塊之裝置，其中該同位核對矩陣之至少兩個資料子區塊矩陣係讀取自且寫入於多數時鐘週期之各個週期，其中該等資料子區塊之讀取及寫入係均勻分布於該等至少兩個儲存裝置之間，以及其中藉由最小化一成本函數到至少降低一預定長度之循環週期之數目，來最佳化使用於該資料子區塊中 之移位值。
25. 如申請專利範圍第24項之裝置，其中一管線包含至少三層。