TWI382659B - 時脈控制裝置與相關方法 - Google Patents

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時脈控制裝置與相關方法
本發明相關於一種時脈控制裝置與相關方法，尤指一種可降低能量消耗之時脈控制裝置與相關方法。
隨著科技的發展，可攜帶式資訊產品已經變成許多商務人士或一般民眾的必備用品，例如行動電話、個人數位助理(Personal Digital Assistant，PDA)、筆記型電腦，或是其它各式可攜帶式電子裝置等。對於可攜帶式電子裝置而言，除了各種操作上的功能需求外，使用者最重視的就是它的連續使用時間或待機時間，因此通常會針對可攜帶式電子裝置設計一些省電機制，當系統進入閒置狀態達到一預定時間後，可攜帶式電子裝置會適時地降低一些內部電路元件的操作頻率以減少能量消耗，進而延長其連續使用時間和待機時間。
無論是可攜帶式電子裝置或其它電腦系統，除了可藉由改變硬體設計之省電方法外(例如使用較省電的處理器)，亦可藉由簡易且低成本的軟體技術來達到省電目的。在先前技術中，系統一般於一正常模式下運作，當系統閒置達一預定時間後，此時會進入一省電模式。以電腦系統為例，在進入省電模式後電腦系統會陸續啟動螢幕保護程式或關閉螢幕及硬碟，以進入待命及休眠模式等省電模式，以減少電腦系統之電力消耗。至於電腦系統之閒置與否，通常端視電腦系統中之鍵盤或滑鼠等資料輸出/入裝置有否於預定時間內被使用者所按觸而定。
請參考第1圖，第1圖為先前技術中一時脈控制方法之流程圖。第1圖之流程圖包含下列步驟：
步驟100：開始。
步驟110：採用第一時脈訊號為系統時脈訊號；執行步驟120。
步驟120：判斷系統是否進入省電模式：若系統進入省電模式，執行步驟130；若系統未進入省電模式，執行步驟110。
步驟130：採用第二時脈訊號為系統時脈訊號；執行步驟140。
步驟140：判斷系統是否被喚醒：若系統被喚醒，執行步驟110；若系統未被喚醒，執行步驟130。
請參考第2圖，第2圖為執行第1圖之時脈控制方法時之訊號圖。在第2圖中，第一時脈訊號、第二時脈訊號、系統時脈訊號、省電訊號，以及喚醒訊號之波形分別由SCLK1 、SCLK2 、SSYSTEM 、SPOWER_DOWN ，以及SWAKEUP 來表示。如第2圖所示，第一時脈訊號之頻率高於第二時脈訊號之頻率。當系統在時間點T1欲進入省電模式時，此時會產生省電訊號SP O W E R _ D O W N ；當在時間點T2接收到喚醒訊號SW A K E U P 時，系統會離開省電模式。當系統在正常模式下運作時，系統時脈訊號SS Y S T E M 採用頻率較高之第一時脈訊號SC L K 1 ；當系統在省電模式下運作時，先前技術會採用頻率較低之第二時脈訊號SC L K 2 來作為系統時脈訊號SS Y S T E M ；當接收到喚醒訊號SW A K E U P 後，系統會離開省電模式而重新在正常模式下運作，此時先前技術會再度採用頻率較高之第一時脈訊號SC L K 1 來作為系統時脈訊號SS Y S T E M 。
在先前技術中，當系統在省電模式下運作時，會採用頻率較低之時脈訊號來作為系統時脈訊號，因此可達到省電的效果，然而頻率較低之時脈訊號仍會消耗系統的能量。
本發明提供一種可控制一系統在正常/省電模式下運作之時脈控制裝置，其包含一微處理器，其係依據一系統時脈來運作，並用來輸出一省電訊號；一閘控時脈裝置，用來依據一時脈訊號和一延遲致能訊號來輸出該系統時脈；一第一延遲裝置，用來依據該省電訊號和該時脈訊號來輸出一除能訊號；一第二延遲裝置，用來依據該省電訊號、該時脈訊號和一喚醒致能訊號來輸出該延遲致能訊號；一時脈產生裝置，用來依據該除能訊號或該喚醒致能訊號來輸出或中斷輸出該時脈訊號；以及一喚醒裝置，用來依據一喚醒訊號來輸出該喚醒致能訊號。
本發明另提供一種時脈控制方法，其包含依據一時脈訊號來輸出一系統於一正常模式下運作時所需之一系統時脈訊號；在該系統欲進入一省電模式時輸出一省電訊號；在接收到該省電訊號後關閉該時脈訊號以停止輸出該系統時脈訊號；在該系統欲從該省電模式進入該正常模式時輸出一喚醒致能訊號；在接收到該喚醒致能訊號後恢復輸出該時脈訊號；以及在恢復輸出該時脈訊號達一預定時間後依據該時脈訊號來輸出該系統時脈訊號。
請參考第3圖，第3圖之功能方塊圖說明了本發明中控制系統運作之一時脈控制裝置30。時脈控制裝置30包含一微處理器31、一閘控時脈(Gated Clock)元件32、一第一延遲單元33、一第二延遲單元34、一時脈產生單元35、一喚醒單元36、一中斷單元37，以及一即時計時器喚醒信號產生器(Real－time Clock Generator，RTC)38。微處理器31依據一系統時脈訊號SS Y S T E M 來運作，當系統欲進入省電模式時，微處理器31會產生一省電訊號SP O W E R _ D O W N ，並將省電訊號SP O W E R _ D O W N 傳至第一延遲單元33和第二延遲單元34。閘控時脈元件32可依據一時脈訊號SC L O C K 和一延遲致能訊號SD E A L Y _ E N A B L E 來產生系統時脈訊號SS Y S T E M ，並將系統時脈訊號SS Y S T E M 傳至微處理器31和中斷單元37。第一延遲裝置33耦接於微處理器31和時脈產生單元35，可依據省電訊號SP O W E R _ D O W N 和時脈訊號SC L O C K 來產生一除能訊號SD I S A B L E ，並將除能訊號SD I S A B L E 傳至時脈產生單元35。第二延遲裝置34耦接於微處理器31、閘控時脈元件32、、喚醒單元36、和時脈產生單元35，可依據省電訊號SP O W E R _ D O W N 、喚醒致能訊號SW A K E U P _ E N A B L E 和時脈訊號SC L O C K 來產生延遲致能訊號SD E A L Y _ E N A B L E ，並將延遲致能訊號SD E A L Y _ E N A B L E 傳至閘控時脈元件32。喚醒單元36可依據一外部喚醒訊號SW A K E U P _ E X T 或即時計時器喚醒信號產生器38所產生之內部喚醒訊號SW A K E U P _ I N T 來產生一喚醒致能訊號SW A K E U P _ E N A B L E 。中斷單元37可依據系統時脈訊號SS Y S T E M 對喚醒致能訊號SW A K E U P _ E N A B L E 取樣以產生一中斷訊號SD I S R U P T 。時脈產生單元35可依據喚醒致能訊號SW A K E U P _ E N A B L E 或除能訊號SD I S A B L E 來輸出訊號：當接收到喚醒單元36所產生之喚醒致能訊號SW A K E U P _ E N A B L E 時，時脈產生單元35會輸出時脈訊號SC L O C K ；當接收到第一延遲裝置33所產生之除能訊號SD I S A B L E 時，時脈產生單元35會中斷時脈訊號SC L O C K 的輸出。
請參考第4圖，第4圖為本發明時脈控制裝置30運作時之訊號圖。第4圖顯示了時脈訊號SC L O C K 、系統時脈訊號SS Y S T E M 、省電訊號SP O W E R _ D O W N 、延遲致能訊號SD E A L Y _ E N A B L E 、外部喚醒訊號SW A K E U P _ E X T /內部喚醒訊號SW A K E U P _ I N T ，以及中斷訊號SD I S R U P T 之波形。橫軸代表時間點，時間點T1代表系統進入省電模式的時間點，而時間點T6代表系統離開省電模式的時間點。
首先說明當系統從正常模式進入省電模式時時脈控制裝置30的運作。假使系統在時間點T1時欲進入省電模式，此時微處理器31會產生省電訊號SP O W E R _ D O W N ，第二延遲單元34在接收到省電訊號SP O W E R _ D O W N 後會輸出相對應的延遲致能訊號SD E A L Y _ E N A B L E 至閘控時脈元件32。接著，第一延遲單元33在接收到省電訊號SP O W E R _ D O W N 後會輸出相對應的除能訊號SD I S A B L E 至時脈產生單元35，因此時脈產生單元35會於時間點T2時中斷時脈訊號SC L O C K 的輸出。由於第二延遲裝置34係依據省電訊號SP O W E R _ D O W N 和時脈訊號SC L O C K 來產生延遲致能訊號SD E A L Y _ E N A B L E ，在本發明中，第二延遲單元34之動作會早於第一延遲單元33，如此第二延遲裝置34可在時脈產生單元35停止輸出時脈訊號SC L O C K 之前產生延遲致能訊號SD E A L Y _ E N A B L E 。由於閘控時脈元件32係依據時脈訊號SC L O C K 來產生之系統時脈訊號SS Y S T E M ，當時間點T2時脈訊號SC L O C K 的輸出中斷時，此時閘控時脈元件32亦從第二延遲單元34接收到相對應的延遲致能訊號SD E A L Y _E N A B L E ，告知此時系統欲進入省電模式，因此閘控時脈元件32會關閉系統時脈訊號SS Y S T E M 。
接下來說明當系統從省電模式進入正常模式時時脈控制裝置30的運作。當系統欲離開省電模式時，需要一喚醒訊號來重新啟動各元件的運作。喚醒訊號可為一外部喚醒訊號SW A K E U P _ E X T 或由即時計時器喚醒信號產生器38所產生的內部喚醒訊號SW A K E U P _ I N T 。當喚醒單元36於時間點T3收到外部喚醒訊號SW A K E U P _ E X T 或內部喚醒訊號SW A K E U P _ I N T 時，會產生相對應之喚醒致能訊號SW A K E U P _ E N A B L E 。在接收到喚醒致能訊號SW A K E U P _ E N A B L E 後，時脈產生單元35會於時間點T4時開始再度輸出時脈訊號SC L O C K 至閘控時脈元件32及第二延遲單元34。在接收到喚醒致能訊號SW A K E U P _ E N A B L E 及時脈產生單元35恢復輸出之時脈訊號SC L O C K 後，第二延遲單元34可延遲訊號輸出，亦即在接收到時脈產生單元35傳來之時脈訊號SC L O C K 後，第二延遲單元34並不會立即開啟延遲致能訊號SD E A L Y _ E N A B L E ，而是等到時脈訊號SC L O C K 穩定後，才會於時間點T5開啟延遲致能訊號SD E A L Y _ E N A B L E 。此時，閘控時脈元件32可開始依據時脈訊號SC L O C K 來輸出訊號，於時間點T6時開始恢復輸出在正常模式下運作時所需之系統時脈訊號SS Y S T E M 。接著，中斷單元37會於時間點T7時輸出中斷訊號SD I S R U P T 至微處理器31。最後，在接收到中斷訊號SD I S R U P T 後，微處理器31會於時間點T8時關閉省電訊號SP O W E R _ D O W N ，此時系統會完全脫離省電模式。
請參考第5圖，第5圖為本發明之時脈控制裝置30運作時之流程圖。第5圖之流程圖包含下列步驟：步驟500：開始。
步驟510：採用一時脈產生單元所產生之時脈訊號來作為系統時脈訊號；執行步驟520。
步驟520：判斷系統是否進入省電模式：若系統進入省電模式，執行步驟530；若系統未進入省電模式，執行步驟510。
步驟530：關閉時脈產生單元；執行步驟540。
步驟540：判斷系統是否被喚醒：若系統被喚醒，執行步驟550；若系統未被喚醒，執行步驟530。
步驟550：致能時脈產生單元；執行步驟560。
步驟560：在時脈產生單元之輸出穩定後，採用時脈產生單元所產生之時脈訊號來作為系統時脈訊號；執行步驟570。
步驟570：中斷喚醒系統；執行步驟580。
步驟580：離開省電模式。
在本發明中，當系統進入省電模式後，會於步驟530中關閉時脈產生單元35以中斷時脈訊號SC L O C K 之輸出，因此能更進一步降低能量消耗。當系統欲離開省電模式時，本發明並不會立即恢復時脈訊號SC L O C K 之輸出，而是等到時脈產生單元35之輸出穩定後，才會採用時脈產生單元所產生之時脈訊號SC L O C K 來作為系統時脈訊號SS Y S T E M ，再使系統完全脫離省電模式。
請參考第6圖，第6圖為本發明第一實施例中喚醒單元36之功能方塊圖。本發明第一實施例之喚醒單元36包含一或閘(OR Gate)62，當接收到外部喚醒訊號SW A K E U P _ E X T 或是由即時計時器喚醒信號產生器38所產生的內部喚醒訊號SW A K E U P _ I N T 其中之一時，喚醒單元36可產生相對應之致能訊號SW A K E U P _ E N A B L E 。
請參考第7圖，第7圖為本發明第二實施例中喚醒單元36之功能方塊圖。本發明第二實施例之喚醒單元36包含一或閘62和一彈跳抑制(De－bounce)電路64。彈跳抑制電路64可接收外部喚醒訊號SW A K E U P _ E X T 和即時計時器喚醒信號產生器38所產生之即時計時器時脈訊號SC L K _ R T C ，處理外部喚醒訊號SW A K E U P _ E X T 以降低雜訊，並輸出處理後之外部喚醒訊號SW A K E U P _ E X T ’至或閘62。當接收到外部喚醒訊號SW A K E U P _ E X T ’或是由即時計時器喚醒信號產生器38所產生的內部喚醒訊號SW A K E U P _ I N T 其中之一時，喚醒單元36可產生相對應之致能訊號SW A K E U P _ E N A B L E 。
請參考第8圖，第8圖為本發明第三實施例中喚醒單元36之功能方塊圖。本發明第三實施例之喚醒單元36係依據一外部喚醒訊號SW A K E U P _ E X T 來產生相對應之致能訊號SW A K E U P _ E N A B L E ，其包含一可程式密碼暫存器組81、一移位暫存器組82，和一比較器83。假設系統耦接於一協同處理器(Coprocessor)85、一串列介面控制器84，及複數個串列介面(Serial Interface)裝置86(第8圖僅顯示兩個串列介面裝置)，協同處理器85可透過串列介面控制器84和複數個串列介面裝置86溝通。在正常模式下，晶片80為主裝置(Master)而協同處理器85為副裝置(Slave)，晶片80之喚醒單元36可透過串列介面控制器84來控制複數個串列介面裝置86之運作。當欲進行喚醒程序以離開省電模式時，協同處理器85為主裝置而晶片80為副裝置，此時會透過一串列介面輸出外部喚醒訊號SW A K E U P _ E X T 至喚醒單元36，此串列介面可為I2C(Inter－Integrated Circuit)介面，其可透過一串列資料(Serial Data，SDA)匯流排和一串列時脈(Serial Clock，SCL)匯流排來傳遞外部喚醒訊號SW A K E U P _ E X T 。串列介面控制器84可和喚醒單元36整合為單一晶片80。可程式密碼暫存器組81內存有相關於每一串列介面裝置86之裝置識別碼(Device ID)，移位暫存器組82在接收到外部喚醒訊號SW A K E U P _ E X T 後，會將串列資料處理以輸出至比較器83，比較器83則會依據可程式密碼暫存器組81內存之資料和外部喚醒訊號SW A K E U P _ E X T 來產生相對應之喚醒致能訊號SW A K E U P _ E N A B L E 。
本發明第一實施例之喚醒單元36不需內部時脈即可運作，但雜訊免疫力較差。本發明第二實施例之喚醒單元36需要內部時脈才能運作(SC L K _ R T C )，但雜訊免疫力較佳。本發明第三實施例之喚醒單元36利用SCL匯流排來控制移位暫存器組82，因此不需內部時脈即可運作，同時可程式密碼暫存器組81具有記憶功能，即使關閉系統時脈也不會影響正常運作。本發明第三實施例係利用常用的通訊協定來執行外部喚醒，不但不需使用內部時脈，同時亦能避免因雜訊所造成之誤動作。
第6圖至第8圖所示之喚醒單元36僅為本發明之實施例，並不侷限本發明之範疇。在本發明中，當系統進入省電模式後，會關閉時脈訊號以降低能量消耗。當系統欲離開省電模式時，本發明並不會立即採用時脈訊號來作為系統時脈訊號，而是等到時脈訊號之輸出穩定後，才會採用時脈訊號來作為系統時脈訊號，再使系統完全脫離省電模式。因此，本發明不但在進入省電模式後可更進一步降低能量消耗，且系統在模式切換後即可立即地正常運作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
30．．．時脈控制裝置
31．．．微處理器
32．．．閘控時脈元件
33、34．．．延遲單元
35．．．時脈產生單元
36．．．喚醒單元
37．．．中斷單元
62．．．或閘
64．．．彈跳抑制電路
81．．．可程式密碼暫存器組
82．．．移位暫存器組
83．．．比較器
85．．．協同處理器
86．．．串列介面裝置
SDA．．．串列資料匯流排
SCL．．．串列時脈匯流排
38．．．即時計時器喚醒信號產生器
100－140、500－580．．．步驟
T1－T8．．．時間點
第1圖為先前技術中一時脈控制方法之流程圖。
第2圖為執行第1圖之時脈控制方法時之訊號圖。
第3圖為本發明中一時脈控制裝置之功能方塊圖。
第4圖為本發明之時脈控制裝置運作時之訊號圖。
第5圖為本發明之時脈控制裝置運作時之流程圖。
第6圖為本發明第一實施例中喚醒單元之功能方塊圖。
第7圖為本發明第二實施例中喚醒單元之功能方塊圖。
第8圖為本發明第三實施例中喚醒單元之功能方塊圖。
30．．．時脈控制裝置
31．．．微處理器
32．．．閘控時脈元件
33、34．．．延遲單元
35．．．時脈產生單元
36．．．喚醒單元
37．．．中斷單元
38．．．即時計時器喚醒信號產生器

Claims (17)

  1. 一種時脈控制裝置，用來控制一系統在一正常模式和一省電模式下之切換運作，該時脈控制裝置包含：一時脈產生單元，其在被一除能訊號觸發時會中斷一時脈訊號之輸出，而在被一喚醒致能訊號觸發時會恢復該時脈訊號之輸出；一微處理器，其依據一系統時脈訊號來運作，並透過輸出一省電訊號以將該系統由該正常模式切換至該省電模式；一喚醒單元，其依據一喚醒訊號來輸出一喚醒致能訊號以將該系統由該省電模式切換至該正常模式；一閘控時脈元件，用來依據該時脈訊號和一延遲致能訊號來輸出該系統時脈；一第一延遲單元，用來依據該省電訊號來提供該除能訊號，其中在被該省電訊號觸發時，該第一延遲單元於一第一預定時間後切換該除能訊號之電位，以使該時脈產生單元中斷該時脈訊號之輸出；一第二延遲單元，用來依據該省電訊號、該時脈訊號和該喚醒致能訊號來輸出該延遲致能訊號，其中：在被該省電訊號觸發時，該第二延遲單元於一第二預定時間後切換該延遲致能訊號之電位，以使該閘控時脈單元中斷該系統時脈訊號之輸出；且 在被該喚醒致能訊號觸發時，該第二延遲單元於一第三預定時間後切換該延遲致能訊號之電位，使得在該時脈產生裝置依據該喚醒致能訊號恢復輸出之該時脈訊號達到穩定後，該閘控時脈元件再輸出達到穩定之該時脈訊號以作為該系統時脈訊號。
  2. 如請求項1所述之時脈控制裝置，其中該第一預定時間長於該第二預定時間。
  3. 如請求項1所述之時脈控制裝置，其另包含：一中斷單元，用來依據該喚醒致能訊號來輸出一中斷信號。
  4. 如請求項3所述之時脈控制裝置，其中該微處理器係於接收到該中斷信號後中斷輸出該省電訊號。
  5. 如請求項1所述之時脈控制裝置，其另包含：一即時計時器(Real-time Clock Generator，RTC)喚醒信號產生器，用來產生該喚醒訊號。
  6. 如請求項5所述之時脈控制裝置，其中該即時計時器喚醒信號產生器係於該系統欲離開該省電模式時產生 該喚醒訊號。
  7. 如請求項1所述之時脈控制裝置，其中該喚醒單元係依據一週邊裝置所產生之該喚醒訊號來輸出該喚醒致能訊號。
  8. 如請求項1所述之時脈控制裝置，其中該喚醒單元係包含一彈跳抑制(De-bounce)電路。
  9. 如請求項1所述之時脈控制裝置，其中該時脈控制裝置係耦接於一協同處理器(Coprocessor)和複數個串列介面(Serial Interface)裝置，且包含：一串列介面控制器，用來控制從該複數個串列介面裝置以串列方式傳來之該喚醒訊號。
  10. 如請求項9所述之時脈控制裝置，其中該喚醒單元係包含：一移位暫存器，用來接收並處理該喚醒訊號，以產生相對應之輸出資料；一可程式密碼暫存器，其內存有相對應於每一串列介面裝置之識別資料；以及一比較器，用來依據該移位暫存器之輸出資料和該可程式密碼暫存器內存之識別資料來輸出該喚醒致能 訊號。
  11. 一種時脈控制方法，其包含：依據一時脈訊號來輸出一系統於一正常模式下運作時所需之一系統時脈訊號；在該系統欲進入一省電模式時輸出一省電訊號；在接收到該省電訊號後關閉該時脈訊號以停止輸出該系統時脈訊號；在該系統欲從該省電模式進入該正常模式時輸出一喚醒致能訊號；在接收到該喚醒致能訊號後恢復輸出該時脈訊號；以及在恢復輸出該時脈訊號達一預定時間後依據該時脈訊號來輸出該系統時脈訊號。
  12. 如請求項11所述之時脈控制方法，其另包含：判斷該系統是否欲進入該省電模式。
  13. 如請求項11所述之時脈控制方法，其另包含：判斷該系統是否欲從該省電模式進入該正常模式。
  14. 如請求項11所述之時脈控制方法，其另包含：產生該時脈訊號。
  15. 如請求項11所述之時脈控制方法，其中在該系統欲從該省電模式進入該正常模式時係依據一週邊裝置所產生之一喚醒訊號來輸出該喚醒致能訊號。
  16. 如請求項11所述之時脈控制方法，其中在該系統欲從該省電模式進入該正常模式時係依據一即時計時器喚醒信號產生器所產生之一喚醒訊號來輸出該喚醒致能訊號。
  17. 如請求項11所述之時脈控制方法，其另包含：在恢復輸出該時脈訊號達該預定時間後且依據該時脈訊號來輸出該系統時脈訊號後，停止輸出該省電訊號。
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