TWI381454B - 具有摻雜金屬位置之介電電荷補獲材料 - Google Patents

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Description

具有摻雜金屬位置之介電電荷補獲材料
本發明大體上關於記憶體器件,且在一特定實施例中,本發明關於用於處理介電電荷捕獲材料以便在該等被處理的材料中產生金屬位置之一梯度的方法,以及利用如此之被處理的電荷捕獲材料作為電荷捕獲節點的記憶體裝置。
記憶體器件典型地係被提供為電腦或其他電子器件中的內部、半導體、積體電路。記憶體具有許多種類,例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、以及快閃記憶體。
快閃記憶體器件已發展成為用於廣範圍之電子應用的非揮發記憶體之一流行來源。非揮發記憶體係一種可在某些延長期保留其資料值而無需施加電力的記憶體。快閃記憶體器件一般使用一種允許高記憶體密度、高可靠性及低電耗的單電晶體記憶體單元。在該等單元之閾電壓中之變化,經由電荷貯存或捕獲層之程式化或其他物理現象,決定各個單元之該資料值。藉由界定兩個或更多個閾電壓範圍以相應於單獨的資料值,一個或多個位元之資訊可被貯存於各個單元上。快閃記憶體及其它非揮發記憶體之常見用途包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲機、設備、車輛、無線器件、行動電話及可移除記憶體模組,且非揮發記憶體之 用途仍持續擴大。
快閃記憶體一般利用兩個被稱為NOR快閃記憶體及NAND快閃記憶體的基本構造之一。該命名係源自用於讀取該等器件的邏輯。在NOR快閃記憶體構造中,一行記憶體單元與耦合至一位元線的各個記憶體單元並聯耦合。在NAND快閃記憶體構造中,一行記憶體單元僅與該行中耦合至一位元線的該第一記憶體單元串聯耦合。
一種常見的快閃記憶體係氮化物唯讀記憶體(NROM),有時被稱為矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體。這些器件一般包含氮化矽(Si3 N4 )作為一電荷捕獲節點,雖然亦可使用其他介電材料。藉由在一記憶體單元內之該電荷捕獲節點中積累電荷或放電,該記憶體單元之該閾電壓可被改變。隨著記憶體單元變小,積累足夠電荷以容易地區分不同的資料狀態一般會變得更難,且該電荷捕獲節點之電荷保存能力變得更加關鍵。
基於上述原因以及對閱讀及理解本說明文之熟悉本技術者來說顯而易見的其他原因,需要一種用於非揮發記憶體器件中的替代電荷捕獲材料。
在如下該等實施例之詳細描述中,將參考形成該描述之一部分的該等圖式,其中該等圖式藉由描繪本發明可被實施的具體實施例而被顯示。這些實施例被充分詳細地描述以便使熟悉本技術者可實施本發明之該等實施例,並且應理解其他實施例亦可被使用及可做出處理、化學、電氣或 機械之變化而不脫離本發明。因此,如下之該詳細敍述不應以一種限制性的意義來理解。
本發明之該等不同的實施例利用一介電電荷捕獲材料之電漿處理以將金屬位置併入於該電荷捕獲材料之一部分中。這些金屬位置有助於增加的電荷貯存及保存。這些被處理的電荷捕獲材料可被使用於積體電路記憶體器件的製造中。
圖1為根據本發明之一實施例聯繫於(例如耦合至)一處理器130作為一電子系統之部分的記憶體器件100之一簡化方塊圖。一些電子系統之實例包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲機、設備、車輛、無線器件、行動電話、記憶體模組等。該處理器130可為一記憶體控制器或其他外部處理器。
記憶體器件100包括一被配置於行及列中的記憶體單元陣列104。該記憶體單元陣列104包含根據一個或多個該等不同之實施例的電荷捕獲節點。雖然該等不同的實施例將主要參考NAND記憶體陣列而被描述,但該等不同的實施例並不限於該記憶體陣列104之一具體構造。其他適用於該等實施例的陣列構造之一些實例包括NOR陣列、AND陣列及虛擬接地陣列。
一列解碼電路系統108及一行解碼電路系統110被提供以對位址信號解碼。位址信號被接收及解碼以存取記憶體陣列104。記憶體器件100亦包含輸入/輸出(I/O)控制電路系統112以管理對該記憶體器件100輸入命令、位址及資料及 自該記憶體器件100輸出資料及狀態資訊。一位址寄存器114係耦合於I/O控制電路系統112及列解碼電路系統108和行解碼電路系統110之間以便在解碼之前鎖存該等位址信號。一命令寄存器124係耦合於I/O控制電路系統112及控制邏輯116之間以便鎖存進來的命令。控制邏輯116回應該等命令控制該記憶體陣列104之存取並為該外部處理器130產生狀態資訊。該控制邏輯116係耦合至列解碼電路系統108及行解碼電路系統110以便反應該等位址而控制該列解碼電路系統108及該行解碼電路系統110。
控制邏輯116亦耦合至一緩存寄存器118。緩存寄存器118被控制邏輯116指示鎖存進來的及出去的資料,以便在該記憶體陣列104分別忙於寫入或讀取其他資料時暫時地貯存資料。在一寫入操作時,資料從該緩存寄存器118被傳遞至資料寄存器120以便轉移至該記憶體陣列104;然後新資料從該I/O控制電路系統112被鎖存於該緩存寄存器118中。在一讀取操作時,資料從該緩存寄存器118被傳遞至該I/O控制電路系統112以便輸出至該外部處理器130;然後新資料從該資料寄存器120被傳遞至該緩存寄存器118。一狀態寄存器122被耦合於I/O控制電路系統112及控制邏輯116之間以鎖存該狀態資訊以便輸出至該處理器130。
記憶體器件100在控制邏輯116處經由一控制連接132接收來自處理器130的控制信號。該等控制信號可包含一晶片啟用CE #、一命令鎖存啟用CLE 、一位址鎖存啟用ALE 及一寫入啟用WE #。記憶體器件100從處理器130經由一多路 輸入/輸出(I/O)匯流排134接收命令(命令信號形式)、位址(位址信號形式)及資料(資料信號形式)並經由I/O匯流排134輸出資料至處理器130。
具體來說,該等命令經由輸入/輸出(I/O)匯流排134之I/O接腳[7:0]在I/O控制電路系統112被接收並被寫入至命令寄存器124。該等位址經由匯流排134之輸入/輸出(I/O)接腳[7:0]在I/O控制電路系統112被接收並被寫入至位址寄存器114。對於8位元器件該等資料經由輸入/輸出(I/O)接腳[7:0]或對於16位元器件經由I/O接腳[15:0]在I/O控制電路系統112被接收並被寫入至緩存寄存器118。之後該等資料被寫入資料寄存器120用以對記憶體陣列104程式化。對於另一個實施例來說,緩存寄存器118可被省略,且該等資料直接被寫入資料寄存器120。資料對於8位元器件亦經由輸入/輸出(I/O)接腳[7:0]或對於16位元器件經由接腳[15:0]被輸出。熟悉本技術者將明瞭,可提供附加電路系統及信號,且圖1之該記憶體器件為有助於著眼於本發明揭示而被簡化。此外,雖然圖1之該記憶體器件依照常規而被描述以接收及輸出該等不同之信號,應注意該等不同的實施例並不被該被描述之特定信號及I/O配置限制,除非在此特意指出。
圖2為根據本發明之一實施例的浮點電晶體或記憶體單元200之截面圖。該記憶體單元200被形成於一半導體基板205上。在一實施例中,該基板205為一單晶矽基板。在另一個實施例中,基板205為一p型單晶矽基板。
該閘極介電體210形成於該基板205之一主動區域上,於其上將形成記憶體單元。該閘極介電體210可藉由該矽基板205之熱氧化而形成。或者,該閘極介電體210可藉由一介電材料之一氈覆沉積例如化學氣相沉積(CVD)或物理氣相沉積(PVD)而形成。在一實施例中,閘極介電體210含有氧化矽(SiO2 ),但亦可替代地包含高K介電體例如HfO2 、ZrO2 、Al2 O3 、HfSiON、La2 O3 、Y2 O3 等。
源極/漏極區215係形成於該基板205中,通常鄰近該閘極介電體210。該記憶體單元200之一通道區被該基板在該源極/漏極區之間之該區域界定。源極/漏極區215之導電類型一般與該基板205之導電類型相反。舉例來說,對於一p型基板205,該等源極/漏極區215可具有一n+型導電類型。
一電荷捕獲節點220係形成於該閘極介電體210上。在一實施例中該電荷捕獲節點220為一個或多個將貯存一指示該記憶體單元200之一程式化狀態之電荷的介電材料層。該電荷捕獲節點220之一植入區222具有金屬位置之一梯度。該植入區222之形成將參考圖4而被詳細描述,且其發生於該整合介電體225的形成之前。
在一實施例中,該電荷捕獲節點220含有氮化矽。雖然該氮化矽可具有Si3 N4 的化學計量式,但該氮化矽亦可進一步為計量式為SiNx 其中x小於4/3的富矽氮化矽,或計量式為SiNx其中x 大於4/3的富氮氮化矽。
該整合介電體225係形成於該電荷捕獲節點220上。該整合介電體225包括一介電材料。在一實施例中,整合介電 體225包括氧化矽(SiO2 ),但亦可替代地包含高K介電體例如二氧化鉿(HfO2 )、二氧化鋯(ZrO2 )、氧化鋁(Al2 O3 )、氧化鉿鋁(AlHfOx )等。在不同實施例中該等介電體可為單層或多層介電體。
一控制閘極230係形成於該整合介電體225上。該控制閘極230可包含一層或多層導電材料。在一實施例中,該控制閘極230含有一導電摻雜多晶矽。在另一實施例中,該控制閘極230包含在多晶矽層上的含金層,例如在導電摻雜多晶矽層上的難熔金屬矽化物層。用於金屬柵極之金屬如鉻(Cr)、鈷(Co)、鉿(Hf)、鉬(Mo)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鎢(W)、釩(V)、鋯(Zr)及金屬氮化物(包括例如氮化鈦、氮化鉭、氮化碳鉭、氮化鎢)一般被視為難熔金屬。在另一實施例中,該控制閘極230含有多個含金層,例如在該整合介電體225上的氮化鈦(TiN)障壁層、在該障壁層之上的鈦(Ti)黏著層及在該黏著層上的鎢(W)層。
一蓋子235一般係形成於該控制閘極230上以充當一絕緣體及障壁層,以便在之後的處理中保護該控制閘極230。該蓋子235含有一介電材料並可包含如氧化矽(SiOx )、氮化矽(SiNx )及氮氧化矽(SiOx Ny )之介電體。在一實施例中,該蓋子235為氮化矽,藉由如CVD之方法形成。
該柵極堆疊,即閘極介電體210、電荷捕獲節點220、整合介電體225、控制閘極230及蓋子235可被繪製以界定一記憶體器件之字元線。應注意額外層可形成該柵極堆疊,例如抑制相對層之間擴散的障壁層或促進相對層之間之黏 合的黏著層。側壁隔離物240可形成於該柵極堆疊之側壁上以保護及使該等側壁絕緣。側壁隔離物240一般係與被用於該蓋子235之介電材料相同的介電材料,但可包含其他介電材料。其形成可包括在該等繪製之柵極堆疊上之介電材料層之一氈覆沉積,接著各向異性蝕刻以優先地移除該介電材料層之水平部分,留下鄰近該等柵極堆疊之該等側壁的垂直部分。
圖3為電荷捕獲節點220之截面圖,顯示在電荷捕獲材料中之該植入區222的更多細節。圖3概念地顯示金屬位置345之該梯度,其在該電荷捕獲節點220之表面350附近具有一更高的濃度。該表面350為該電荷捕獲節點220之表面,其曝露於一電漿(例如氨電漿、氮電漿、氬電漿、氦電漿或氫電漿)以進行金屬植入,如參考圖4而被詳細描述。在一實施例中,該等金屬位置345在該表面350附近之一濃度為大約1016 -1020 顆粒/cm3 。在另一實施例中,該等金屬位置345延伸至一小於該電荷捕獲節點220之該厚度355之深度。在另一實施例中,該等金屬位置345延伸至一小於該電荷捕獲節點220之該厚度355之大約一半的深度。應注意金屬顆粒之分佈可為均勻的或根據需要而分級,即該金屬顆粒分佈可為均勻的或根據需要而分級。
圖4顯示一電漿反應器系統360,例如一電漿增強化學氣相沉積(PECVD)反應器系統,其適用於本發明之該等實施例。熟悉如此裝置的人可理解圖4為一簡化圖,且典型的電漿反應器系統可包含額外的或替換的元件。一般來說, 任何被描述於此能產生一電漿的反應器系統360都可被用於該等不同的實施例。
一支撐一基板464的第一電極462例如一導電台被定位於一室466中。該電極462一般連接至一接地節點468。一氣體入口470被提供以導入組分氣體至該室466中。該等組分氣體組成該電漿472。該等組分氣體一般在該反應器460之操作期間被持續地提供至該室466。該等組分氣體至少包含氨(NH3 )、氬(Ar)、氫(H2 )、氦(He)或氮(N2 ),或在該室466中之周圍氣體。在一實施例中,該等組分氣體包含大約2000-4000 sccm之氨及大約2000 sccm之載體或周圍空氣,或在該等組分氣體中大約30-50體積%之氨。
一第二電極474位於該室466中並被連接至一電源476。一氣體出口478允許過量或消耗氣體可藉由例如一真空泵(未顯示)從該室466中移除。例如經由橫跨該等電極474及462施加RF(射頻)能量,在該室中激發該等組分氣體可被使用以產生該電漿472。雖然該系統360係顯示為使用一交流電源以產生該電漿472,但其他電漿源亦為已知,例如電子迴旋共振(ECR)、反射電子、螺旋波、電感耦合電漿(ICP)及變換耦合電漿(TCP)。
不管該電漿源如何,該電漿472被形成為同時與金屬及基板464之該表面接觸。該金屬將充當一在該基板464之表面上用於在介電電荷捕獲材料中產生該等金屬位置的源,例如圖3所顯示之實例。該金屬源可包含該系統360之一元件,例如該室466之一內壁或該電極474。或者,該金屬源 可包含一位於該室466中用於與該電漿472接觸的犧牲性切片(未顯示)在一實施例中,該金屬源含有一難熔金屬。用於金屬柵極之金屬如鉻(Cr)、鈷(Co)、鉿(Hf)、鉬(Mo)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鎢(W)、釩(V)、鋯(Zr)及金屬氮化物(包括例如氮化鈦、氮化鉭、氮化碳鉭、氮化鎢)一般被視為難熔金屬。在另一實施例中,該金屬源包含一貴金屬或近貴金屬,例如銀(Ag)、金(Au)、鈀(Pd)、鉑(Pt)、錸(Rh)、銥(Ir)、釕(Ru)及鋨(Os)。
在操作中,該電漿472將包含多種能量元件,例如原子、游離基、離子、電子及光子。該電漿472之至少一些該等能量元件與該金屬源的接觸可從該金屬源釋放金屬游離離子。然後這些金屬離子可被植入該基板464之表面,例如用於電荷捕獲節點的介電電荷捕獲材料。該介電電荷捕獲材料中之金屬離子的積累在其電子狀態被復原時將產生該等金屬位置。許多這些金屬位置被預期具有一原子標度的顆粒尺寸,例如大約3-4埃。
在該介電電荷捕獲材料中該等金屬位置之深度及濃度將部分地隨著被施加以產生該電漿的電力而定,更高的電力導致該等金屬位置之更深的植入及更高的濃度。在一實施例中,該電漿472使用一大約200-1000瓦的電源產生。在另一個實施例中,該電漿472使用一大約400-800瓦之電源產生。更長時間曝露於該電漿中一般亦將導致金屬位置的更高濃度及更深植入該表面。在一實施例中,使用曝露時間為80-400秒。在另一實施例中,選擇電力及曝露時間之 組合以產生在該電荷捕獲節點表面附近具有大約1018 -1020 顆粒/cm3 等級的金屬位置濃度。在又另一實施例中,選擇電力及曝露時間之組合以產生在離該電荷捕獲節點之該表面大約2奈米處具有大約1017 -1019 顆粒/cm3 等級的金屬位置濃度。在又另一實施例中,選擇電力及曝露時間之組合以產生在該電荷捕獲節點之該表面的4奈米內大體上下降兩個等級級數的金屬位置濃度梯度。
表1列出使用氨電漿、鈦金屬源及氮化矽介電層在不同電力及曝露時間之多種實例的金屬位置之濃度,其係以動態二次離子質譜法(動態SIMS)測定。動態SIMS係普遍用於作材料深度剖視圖的技術。表1中之濃度單位係任意的,且該等資料被動態SIMS分析中固有的基質效應偏斜,但該等資料大體上顯示在該等不同樣本之間的該等相對濃度量。因此,表1之該等資料說明電力及時間之間的關係並顯示藉由調整曝露時間在兩個不同的電力位準可產生相似的濃度值,反之亦然。
在一實施例中,該電荷捕獲材料中之該等金屬位置構成小於約0.5原子%(at%)之該電荷捕獲節點。在另一個實施 例中,該電荷捕獲材料中之該等金屬位置構成至少約0.0001原子%的電荷捕獲節點。在又另一實施例中,該電荷捕獲材料中之該等金屬位置構成約0.0001-0.5原子%的電荷捕獲節點。該過程可被修正以用於多種電漿,包括上述該等電漿,被提供之適當材料從該等側壁被噴濺於該室中。
雖然在任何給定的電力/時間組合的金屬位置之實際深度及濃度將隨介電材料及金屬源選擇而定,但一測試材料層之濃度分佈剖視圖可使用習知之分析技術而輕易產生。飛行時間二次離子質譜法(ToF-SIMS)係被普遍用於分析一材料表面以獲得該表面之元素及分子化學資訊的技術。藉由該測試表面之受控蝕刻以在不同深度對該樣本分段,一材料之濃度分佈剖視圖可在避免動態SIMS之該基質效應的同時被產生。因此,對於所選擇的介電材料及金屬源,適當的電漿電力及反應時間可被決定以獲得一理想的濃度分佈剖視圖。
雖然植入作為一種形成該等金屬位置的方法被討論於描述於此之該等實施例中,應理解其他形成一被分佈之金屬介電的方法亦可被修正以用於該等不同的實施例。舉例來說,可被使用與薄金屬層交替以形成隨後被分佈之金屬介電的薄金屬層之分層結構以形成該分佈結構。在一實施例中這可藉由一薄層金屬之一ALD或CVD沉積而達成,該薄層金屬之ALD或CVD沉積與一薄層介電之ALD增長交替以便隨後在該介電中形成一被分佈之金屬。
圖5顯示在氮化矽層中鈦位置之代表性濃度梯度,其可藉ToF-SIMS測定及將該樣本分段成不同深度。在圖5中之該示例性實施例中,一具有約85埃之深度之氮化矽的一樣本在鈦金屬源存在下使用氨電漿而進行電漿處理。如圖5所顯示,此實例具有顯示金屬位置之明顯梯度的鈦植入,在約35埃之深度之濃度比該氮化矽材料之該表面處之濃度小約兩個等級級數。雖然在圖5中縱坐標單位係任意的,但一實施例之表面濃度係在1018 -1020 顆粒/cm3 之範圍內。
根據本發明之實施例處理的電荷捕獲節點係顯示相較於相似的未處理電荷捕獲介電體,其程式及抹除電壓展現出改良。表2顯示在平帶之程式及抹除電壓,指出相比於對照組,在被處理之電荷捕獲節點上累積電荷或釋放電荷所需之電位級數降低。
結論
已描述具有植入金屬位置之介電材料並適於作為非揮發記憶體單元之電荷捕獲節點使用。藉由使用氨電漿及金屬源將金屬位置併入於介電電荷捕獲材料中,可促進改良的 程式化及抹除電壓。
雖然已以特定實施例顯示及描述,但熟悉本技術者將理解任何被計算以達到相同目的之配置可被用於該等被顯示之特定實施例。本發明之許多改變對熟悉本技術者係顯而易見的。因此,此申請案旨在涵蓋本發明之任何改變及變型。
100‧‧‧記憶體器件
104‧‧‧記憶體陣列
108‧‧‧列解碼電路系統
110‧‧‧行解碼電路系統
112‧‧‧I/O控制電路系統
114‧‧‧位址寄存器
116‧‧‧控制邏輯
118‧‧‧緩存寄存器
120‧‧‧資料寄存器
122‧‧‧狀態寄存器
124‧‧‧命令寄存器
130‧‧‧處理器
132‧‧‧控制連接
134‧‧‧I/O匯流排
200‧‧‧記憶體單元
205‧‧‧半導體基板
210‧‧‧閘極介電體
215‧‧‧源極/漏極區
220‧‧‧電荷捕獲節點
222‧‧‧植入區
225‧‧‧整合介電體
230‧‧‧控制閘極
235‧‧‧蓋子
240‧‧‧側壁隔離物
345‧‧‧金屬位置
350‧‧‧表面
355‧‧‧厚度
460‧‧‧反應器
462‧‧‧第一電極
464‧‧‧基板
466‧‧‧室
468‧‧‧接地節點
470‧‧‧氣體入口
472‧‧‧電漿
474‧‧‧第二電極
476‧‧‧電源
478‧‧‧氣體出口
圖1為根據本發明之一實施例聯繫於一處理器作為電子系統之部分的記憶體器件之一簡化方塊圖。
圖2為根據本發明之一實施例的記憶體單元之截面圖。
圖3為圖2中該記憶體單元之電荷捕獲節點之截面圖。
圖4為適用於本發明之實施例之反應器系統之圖示。
圖5為在本發明之示例性實施例之氮化矽層中鈦的代表性濃度梯度之曲線圖。
200‧‧‧記憶體單元
205‧‧‧半導體基板
210‧‧‧閘極介電體
215‧‧‧源極/漏極區
220‧‧‧電荷捕獲節點
222‧‧‧植入區
225‧‧‧整合介電體
230‧‧‧控制閘極
235‧‧‧蓋子
240‧‧‧側壁隔離物

Claims (25)

  1. 一種形成記憶體單元之方法,其包括:一半導體基板之一主動區域上形成一閘極介電體;在該閘極介電體上形成一介電電荷捕獲材料;從至少包括氨、氮、氬、氦或氫之成份氣體產生一電漿;將該電漿同時與一固態金屬源及該介電電荷捕獲材料之表面接觸,藉此從固態金屬源將金屬位置植入該介電電荷捕獲材料之該表面中;於該金屬位置植入該介電電荷捕獲材料之該表面後,在該介電電荷捕獲材料上形成一整合介電體;及在該整合介電體上形成一控制閘極。
  2. 如請求項1之方法,其中該介電電荷捕獲材料之形成係包括形成氮化矽材料。
  3. 如請求項1或2之方法,其中該電漿產生係包括使用約200-1000瓦之電力產生該電漿。
  4. 如請求項3之方法,其中該電漿之產生係包括使用約400-800瓦之電力產生該電漿。
  5. 如請求項1之方法,其進一步包括使用用於產生該電漿的電力和用於將該電漿同時與該固態金屬源及該介電電荷捕獲材料之表面接觸的曝露時間之組合以產生該等金屬位置之濃度,其在該介電電荷捕獲材料之該表面附近具有約1016 -1020 顆粒/cm3 之等級。
  6. 如請求項5之方法,其進一步包括使用用於產生該電漿 之該電力和用於將該電漿同時與該固態金屬源及該介電電荷捕獲材料之表面接觸之該曝露時間之組合以產生該等金屬位置之濃度,其在離該介電電荷捕獲材料之該表面大約2奈米處具有一大約1017 -1019 顆粒/cm3 之等級。
  7. 如請求項6之方法,其進一步包括使用用於產生該電漿之該電力和用於將該電漿同時與該固態金屬源及該介電電荷捕獲材料之表面接觸之該曝露時間之組合以產生在離該介電電荷捕獲材料之該表面4奈米內大體上下降兩個等級級數的該等金屬位置之濃度梯度。
  8. 如請求項1或5之方法,其中將該等金屬位置植入該介電電荷捕獲材料之該表面中係進一步包括將足夠的金屬位置植入該介電電荷捕獲材料之該表面中直到該等金屬位置構成該介電電荷捕獲材料的約0.0001-0.5原子%。
  9. 如請求項1或5之方法,其中該電漿之產生及該電漿與該固態金屬源之接觸係包括在一反應器系統中產生該電漿及使電漿與包含該反應器系統之元件之固態金屬源接觸。
  10. 如請求項1或5之方法,其中該電漿與該固態金屬源之接觸包括將該電漿與一從難熔金屬、貴金屬及近貴金屬所組構成的群組中選出的固態金屬源接觸。
  11. 如請求項1或5之方法,其中從至少包括氨、氮、氬、氦或氫的組分氣體產生該電漿係包括從該等組分氣體及至少一周圍氣體產生該電漿。
  12. 如請求項11之方法,其中從組分氣體產生該電漿係包括 從包括約30-50體積%之該組分及周圍氣體的組分氣體產生該電漿。
  13. 如請求項1之方法,其中將該電漿同時與固態金屬源及該介電電荷捕獲材料之表面接觸藉此將金屬位置植入氮化矽材料之該表面中之步驟係包括將該電漿同時與鈦金屬源及該氮化矽材料之該表面接觸,藉此將固態鈦金屬位置植入該氮化矽材料之該表面中。
  14. 如請求項13之方法,其進一步包括使用用於產生該電漿的電力和用於將該電漿同時與該固態鈦金屬源及該氮化矽材料之該表面接觸的曝露時間之組合以產生該等鈦金屬位置之濃度,其在該氮化矽材料之該表面附近具有約1018 -1020 顆粒/cm3 的等級、在離該介電層之該表面大約2奈米處具有約1017 -1019 顆粒/cm3 的等級及在離該介電層之該表面4奈米內大體上下降兩個等級級數的濃度梯度。
  15. 如請求項13或14之方法,其中將該等鈦金屬位置植入該氮化矽材料之該表面係進一步包括將足夠的鈦金屬位置植入該氮化矽材料之該表面直到該等鈦金屬位置構成該氮化矽材料之至少0.1原子%並小於該介電層之0.5原子%。
  16. 如請求項13或14之方法,其中從組分氣體產生該電漿係包括從包括約30-50體積%之該組分及周圍氣體的組分氣體產生該電漿。
  17. 一種記憶體單元,其包括: 在一半導體基板之一主動區域上的閘極介電體;一在該閘極介電體上的電荷捕獲節點;一在該電荷捕獲節點上的整合介電體;及一在該整合介電體上的控制閘極;其中該電荷捕獲節點包括一具有植入區的介電電荷捕獲材料,該植入區包括在該介電電荷捕獲材料之表面附近具有約1016 -1020 顆粒/cm3 之等級的金屬位置濃度。
  18. 如請求項17之記憶體單元,其中該介電電荷捕獲材料包括氮化矽材料。
  19. 如請求項17或18之記憶體單元,其中該植入區進一步包括在離該介電電荷捕獲材料之該表面約2奈米處具有約1017 -1019 顆粒/cm3 之等級的金屬位置濃度。
  20. 如請求項19之記憶體單元,其中該植入區進一步包括在離該介電電荷捕獲材料之該表面4奈米內大體上下降兩等級級數的該等金屬位置之濃度梯度。
  21. 如請求項19之記憶體單元,其中該植入區之該等金屬位置延伸至一小於該介電電荷捕獲材料之厚度之一半的深度。
  22. 如請求項17或18之記憶體單元,其中該植入區之金屬位置之該濃度構成該介電電荷捕獲材料之約0.1-0.5原子%。
  23. 如請求項19之記憶體單元,其中該等金屬位置包括從難熔金屬、貴金屬及近貴金屬所組成之群組中選出的金屬。
  24. 如請求項17之記憶體單元,其中該記憶體單元為記憶體器件之記憶體單元陣列之一部分。
  25. 如請求項17之記憶體單元,其中該記憶體單元其中該記憶體單元為記憶體器件之記憶體單元陣列之一部分,且該記憶體器件係耦合至處理器作為電子系統之一部分。
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