TWI356488B - Memory device and method of manufacturing the same - Google Patents
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fioo年.11月0>日修正替 六、發明說明： 【發明所屬之技術領威】 [〇〇〇1]本發明係有關於〆種記憶體元件及其製作方法。特別地 ，本發明係採用疑膠法成功地製作高品質鈦酸銅鈣 (CCT0)薄膜，且易於均勻添加各種適量的添加物來製作 記憶體元件的電阻層° [先前技術3 [0002] —般而言，記憶體元件通*可以分為兩大類，即揮發性 記憶體（volatile memory)與非揮發性記憶體 (non-volatile memory) β而所謂的揮發性記憶禮是指 •記憶體内的資料必須仰賴持續性的電源供應才能維持保 存，相對的’非揮發性έ己憶體意謂著即使遇到電源中斷 ’其内部記憶體之資料仍得以保持一段很長的時間。舉 例來說，一般常在電腦内部使用的動態隨機存取記憶體 (DRAM)與靜態隨機存取記憶體（SRAM)即屬於揮發性記憶 體，而唯讀記憶體（ROM)則為非揮發性記憶體。 [0003] 隨者手機、數位相機、個人數位助理和筆記型電腦等攜 帶式電子設備的大量普及，非揮發性記憶體也因其不需 要電源供應來維持記憶狀態，且具有低操作耗能之特性 而廣泛應用於各種攜帶式電子設備之中。而在各種非揮 發性記憶體中，又以可快速寫入與抹除之快閃記憶體 (flash RAM)格外受到重視。但隨著元件不斷地縮小， 快閃記憶體也逐漸面臨到過大的寫入電壓、過長的寫入 時間與閘極過薄導致記憶時間縮短的困境。因此，各方 也不斷努力於開發新的非揮發性記憶體來取代快閃記憶 097110676 表單編號A0101 第4頁/共23頁 1003411361-0 [Too年.11·月07日修正替换f 體，其中電阻式非揮發性記憶體元件具有寫入抹除時間 短、操作電壓與電流低、記憶時間長、多狀態記憶、結 構簡單、簡化的寫入與讀出及所需面積小等優點，而受 到各界的重視。 請參閱圖一A，圖一A係繪示先前技術之電阻式非揮發性 記憶體1之剖視圖。如圖一A所示，電阻式非揮發性記憶 體1係設置於基板10上，並包含有絕緣層12、下導電層14 、電阻層16以及上導電層18 ^其中下導電層14以及上導 電層18包含鉑薄膜，而電阻層為包含有鈣鈦鑛結構材料 之薄膜，並具有電阻轉換之特性。 請參閱圖一B，圖一B係繪示先前技術之電阻式非輝發性 記憶體所施加偏壓與漏電流之關係示意圖β如圖一B所示 ，當施加於電阻式非揮發性記憶體丨上的偏壓由〇開始正 向增加時，漏電流會隨著曲線C1逐漸上升，但一旦偏壓 加至大於vSet時’漏電流與所施加偏壓之關係會由原本曲 線C1瞬間轉換至曲線C 2，使得漏電流瞬間上升，亦即電 阻式非揮發性記憶體之電阻值由原丰的高電阻值狀態 (high resistance state, HRS)Rhrs轉換為低電阻值 狀態（low resistance state, LRS)R1De。於低電阻 值狀態時，漏電流與偏壓間之關係會循著曲線C2運作， 直到所施加偏壓達到Vn 時，才會轉換回原本之曲線Cl
Reset ，即由低電阻值狀態R, d e轉換為原本的高電阻值狀態R H e L K〇 π K ο 。由於電阻式非揮發性記憶體1具有這種可利用直流偏壓 來造成電阻轉換的特性，且可以重複操作而得到一樣的 電阻轉換’因此可被用來製作記憶體元件。 表單编號Α0101 第5頁/共23頁 1003411361-0 1356488 100年.11.月日梭正替换頁 [0006] 舉例來說，這兩種不同的電阻值玎分別用來代表0或1， 一旦需要對記憶體之内容進行寫入或是抹除時，僅需要 施加適當大小的電壓於電阻式非揮發性記憶體1上，即可 藉由電阻值之改變而達到寫入或是抹除之目的。且一旦 此電阻值改變後，並不需要持續提供電源供應來維持， 而可在中斷電源供應的狀況下，繼續保存記憶體内部之 資料。 [0007] 然而，在先前技術之電阻式非揮發性記憶體之製作方法 中，所使用的材料不易配置，加上用來成長電阻層薄膜 之製程多為真空濺鍍、有機金屬化學氣相沉積法或相脈 衝雷射濺鍍法等，所使用的材料需要相當高的成本，加 上這些製程又不適合大面積薄膜的製作，所以均不適合 量產。 [0008] 因此，本發明之範疇係在於提供一種記憶體元件及其製 .作方法，以解決上述問題。 【發明内容】 [0009] 本發明之一範疇在於提供一種記憶體元件及其製作方法 ，主要係利用鈦酸銅鈣薄膜作為記憶體元件之電阻層， .並且藉由溶膠凝膠法達成電阻式記憶體元件之電阻層的 製作。 [0010] 根據本發明之一具體實施例，記憶體元件包含基板、絕 緣層、第一導電層、鈦酸銅鈣電阻層以及第二導電層。 絕緣層形成於基板之上。第一導電層形成於絕緣層之上 。鈦酸銅鈣電阻層形成於第一導電層之上。第二導電層 形成於電阻層之上。於製作時，首先，提供基板，接著 097110676 表單编號 A0101 第 6 頁/共 23 頁 1003411361-0 1356488 「100年11月〇>日修正雜3 於基板之上形成絕緣層，之後於絕緣層之上形成第一4 電層，然後利用溶膠凝膠法於第—導電層之上形成欽酸 銅辦電阻層，最後，於鈦酸銅舞電阻層之上形成第二導 • 電層。 [_才目較於先前技術，本發明所提供之記憶體元件利用欽酸 銅的薄膜作為電阻層之材料，其開關電壓較一般目前使 用於電阻式記憶體之電阻層的材料為低，符合目前電子 產口〇低電壓之需求。此外，本發明以溶膠凝勝法的製作 方式形成電阻層，不僅具有低成本及製程容易控制等優 點，且適合大面積薄膜之製作。又因為其與一般半導體 製程具有更高的相容性，所以能在降低成本的同時，更 能提升產品的可靠度《另外，在配合不同的電極材料之 後’可以調變開關'電壓與高低電阻值之比例，進而顯著 地提升記憶體元件之電性表現，符合實用的需要。 [0012] 關於本發明之優點與精神可以藉由以下的發明詳述及所 附圖式得到進一步的瞭解》 【實施方式】 [0013] 請參閱圖二，圖二係繪示本發明一具體實施例之記憶體 元件（memory device)3之剖視圖。如圖二所示，記憶. 體元件包含基板（substrate)30、絕緣層（isulator layer)32、第一導電層（first conducting lay-er)34、電阻層（resistor layer)36以及第二導電層 (second conducting layer)38。絕緣層 32係形成於 基板30之上，第一導電層34形成於絕緣層32之上’電阻 層36形成於第一導電層34之上，第二導電層38形成於電 097110676 表單編號A0101 第7頁/共23頁 1003411361-0 1356488 1100年.11月07日按 阻層36之上。 [0014] 於此實施例中，基板30可以是石夕（si 1 icon, Si )基板、 碳化梦（silicon carbide, SiC)基板或其他類似基板 。絕緣層32可以是厚度介於100奈米至600奈米之二氧化 矽（silcon dioxide, Si〇2)薄膜或其他類似結構。第 一導電層34可以是厚度介於10奈米至600奈米之鉑 (platinum，Pt)薄膜或其他類似結構。第二導電層38 可以是厚度介於10奈米至600奈米之鉑薄膜或其他類似結 構。值得注意的是，本發明所使用之電阻層36係為厚度 介於20奈米至1〇〇〇奈米之鈦酸銅鈣（caCu3Ti4〇12， CCT0)薄膜，其開關電壓較一般目前所使用的材料為低， 更加符合目前電子產品低電壓之需求。 [0015] 除此之外，本發明所使用之第二導電層38更可以是選自 由翻（platinum, Pt)、銅（copper, Cu)、鈦 (titanium， Ti)、钽（tantalum, Ta)、伽 (rubidium, Ru)以及鉬（molybdenum，Mo)所組成之群 組中之材料製成。透過包含不同金屬之第二導電層38， 記憶體元件3之開關電壓可藉此得以調變。 [0016] 於實際施用時，由於第一導電層34之鉑薄膜與絕緣層32 之二氧化矽薄膜之間的黏附性較為不佳，記憶體元件3於 絕緣層32與第一導電層34之間可進一步包含第三導電層 (third conducting layer)40，用以增加辞薄膜與二 氧化碎薄膜之間的黏附性。於此實施例中，第三導電層 40可以是厚度介於10奈米至6〇〇奈米之鈦（titanium， Ti)薄膜或其他類似結構。 097110676 表單编號A0101 第8頁/共23頁 1003411361-0 1356488 [0017] 100年.11月07日修正_頁 此外，隨著第二導電層38所使用材料之不同，記憶體元 件3於第一導電層34與電阻層36之間更可進一步包含適當 材料之第一介面層42，且於電阻層36與第二導電層38之 間可進一步包含適當材料之第二介面層44，用以增加電 阻層36與第一導電層34以及第二導電層38之黏附性，並 且防止電阻層36内之成分與第一導電層34以及第二導電 層38相互擴散，防止額外漏電，進而增加記憶體元件3之 可靠性。 ' [0018] 於此實施例中’本發明主要係利用鈦酸銅鈣薄膜形成記 憶體元件之電阻層，其開關電壓較習知技術所使用之材 料為低’可符合目前電子產品低，電壓之需求，且在適度 調整第二導電層所包含金屬的情況下，可藉此調變記憶 體元件之開關電壓。並且藉由第三導電層、第一介面層 以及第二介面層之安排下，更加提升記憶體元件之可靠 性與安全性。 [0019] 請參閱圖三，圖三係繪示本發明一具體實施例之記憶體 元件製作方法之流程圖。如圖三所示，首先，執行步驟 S10，提供基板，並根據RCA程序對基板進行清洗。需說 明的是，RCA清洗程序為美商RCA公司所發展之矽晶圓清 洗技術，於1965年應用於RCA元件製作上，並於197〇年 發表其清洗過程。RCA清洗程序分為二段步驟：濕式氧化 及錯合反應。RCA清洗程序係為習知技藝之人可輕易達成 ，在此不再贅述。 [0020] 接著，執行步驟S12，利用爐管加熱程序於基板之上形成 絕緣層，以用來隔絕底材的漏電流。 097110676 ^9I/^ 23S 1003411361-0 1356488 [0021] 100年.11月07日修正替換頁 之後，執行步驟S14，利用直流濺鍍法於絕緣層之上形成 第一導電層。然後，執行步驟S1 6，於第一導電層之上形 成鈦酸銅好電阻層。最後，執行步驟S18，利用直流錢鍍 法於鈦酸銅鈣電阻層上形成第二導電層。需說明的是， 記憶體元件之材料、結構組成以及作用原理係與圖二中 的記憶體元件3相同，在此不再贅述。
[0022] 於此實施例中，本發明係利用溶膠凝膠法於第一導電層 之上形成鈦酸銅鈣電阻層，不但具有低成本及製程容易 控制等優點，適合大面積薄膜之製作，並具有與一般半 導體製程更高的相容性，使得能在降低成本的同時，亦 能提升產品的可靠度。需說明的是，本發明形成鈦酸銅 鈣電阻層不以溶膠凝膠法為限。 [0023] 請參閱圖四，圖四係繪示本發明利用溶膠凝膠法於第一 導電層之上形成鈦酸銅鈣電阻層之流程圖。如圖四所示 ，首先執行步驟S160，準備冰醋酸（acetic，CHqCOOH) ο 。接著，執行步驟S162，將醋酸約（calcium acetate, Ca(CH3C00)2)加入冰醋酸中，於100°C加熱溶解且攪拌 30分鐘，以得到第一溶液。之後，執行步驟S164，將醋 酸銅（cupric acetate, Cu(CH COO) )加入第一溶液
ά L 中，於100°C下攪拌60分鐘，以得到第二溶液。然後，執 行步驟S166，將乙二醇（ethylene，CQHe0。）及四異丙 Δ Ό L· 醇鈦（titanium IV isopropoxide，TiC^Uj)加入 1 L L ο 4 第二溶液中，於i〇〇°c下攪拌30分鐘，以得到第三溶液。 接著，執行步驟S168，將第三溶液塗佈於第一導電層之 上。最後，執行步驟S1 70，利用高溫爐加熱，使第三溶 097110676 表單编號A0101 第10頁/共23頁 1003411361-0 1356488 100年.11月0>日梭正替#頁 液中的溶劑揮發，進而結晶成鈦酸銅鈣電阻層。其中， 鈦酸銅鈣電阻層之厚度可藉由溶液濃度以及塗佈次數調 整。 [0024] 針對鈦酸銅鈣電阻層以及溶膠凝膠法之特性，以下茲列 舉數個特性，進一步說明本發明》
[0025] 請參閱圖五’圖五係繪示所配製之第三溶液之熱重分析 圖。如圖五所示’根據熱重分析儀（Thermo-Gravity Analyzer, TGA)所得之曲線C3，可知第三溶液於200°C 至300°C時可將各式揮發物去除。此外，根據示差掃描熱 卡儀（Differential Scanning Calormeter，DSC)所 得之曲線C4，可知第三溶液在大於765。〇之後開始成長鈦 酸銅鈣之化合物。而熱重分析儀以及示差掃描熱卡儀之 技術係為習知技藝之人可輕易達成，在此不再贅述。 [0026] 請參閱圖六，圖六係繪示於熱處理溫度800°C以及處理時 間30分鐘之情況下，不同厚度之鈦酸銅鈣薄膜之X光繞射 圖譜圖。如圖六所示，分別顯示490奈来、420奈米、 280奈米以及210奈米之鈦酸銅鈣薄膜之X光繞射圖譜，可 得鈦酸銅好薄膜除了（ 220 )之晶格排列方向外，尚有 (400)以及（422)之晶格排列方向，顯示鈦酸銅鈣薄膜之 電阻層係為多晶結構之排列型態。而X光繞射圖譜之技術 係為習知技藝之人可輕易達成，在此不再贅述。 [0027]請參閲圖七，圖七係繪示根據本發明之記憶體元件之電 壓電流關係圖。如圖七所示，可得本發明之記憶體元件 具有兩種不同電阻，且高電阻值狀態RHRs(high res_ 097110676 表單编號麵 第11頁1 100年11·月07日梭正_^頁 istance state, HRS)以及低電阻值狀態Rus(1〇w resistance state，LRS)之間之轉態倍率可高達500 倍，並且轉態電壓在3. 3伏特以内。此外，結果顯示於正 偏壓方向時，電流隨著電壓增加而增加，並於丨· 5V時電 流急遽降低。於負偏壓方向時，電流隨著電壓增加而增 加’並於-3. 3V時電流急遽増加。亦即本發明之記憶體元 件可利用直流偏壓使得元件產生電阻轉換以達到記憶目 的，且可以重複操作而得到一樣的電阻轉換。 [0028] 請參閱圖八，圖八係繪示根據本發明之記憶體元件之偏 $ 壓與漏電流之關係圖。如圖八所示，可清楚地發現本發 明之記憶體元件具有兩種不同電阻，分別代表高電阻值 狀態Rhrs以及低電阻值狀態、RS ’並且於偏壓1. 5伏特與 3. 3V伏特存在轉換電壓值。由於兩者間之差異十分明顯 而易於分辨，故可充分符合電阻式記憶元件之需求。 [0029]
相較於先前技術，本發明所提供之記憶體元件利用鈦酸 銅約溥膜作為電阻層之材料，其開關電壓較一般目前使 用於電阻式記憶體之電阻層的材料為低，符合目前電子 產品低電壓之需求。此外，本發明以溶膠凝膠法的製作 方式形成電阻層，不僅具有低成本及製程容易控制等優 點，且適合大面積薄膜之製作。有因為其與一般半導體 製程具有更高的相容性，所以能在降低成本的同時，更 能提升產品的可靠度。另外，在配合不同的電極材料之 後’可以調變開關電壓與高低電阻值之比例，進而顯著 地提升記憶體元件之電性表現，符合實用的需要。 [0030] 097110676 藉由以上較佳具體實施例之詳述，係希望能更加清楚描 表單编號A0101 第12頁/共23頁 1003411361-0 1356488 .100年.11月07曰按正替4頁 述本發明之特徵與精神，而並非以上述所揭露的較佳具 體實施例來對本發明之範疇加以限制。相反地，其目的 是希望能涵蓋各種改變及具相等性的安排於本發明所欲 申請之專利範圍的範疇内。因此，本發明所申請之專利 範圍的範疇應該根據上述的說明作最寬廣的解釋，以致 使其涵蓋所有可能的改變以及具相等性的安排。 【圖式簡單說明】 [0031] 圖一 A係繪示先前技術之電阻式非揮發性記憶體之剖視圖
圖一 B係繪示先前技術之電阻式非揮發性記憶體所施加偏 壓與漏電流之關係示意圖。 圖二係繪示本發明一具體實施例之記憶體元件之剖視圖 圖三係繪示本發明一具體實施例之記憶體元件製作方法 之流程圖。 圖四係繪示本發明利用溶膠凝膠法於第一導電層之上形 成鈦酸銅鈣電阻層之流程圖。
圖五係繪示所配製之第三溶液之熱重分析圖。 圖六係繪示於熱處理溫度800°C以及處理時間30分鐘之情 況下，不同厚度之鈦酸銅鈣薄膜之X光繞射圖譜圖。 圖七係繪示根據本發明之記憶體元件之電壓電流關係圖 圖八係繪示根據本發明之記憶體元件之偏壓與漏電流之 關係圖。 | 【主要元件符號說明】 097110676 表單編號A0101 第13頁/共23頁 1003411361-0 1356488 100年.11月07日孩正替換頁 [0032] 1、3 :記憶體元件10、30 :基板 12、32:絕緣層 14、34:第一導電層 16、36 :電阻層 18、38 :第二導電層 40 :第三導電層 42 :第一介面層 44 :第二介面層
Rhrs :高電阻值狀態RuS :低電阻值狀態 Cl、C2、C3、C4 :曲線 S10-S18、S160-S170 :流程步驟 097110676 表單编號A0101 第14頁/共23頁
1003411361-0
Claims (1)
- [1^0年.11月0>日修igg 、申請專利範圍： .一種記憶體元件，包含： —基板； —絕緣層’形成於該基板之上； —第一導電層，形成於該絕緣層之上，該第一導電層為一 厚度介於10奈米至600奈米之鉑薄膜； —鈦酸銅鈣電阻層，形成於該第一導電層之上； 一第二導電層’形成於該電阻層之上；以及 —第三導電層，該第三導電層位於該絕緣層與該第一導電 層之間，該第三導電層為一厚度介於10奈米至600奈米之 鈦薄臈。 .如申請專利範圍第1項所述之記憶體元件，其中該基板為 —矽基板或一碳化矽基板。 .如申請專利範圍第1項所述之記憶體元件，其中該絕緣層 為一厚度介於100奈米至600奈米之二氧化矽薄膜。 ，如申請專利範圍第1項所述之記憶體元件，其中該鈦酸銅 辦電阻層之厚度介於20奈米至1000奈米。 .如申請專利範圍第1項所述之記憶體元件，其中該第二導 電層由選自翻、銅、鈦.、组、物以及翻所組成之一群組中 之一材料製成。 .如申請專利範圍第5項所述之記憶體元件，其中該第二導 電層為一厚度介於10奈米至600奈米之鉑薄膜。 ，如申請專利範圍第1項所述之記憶體元件，進一步包含一 第一介面層與一第二介面層，該第一介面層位於於該第一 導電層與該鈦酸銅鈣電阻層之間，且該第二介面層位於該 表單坞號A0101 第15頁/共23頁 1003411361-0 1356488 100年.11.月07日按正替換頁 鈦酸銅鈣電阻層與該第二導電層之間。 8 . —種記憶體元件之製作方法，包含下列步驟： (a)提供一基板； (1>)於該基板之上形成一絕緣層； (c) 於該絕緣層之上形成一第一導電層； (d) 於該第一導電層之上形成一鈦酸銅鈣電阻層；以及 (e) 於該鈦酸銅鈣電阻層之上形成一第二導電層；其中，進行步驟（b)之後，更包括利用直流濺鍍法於該絕 緣層上形成一第三導電層，再進行步驟（c)以形成該第一 導電層於該第三導電層上； 其中，該步驟（d)中更包含下列步驟： 準備冰醋酸； 將醋酸鈣加入該冰醋酸中，於100°C加熱溶解且攪拌30分 鐘，以得到一第一溶液； 將醋酸銅加入該第一溶液中，於100°C下攪拌60分鐘，以 得到一第二溶液；將乙二醇及四異丙醇鈦加入該第二溶液中，於100°C下攪 拌30分鐘，以得到一第三溶液； 將該第三溶液塗佈於該第一導電層之上；以及 利用一高溫爐加熱，使該第三溶液中的溶劑揮發，進而結 晶成該鈦酸銅鈣電阻層。 9.如請專利範圍第8項所述之製作方法，其中該基板為一矽 基板或一碳化矽基板，且步驟（a)另包含下列步驟： 利用RCA程序清洗該基板。 10 .如申請專利範圍第8項所述之製作方法，其中該絕緣層為 一厚度介於100奈米至600奈米之二氡化矽薄膜，且步驟 097110676 表單编號A0101 第16頁/共23頁 1003411361-0 1356488 100年.11月07日按正替換頁 (b)利用爐管加熱程序於該基板之上形成該絕緣層。 11 .如申請專利範圍第8項所述之製作方法，其中該第一導電 層為一厚度介於10奈米至600奈米之鉑薄膜，且步驟（C) 利用直流濺鍍法於該絕緣層之上形成該第一導電層。 12 .如申請專利範圍第8項所述之製作方法，其中該鈦酸銅鈣 電阻層之厚度介於20奈米至1000奈米。 13.如申請專利範圍第8項所述之製作方法，其中該第二導電 層由選自翻、銅、欽、组、敛1以及钥所組成之一群組中之 一材料製成，且步驟（e)利用直流濺鍍法於該鈦酸銅鈣電 阻層之上形成該第二導電層。 14 .如申請專利範圍第13項所述之製作方法，其中該第二導電 層為一厚度介於10奈米至600奈米之銘薄膜。 15 .如申請專利範圍第8項所述之製作方法，其中該第三導電 層為一厚度介於10奈米至600奈米之欽薄膜。 16 .如申請專利範圍第8項所述之製作方法，進一步包含下列 步驟： 進行步驟（c)之後，更包括於該第一導電層上形成一第一 介面層，再進行步驟（d)以形成該鈦酸銅鈣電阻層於該第 一介面層上。 17 .如申請專利範圍第8項所述之製作方法，進一步包含下列 步驟： 進行步驟（d)後，更包括於該鈦酸銅鈣電阻層上形成一第 二介面層，再進行步驟（e)以形成該第二導電層於該第二 介面層上。 097110676 表單編號A0101 第17頁/共23頁 1003411361-0
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