TWI355663B - Method and system for configuring compensation - Google Patents

Description

1355663 九、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性記憶體之技術。 【先前技術】

半導體記憶體已變成愈來愈普遍運用在各種電子裝置 中。舉例而言，行動電話、數位攝影機、個人數位助理、 行動運算裝置、非行動運算裝置及其他裝置中皆使用非揮 發性半導體記憶體。電可擦除可程式化唯讀記憶體 (Electrical Erasable Programmable Read Only Memory I EEPROM)及快閃記憶體係最普遍的非揮發性半導體記憶 體。 EEPROM及快閃記憶體二者均利用半導體基板中定位在 通道區上方且絕緣於通道區的浮動閘極。該浮動閘極係定 位在源極區與汲極區之間。控制閘極係提供在浮動閘極上 方且絕緣於浮動閘極。電晶體的臨限電壓受控於浮動閘極 所保留的電荷量。即，在開通電晶體之前以允許在其源極 與汲極之間的傳導而必須施加至控制閘極的最小電壓量係 受控於浮動閘極上的電荷位準。 當程式化EEPROM或快閃記憶體裝置（諸如NAND型快閃 記憶體裝置）時，典型地，施加一程式化電壓至控制閉極 且使位元線接地。來自通道的電子被注入至浮動閉極。當 電子累積於浮動閘極中時，浮動閘極變成荷載負電荷狀 態’並且記憶體單元的臨限電壓上升，使得記憶體單元係 處於已程式化狀態。如需關於程式化之詳細資訊，請參閱 122849.doc 1355663 美國專利案第6,859,397號題為題為"Source Side Self_ Boosting Technique for Non-Volatile Memory"及美國專利 案第 6,917,545 號題為"Detecting Over Programmed Memory"，該等案整份内容以引用方式併入本文中。

一些EEPROM及快閃記憶體裝置具有用於儲存兩種範圍 電荷的浮動閘極，並且因此可在兩種狀態（經擦除狀態與 經程式化狀態）之間程式化/擦除記憶體單元。此類快閃記 憶體裝置有時候稱為二元式（binary)快閃記憶體裝置。 一種多狀態式快閃記憶體裝置係藉由識別以禁用範圍相 隔離的多重相異允許/有效程式化臨限電壓範圍予以實 施。每一相異臨限電壓範圍對應於一用於記憶體裝置十編 碼之各組資料位元的預先決定值。 浮動閘極上儲存之表觀電荷（apparent charge)的偏移可 起因於基於相鄰浮動閘極中儲存之電荷的電場柄合而發 生。美國專利第5,867,429號中描述此浮動閑極至浮動閉極 耦合現象，該案整份内容以引用方式併入本文中。對一目 標浮動閘極的-相鄰㈣閘極之—項㈣包括經連接至相 同字線且連接至一相鄰位元線的一浮動閘極。 囚馬在多狀態式裝置中的受允許之臨限電壓範圍盘移用 範圍較窄於二元式裝置’所以對於多狀態式裝置較關切浮 動問極至浮動閘極耦合之效應。因此，浮動閘極至浮動閘 極輕合現象可導致記憶體單元自__受允許臨限電壓範圍偏 移至禁用範圍。 不同時間已程式化 浮動閘極至浮動閘極耦合可發生於在 122849.doc

OJ 記憶體單元之間。舉例而言，-第-記憶體 將—電荷位準加至其浮動閘極其對應於 —組資料。其後，'或多個相鄰記憶體單元經程式化，以 將-電荷”加至其浮動間極，其對應於_第二組資料。 該等相鄰記憶體單元中之-或多個記憶體單元經程式化之 後，因為該等相鄰記憶體單元上的電荷輕合至該第―記憶 體單元之效應，所以讀取自該第一記憶體單元的電荷位準 似乎不同於所程式化的電荷位準。來自相鄰記憶體單元的 耦合可使讀取中之表觀電荷位準偏移，其偏移量足以導致 錯誤讀取所儲存之資料。 孚動閘極至浮動閘極耦合亦可發生於在同時間已程式化 之若干組相鄰δ己憶體單元之間。舉例而言，兩個相鄰多狀 態式記憶體單元可被程式化至不同目標位準，使得一第一 s己憶體單元被程式化至相對應於一較低臨限電壓之一狀 態，並且一第二記憶體單元被程式化至相對應於一較高臨 限電壓之一狀態。在該第二記憶體單元抵達相對應於該較 高臨限電壓之該狀態之前，正被程式化至相對應於該較低 臨限電壓之該狀態的記憶體單元很可能抵達該狀態並且被 鎖定而無法進行進一步程式化。在該第二記憶體單元抵達 相對應於該較高臨限電壓之該狀態之後，該第二記憶體單 元將耦合至該第一記憶體單元，並且造成該第一記憶體具 有高於經程式化的表觀臨限電壓。 隨著記憶體單元尺寸持續縮小，預期自然臨限電壓程式 化與擦除分佈歸因於短通道效應、較大之氧化物厚度/耦 122849.doc 1355663 S比率變化及更大之通道摻雜物波動而增大，藉此減小介 於相鄰狀態之間的可用分隔。與僅使用兩種狀態之記憶體 (一元式圮憶體）相比，多狀態式記憶體之此效應更加顯 著另外，介於字線之間的空間及介於位元線之間的空間 之減小亦將亦增大介於相鄰浮動閘極之間的耦合。 因此，需要減小相鄰浮動閘極之間的耦合效應。 【發明内容】 本文描述用於減小相鄰浮動閘極之間耦合效應之技術。 項具體實施例包括：減1小位於不同位元線上之相鄰浮動 閘極之間的耦合效應。但是，在其他具體實施例中，本文 搖述之技術可用於介於其他組浮動閘極（或不利用浮動閘 極的其他組記憶體單元）之間的耦合。 -項具體實施例包括：建立一非揮發性儲存系統，該非 揮發性儲存系統可在讀取期間及在程式化期間補償浮動閉 極耦合。其後，該非揮發性儲存系統經組態用以在讀取期 間補该浮動閘極輕合，或在程式化期間補償浮動閉極耗 σ如果該非揮發性儲存系統經組態用以在讀取期間補償 浮動閘軸合，則該系統將在讀取期間補償輕合；以及如 果該非揮發性儲存系統經組態用以在程式化期間補償浮動 閘極耦合，則該系統將在程式化期間補償耦合。 另-項具體實施例包括：儲存―指示，用於指示出是否 在讀取期間補償浮動閘極耦合，或在程式化期間補償浮動 閉極搞合°如果該儲存之指示衫在讀取期間補償浮動閘 極麵合，則該系統將在讀取期間補償柄合。如果該儲存之 122849.doc 指示指定在程式化期間補償浮動閘極耦 程式化期間補償耦合0 '-系統將在 另一項具料_包括：接㈣自_主 於指示出是否在嘈抱h 才日不’用 凟取/月間補償浮動閘極耦合，或 d間補償浮動閘極輕合 " 浮動間炻叙入， 如果幻曰不才曰疋在碩取期間補償 口’則該系統將在讀取期間補償耦合。如果哕 程式化期間補償浮動閘極•合，則該二 程式化期間補償輕合。 J藉：各種裝置實行本文中說明的各種方法。-項適合 實例包括：非揮發性儲存元件；控制線，該等控制 線連通於該等非揮發性儲存元件；及—管理電路，其連通 於該等非揮發性儲存元件及該等控制線。該管理電路實行 本文中說明的方法。在各項具體實施例中，該管理電路包 括控制電路、一功率控制電路、一解碼器、一狀熊機、一 控制器及感測組塊中之任一項或一組合…亦可包：其他電 路。 【實施方式】 適合實施本發明之一種記憶體系統之一項實例使用 NAND型快閃s己憶體結構，其包括介於兩個選擇閘極之間 串聯排列的多個電晶體。串聯的該等電晶體與該等選擇閘 極被稱為一 NAND串。圖1繪示NAND串的俯視圖。圖2繪 不其同等電路《圖1及2所示之該NAND串包括夾在一第一 選擇閘極120與一第二選擇閘極122之間串聯的四個電晶體 100、102 ' 104和10ό。選擇閘極120閘控接至位元線126的 122849.doc 1355663 NAND串連接。選擇閘極122閘控接至源極線128的NAND 串連接。藉由將適當電壓施加至控制閘極120CG來控制選 擇閘極120。藉由將適當電壓施加至控制閘極122CG來控 制選擇閘極122。電晶體100、102、104和106各具有一控 制閘極及一浮動閘極。電晶體100具有控制閘極100CG及 浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘 極102FG。電晶體104包括控制閘極104CG及浮動閘極 104FG。電晶體106包括控制閘極106CG及浮動閘極 106FG。控制閘極100CG係連接至（或係）字線WL3，控制閘 極102CG係連接至字線WL2，控制閘極104CG係連接至字 線WL1，及控制閘極106CG係連接至字線WL0。在一項具 體實施例中，電晶體100、102、104和106皆係記憶體單 元。在其他具體實施例中，記憶體單元可包括多個電晶 體，或可能係不同於圖1及圖2所繪示之記憶體單元。選擇 閘極120連接至選擇線SGD。選擇閘極122連接至選擇線 SGS。 圖3繪示上文所述之NAND串的剖面圖。如圖3所示， NAND串的電晶體係形成在p井區140中。每一電晶體包括 一種堆疊式閘極結構，其係由一控制閘極（100CG、 102CG、104CG 和 106CG)與一浮動閘極（100FG、102FG、 104FG和106FG)所組成。控制閘極與浮動閘極典型係藉由 沉積複晶矽層予以形成。浮動閘極係形成在氧化物或其他 介電膜頂部上的p井表面上。控制閘極係在浮動閘極上 方，有一複晶矽間介電層使控制閘極與浮動閘極相分隔。 122849.doc -10- 1355663

記憶體單元（100、102、104和106)的控制閘極形成字線。 鄰近§己憶體率元之間共用N+摻雜擴散區13〇、132、13.4、 136和138，藉此使記憶體單元互相串聯連接而形成一 NAND串。彼等N+摻雜區形成該等記憶體單元中之每一記 憶體的源極及汲極。舉例而言，摻雜區1 3 〇充當電晶體 122的汲極及電晶體106的源極；N+摻雜區132充當電晶體 106的汲極及電晶體104的源極；N+摻雜區134充當電晶體 104的汲極及電晶體102的源極；N+摻雜區136充當電晶體 102的汲極及電晶體1〇〇的源極；以及N+摻雜區138充當電 晶體100的汲極及電晶體120的源極。N+摻雜區126連接至 該NAND串的位元線，而N+摻雜區128連接至一用於多個 NAND串的共同源極線。

請注意，耗圖1至圖3繚示出在該NAND串巾有四個記 憶體單元，但是使用四個記憶體單元僅係作為一項實例予 以提供。連同本文描述之技術—起使用之— nand串可且 有少於四個記憶體單元或多於四個記憶體單元。舉例： 言，-些NAND串將包括8個記憶體單元、16個記憶體單 元、32個記憶體單元、64個記憶體單U等。本文中之論 述未限定-NAND串中的任何特定記憶體單元數量。娜 - 储存U類比或數位形式表示之資料。 當儲存：位兀之數位資料時，記憶體單元之可能的臨限電

壓範圍被劃分成經指派兔、路A 辰為邏輯資料"1"及"0"的兩段範圍β 在NAND型快閃記情體夕 隐體之一項實例中’記憶體單元被捧除 之後的臨限電壓為負且祜金塞*、旺虹 饭傺除 、 疋義為邏輯"1。程式化操作之 122849.doc 1355663 後的臨限電壓為正且被定義為邏輯"〇"。當臨限電壓為負 且嘗試施加〇伏至控制閘極來進行讀取時，記憶體單元將 開通以指示出正在儲存邏輯"丨"。當臨限電壓為正且嘗試 施加0伏至控制閘極來進行讀取操作時，記憶體單元未門 通，其指示出儲存邏輯儲存—個位元;;數位資料: 記憶體單元稱為二元式記憶體單元。 記憶體單元亦可以儲存多位讀位資料。此記憶體單元 稱為多狀態式記憶體單元4狀態式記憶體單元的臨限電 壓窗被分成若干狀態。舉例而言，如果使用四種狀態，則 將有四個臨限電壓範圍指派給資料值"丨Γ,、"10"、"0丨"及 嘗。在NAND型記憶體之一項實例中，擦除操作之後的 臨限電壓為負且被定義為"u"。正臨限電壓係用於狀態 "10" 、 "01"及"〇〇" 〇 以下美國專利案/專利申請案中提供财⑽型快閃記憶體 及其運作的相關實例，所有該等案整份内容均以引用方式 併入本文中·美國專利案第5,57〇,315號；美國專利案第 5’774,397號，美國專利案第6,〇46,935號；美國專利案第 5,386,422號；美國專利案第6,456,528號及美國專利申請案 序號第 〇9/893,277 號（公告第 US2003/0002348 號）。除了 NAND型快閃記憶體以外的其他類型非揮發性記憶體亦可 配合本發明一起使用。 對快閃EEPROM系統很有用的另一類型記憶體單元利用 一非傳導介電材料來取代一傳導浮動閘極，用以用非揮發 性方式來儲存電荷。1987年3月IEEE Electron Device 122849.doc 12 1355663

Letters 第 EDL-8 卷第 3 號第 93-95 頁 Chan 等人的"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"文 章中描述此種記憶體單元。一由氧化矽、氮化矽、氮氧化 矽（"0N0")所形成之三層式介電被夾在一傳導控制閘極與 在記憶體單元通道上方之一半導性基板之一表面之間。可 藉由將電子自記憶體單元通道注入至氮化物（此處電子被 截獲且儲存在受限區域中）中，來程式化記憶體單元。接 著，此儲存之電荷以可偵測方式變更記憶體單元之通道之 一部分的臨限電壓。藉由將熱電洞注入至氮化物中來擦除 記憶體單元。亦請參閱1991年4月IEEE Journal of Solid-State Circuits第 26卷第 4號第 497-501 頁 Nozaki等人的"八1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"，其描述一種分割閘極（split-gate)組態之 類似記憶體單元，其中一經摻雜之複晶矽問極延伸於記憶 體單元通道之一部分上，以形成一分開的選擇電晶體。前 文提及之兩篇文章整份内容均以引用方式併入本文中。 1 998 年 IEEE Press 由 William D_ Brown與 Joe E. Brewer 主編 之"Nonvolatile Semiconductor Memory Technology"第 1.2 節 中提出程式化技術（其以引用方式併入本文中），該章節中 的描述亦適用於介電電荷截獲裝置。此段落中描述之記憶 體單元亦可配合本發明一起使用。因此，本文描述之技術 亦適用於不同記憶體單元之介電區域之間的耦合。 2000年 11 月 IEEE Electron Device Letters 第 2 1 卷第 11 號 第 543-545 頁 Eitan 等人的"NROM: A Novel Localized 122849.doc -13- 1355663

Trapping, 2-Bit Nonvolatile Memory Cell"已描述另一種在 每一記憶體單元中儲存兩個位元的做法。〇N〇介電層延伸 . 跨越源極及汲極擴散之間的通道》—個資料位元的電荷會 被局部化在相鄰於汲極的介電層中，而另一個資料位元的 • 電荷被局部化在相鄰於源極的介電層中。藉由分開讀取介 電質内空間上分開之電荷儲存區的二元狀態（binary state) 而獲得多重狀態資料儲存。此段落中描述之記憶體單元亦 可配合本發明一起使用。 _ 圖4繪示NAND單元陣列之實例，諸如圖1至圖3中所示 之NAND單元。沿每一行，一位元線2〇6耦合至用於NAND 串150的；及極選擇閘極之沒極終端126。沿每一列naND 串，一源極線204可連接至所有該等NAND串的源極選擇閘 極之源極終端12 8。如需作為記憶體系統之部件的N a N D架 構陣列及其運作之實例，請參閱美國專利案第5,57〇,315 號；第 5,774,397號；及第 6,046,935號。 φ s己憶體單元陣列被劃分成大量記憶體單元區塊。如同快 閃EEPROM系統，區塊係擦除單位。即，每一區塊包含可 一起抹除的最少數量之記憶體單元。每一區塊典型被劃分 成右干頁。一頁係一程式化單位。在一項具體實施例中， 個另j頁可被劃分成若干節段（segment)，並且節段可包含作 為—基本程式化操作而一次寫入的最少數量之記憶體單 元。一或多頁資料典型被儲存於一列記憶體單元中。一頁 可儲存一或多個區段（sect〇r)。一區段包括使用者資料及附 加項（overhead)資料。附加項資料典型包括一已從該區段 122849.doc -14- 1355663 之使用者資料所計算的錯誤修正碼（ECC)。控制器之一部 分（在下文描述）在將資料程式化至陣列中時計算該ecc， 並且當自陣列讀取資料時亦檢查該ECC。替代做法為，將 ECC及/或其他附加項資料儲存在不同於使用者資料所屬的 頁（或甚至不同區塊）中。一區段之使用者資料典型係512個 位兀組，其相對應於磁碟機中之一磁區（sect〇r)的大小。附 加項資料典型係額外的16_2〇個位元組。大量頁形成一區 塊，舉例而言，其為從8頁至最多32、64、128或更多頁。 圖5繪不根據本發明一項具體實施例之記憶體裝置296， 其具有用於平行讀取及程式化一頁記憶體單元之讀取/寫 入電路。記憶體裝置296可包括一或多個記憶體晶粒298。 記憶體晶粒298包括一侗二維記憶體單元陣列3〇〇、控制電 路3 10及讀取/寫入電路365。在一些具體實施例中，記憶 體翠70可能係三維。記憶體單元係藉由各種控制線予以控 制及存取’諸如位元線、字線、源極線及用於控制記憶體 陣列的其他線路。舉例而言，記憶體陣列3〇〇係可經由一 列解碼器330藉由字線與經由一行解碼器36〇藉由位元線予 以定址。讀取/寫入電路365包括多個感測組塊4〇〇，並且 允許平行地讀取或程式化一頁記憶體單元。典型地，在相 同於一或多個記憶體晶粒298的記憶體裝置296 (例如，可 却除式健存卡）中包括一控制器35〇。命令與資料係經由線 路320以在主機與控制器350之間傳送並且經由線路318以 在該控制器與一或多個記憶體晶粒298之間傳送。 控制電路310與讀取/寫入電路365協作以執行關於記憶 122849.doc • 15- 體陣列300的記憶體操作。控制電路3 1〇包括一狀態機 312、一晶片上位址解碼器314及一功率控制模組316。狀 機312^供記憶體操作之晶片層級控制。晶片上位址解 碼器314提供一介於主機或一記憶體控制器使用之硬體位 址與解碼器330和360使用之硬體位址之間的位址介面。功 率控制模組3 16控制在記憶體操作期間供應至字線與位元 線的功率與電壓。 在一些實施方案中，可組合圖5的一些組件。在各種設 d十中，圖5之除記憶體單元陣列3 〇 〇外的一或多個組件（單 獨式或組合式）可視為一管理電路。舉例而言，管理電路 可包括如下中任一項或其組合：控制電路3 1〇、狀態機 312、解碼器310360、功率控制模組316、感測組塊4〇〇、 讀取/寫入電路365、控制器350等等。 圖6繪示圖5所示之記憶體裝置296的另一配置。藉由各 種周邊電路對記憶體陣列3 〇 〇之存取係在該陣列之相對立 側處以對稱方式予以實施，使得每一側之存取線路與電路 之密度減少一倍《因此，列解碼器被分割成列解碼器33〇A 與330B ’並且行解碼器被分割成行解碼器36〇a與36〇B。 同樣地，讀取/寫入電路被分割成讀取/寫入電路365A (其 從記憶體陣列300底端連接至位元線）與讀取/寫入電路 3 65B (其從記憶體陣列頂端連接至位元線）以此方式使讀 取/寫入模組之密度實質上減小一倍。圖6之裝置亦可包括 一控制器’如同如上文所述之圖5之裝置。 請參閱圖7，圖中繪示記憶體單元陣列3〇〇之示範性結 122849.doc -16- 1355663 構。作為-項實例，描述一種被分割成^似個區塊的 画D快閃EEPROM。可以同時擦除每—區塊中儲存的資 料在帛具體實施例中，區塊係被同時擦除之記憶體單 元的最小單位。在此實财，每—區塊巾有相對應於位元 線BLO、BL1、... BL8511的8,512行。在一項具體實施例 中，於讀取操作及程式化操作期間，刊時選擇—區塊的 :有位元線。沿一共同字線且連接至任何位元線的記憶體 單元可被同時程式化。 在另一具體實施例中，位元線被劃分成奇數位元線及偶 數位元線。在一種奇數/偶數位元線架構中，對沿一共同 字線且連接至奇數位元線的記憶體單元進行一次程式化， 並且對沿一共同字線且連接至偶數位元線的記憶體單元進 行另一次程式化。 圖7繪示事聯連接以形成一 NAND串的四個記憶體單 元。雖然圖中繪示每一NAND串中包括四個記憶體單元， 但是可以使用四個以上或以下記憶體單元（例如，Η、W 或其他數量）。N A N D争的一終端係經由一汲極選擇閘極 (其連接至選擇閘極沒極線SGD)而連接至一相對應之位元 線，並且另一終端係經由一源極選擇閘極（其連接至選擇 閘極源極線SGS)而連接至共同源極線。 圖8綠示個別感測組塊400之方塊圖，該感測組塊被分成 一核心部分（稱為感測模組380)與一共同部分39〇。在一項 具體實施财，料m線有一個分開之感測模組 380 ’並且對於一組多個感測模組38〇有—個共同部分 122849.doc 17 I355663 3 90。在一項實例中，一感測組塊將包括一個共同部分39〇 及八個感測模組380。一群組中的每一感測模組將經由一 資料匯流排3 7 2以與相關聯之共同部分通信。如需詳細資 訊’請參閱2004年12月29曰申請之美國專利申請案第 1 1/026,536 號題為"Non-Volatile Memory & Method with

Shared Processing for an Aggregate of Sense Amplifiers" > 該案整份内容以引用方式併入本文中。 感測模組380包括感測電路37〇，該感測電路判定一經連 摻之位元線尹的一傳導電流是否高於或低於一預先決定臨 限位準。感測模組380亦包括一位元線鎖存器382，該位元 線鎖存器係用於設定該經連接之位元線上的電壓條件。舉 例而5，鎖存於位元線鎖存器382中的一預先決定狀態將 導致該經連接之位元線被拉至一指定程式化禁止之狀態 (例如，Vdd)。 共同部分390包括-處理器392、一組資料鎖存器別及 一耦合於該組資料鎖存器3 9 4與資料匯流排3 2 〇之間的一 Μ介面396。處理器392執行運算。舉例而言，處理器之 功能之—㈣定經麵之記憶體單元巾所儲存的資料，並 且㈣經判定之資料健存於該組資料鎖存器中。該組資料 鎖存盗394係用於儲存在讀取操作期間處理器392所判定的 =位元。該組資料鎖存器亦用於儲存在程式化操作期間 自資料匯流排320匯入的咨a -, U入的資枓位兀。經匯入之資料位元表 :思欲程式化於記憶體中的寫入資料，介面別提供一 ”於身料鎖存器394與資料匯流排32()之間的介面。 122849.doc -18- 於凟取與感測期間，系統之運作係在狀態機312之控制 下，狀態機控制不同控制閘極電壓至經定址記憶體單元之 供應。隨著逐步通過相對應於記憶體所支援之各種記憶體 狀態的各種預先定義之控制閘極電壓，感測模組380可感 測到彼等電壓之一，並且將經由資料匯流排372自感測模 組380提供一輸出至處理器392。此時，處理器藉由考 量感測模組之感測事件及關於經由輸入線路393來自狀態 機之經施加控制閘極的資訊來判定所得記憶體狀態。接 著，處理器運算該記憶體狀態之二進位編碼，並且將所得 «料位元儲存於資料鎖存器394中。在核心部分之另一具 體實施例中，位元線鎖存器382有雙重用途，其作為用於 鎖存感測模組3 8 0之輸出的鎖存器且亦作為如上文所述之 位元線鎖存器。 期預一些實施方案將包括多個處理器392 ^在一項具體 實施例中，每一處理器392將包括一輸出線（圖9中未繪 示）’使得每一輸出線被wired-OR在一起。在一些具體實 施例中，該專輸出線在被連接至該wired_〇R線之前先被反 轉。此項組態實現在程式化驗證過程期間迅速判定已完成 程式化過程之時間，此乃因接收wired_〇R的狀態機可判定 所有正被程式化的位元已達到所要位準。舉例而言，當每 位元已達到其所要位準時，該位元的一邏輯"〇,t將被發 送至該wired-OR線（或一資料"丨，’被反轉）。當所有位元輸出 一資料，，〇，，（或一資料"丨"被反轉）時，狀態機知道終止程式 化過程。因為每一處理器與八個感測模組通信，所以狀態 122849.doc -19- 1355663 機必須讀取wired-OR線八次，或將用以累加相關聯之位元 線之結果的邏輯加入至處理器392，使得狀態機僅需要讀 取wired-OR線一次。同樣地，藉由正確選擇邏輯位準，全 域性狀態機可偵測何時第一位元變更其狀態且據此變更演 算法。 在程式化或驗證期間，來自資料匯流排320的待程式化 之資料被儲存在該組資料鎖存器394中。在狀態機之控制 下，程式化操作包括施加至經定址記憶體單元之控制閘極 的一連串程式化電壓脈衝。在每一程式化脈衝之後進行一 驗證操作，以判定記憶體單元是否已被程式化至所要之狀 態。處理器392相對於所要之記憶體狀態來監視所驗證之 δ己憶體狀態。當該兩種記憶體狀態一致時，處理器392設 疋位7G線鎖存器394，致使位元線拉至一指定程式化禁止 之狀嘘。此禁止進一步程式化經耦合至該位元線的記憶體 單元，即使該記憶體單元之控制閘極上有程式化脈衝出 現。在其他具體實施例中，在驗證過程期間，處理器在開 始時载入位το線鎖存器382，並且感測電路將其設定為一 禁止值。 資料鎖存器堆疊394包含相對應於感測模組的一堆疊資 料鎖存盗。在一項具體實施例中，每感測模組38〇有三個 資料鎖存器。在一些實施方案中(但非必須），資料鎖存器 被實施為—移位暫存器，使得儲存於其中的並列資料被轉 、成用於資料匯流排32〇的串列資料，反之亦然。在較佳 具體實施例中，相對應於m個記憶體單元之讀取/寫入組塊 122849.doc -20· 1355663 的所有資料鎖存器可被鏈接在一起，以形成一區塊移位暫 存器，使得可藉由串列傳送來輸入或輸出一區塊資料。具 體而言，含r個讀取/寫入模組之庫組（bank)經調適，使得 其該組資料鎖存器之每一者將資料循序移入或移出資料匯 流排，猶如其係屬於一用於整個讀取/寫入組塊之移位暫 存器的部件。

如需關於非揮發性儲存裝置之各項具體實施例的結構及/ 或操作的額外資訊，請參閱：（1) 2004年3月25曰公告之美 國專利申請公開案第2004/0057287號題為"Non-Volatile Memory And Method With Reduced Source Line Bias Errors” ；（2) 2004年6月10曰公告之美國專利申請公開案第 2004/0109357 號題為"Non-Volatile Memory And Method with Improved Sensing” ；（3)發明人 Raul-Adrian Cernea於 2004年12月16日申請之美國專利申請案第11/015,199號題 % "Improved Memory Sensing Circuit And Method For Low Voltage Operation" ; (4)發明人 Jian Chen於 2005 年 4 月 5 日 申請之美國專利申請案第1 1/099,133號題為"Compensating for Coupling During Read Operations of Non-Volatile Memory";以及（5)發明人 Siu Lung Chan 與 Raul-Adrian Cernea於2005年12月28曰申請之美國專利申請案第 1 1/321，953 號題為"Reference Sense Amplifier For Non-Volatile Memory"。以上列出之五份專利文件整份内容均 以引用方式併入本文中。 圖9繪示感測模組380之實例，但是，亦可使用其他實施 122849.doc 21 1355663 位元線而進入記憶體單元之汲極中並且自源極流出，之後 行進通過一源極線而至接地。在積體電路晶片中，記憶體 陣列中的記憶體單元之源極皆被連接在一起，作為經連接 至記憶體晶片之某外部接地襯墊（例如，VSS襯墊）的源極線 之^個刀支。甚至當使用金屬帶（metal strapping)來減小源 極線之電阻時，介於記憶體單元之源電極與接地襯墊之間 仍然有一有限電阻R。典型地，接地迴路電阻R為約50歐 姆。 對於正被平行感測之整頁記憶體，流動通過源極線之總 電流係所有傳導電流之總和。一般而言，每一記憶體單元 的傳導電流取決於經程式化至其電荷儲存元件的電荷量。 對於記憶體單元之既定控制閘極電壓，小電荷將產生稍微 較尚之傳導電流。當一有限電阻存在於記憶體單元之源電 極與接地襯墊之間時，藉由vdr〇p=iT〇TR給定橫跨該電阻 之電壓降。 舉例而言’如果4,256個位元線同時放電，每一者之電 流為1 μΑ，則源極線電壓降將等於4,〇〇〇個線μ微安培/線X 50歐姆〜〇.2伏。當感測記憶體單元之臨限電壓時’此源極 線偏壓促成0.2伏之感測誤差。 在一組具體實施例中，一種用於減小源極線偏壓之方法 係藉由具有用於多進程感測（multi_pass 之特徵與 技術的凟取/寫入電路予以達成。每一進程有助於用高於 一既定鑑別電流值的傳導電流來識別及關閉記憶體單元。 典型地，隨著每一進程，該既定鑑別電流值以漸進方式趨 122849.doc •25· 1355663 於習知單進程感測的中斷點電流值。在此方式中，由於較 高之當前記憶體單元已被關閉’所以後續進程中的感測將 受到源極線偏壓的影響較小》 舉例而言，可用兩次進程（j=〇至1)來實行多進程感測。 在第一進程之後’識別出具有高於中斷點之傳導電流的記 憶體單元’並且藉由關閉其傳導電流來移除彼等記憶體單 元。一種關閉記憶體單元之傳導電流的較佳方式為：將彼 專記憶體皁元之位元線上的其汲極電壓設定至接地。在一 第二進程中’減少來自源極線偏壓的誤差。也可考慮兩次 以上進程。在源極線偏壓將不造成誤差的具體實施例中， 可使用一次進程進行感測》 圖10(A)至1 0(Κ)繪示用於解說在讀取/驗證操作期間感測 模組3 8 0之一項具體實施例的時序圖。 階段（Q):設定 感測模組380 (請參閱圖9)係經由一啟用訊號BLS (圖 10(A))而連接至相對應之位元線。用blC (圖10(B))來啟用 電壓鉗位。用一控制訊號FLT (圖i〇(c))來啟用預充電電晶 體642以作為一受限制之電流源。 階段（1):受控制之預充電 藉由重設訊號RST (圖10(D))來初始化感測放大器600， 其經由電晶體658將訊號INV (圖ι〇(Η))拉至接地。因此， 在重設之後’ INV被設定至LOW。同時，ρ型電晶體663將 互補訊號LAT拉至Vd(^ HIGH (圖ι〇(Η))。即，LAT係INV 之互補。隔離電晶體634受控於訊號LAT。因此，在重設 122849.doc •26- 1355663 之後’隔離電晶體634被啟用以連接感測節點SEN2至感測 放大器的内部感測節點SEN。 預充電電晶體642透過内部感測節點SEN與感測節點 SEN2對位元線BL進行預充電達一預先決定時間週期。這 將使位元線成為用於感測其傳導狀態的最佳電壓。預充電 電晶體642受控於控制訊號FLT ("FLOAT")。位元線將被上 拉朝向如位元線電壓鉗位電晶體612所設定的所要位元線 電壓。上拉速率將取決於位元線中的傳導電流。傳導電流 愈小，上拉愈快。 刖文已描述.如果具有高於一預先決定值.之傳導電流的 記憶體單元被關閉並且排除其所促成的源極線偏壓，則可 最小化歸因於源極線偏壓所導致的感測誤差。因此，預充 電電晶體642有兩項功能。一項功能係將位元線預充電至 一最佳感測器電壓。另一項功能係識別具有高於一用於 D.C.(直流）感測之預先決定值之傳導電流的記憶體單元， 使得排除彼等者所促成的源極線偏壓。 藉由提供預充電電路（其作用如同用於供應一預先決定 電流至位兀線的電流源）來達成D.c.感測。用以控制p型電 晶體642之訊號FLT係致使其"程式化"一預先決定電流流 動。作為一項實例，可自具有設定至5〇〇奈安培之參考電 流的電流鏡來產生FLT訊號。當p型電晶體642形成電流鏡 之鏡支腳時，其亦具有注入於其中的相同5〇〇奈安培。 圖1〇⑴）至H)⑼四個示範性位元線上的電壓，該°四個位 元線分別連接至具有700奈安培、4〇〇奈安培、22〇奈安培 122849.doc -27- 丄如663 與40奈安培之傳導電流的記憶體單元。舉例而言，當預充 路包括電晶體642)係具有500奈安培之限制的電流 源時^具有超過500奈安培之記憶體單元在位元線上汲取 的電荷&於其可累積的電荷。結果，對於具有傳導電流 700奈安培的位元線，其在内部感測節點SEN處的電壓或 訊號將維持在接近〇伏（諸如〇1伏；請參閲圖⑺⑴））。另一 方面，如果記憶體單元的傳導電流低於500奈安培，則預 充電電路（其包括電晶體642)將開始對位元線進行充電，並 /、電壓開始上升朝向經鉗位位元線電壓（例如，由電壓 钳位電日0體612所設定的〇 5伏）（圖1()(12)至叫⑷）。相應 地’内部感測節點SEN將維持接近於〇伏或被上拉至vdd (® -般而言’傳導電流愈小，將愈快使位元線電 壓充電至經鉗位位元線電壓。因此，.藉由在受控制之預充 電Ps段之後檢查位元線上的電壓，使得可能識別經連接之 «己隐體單元疋否具有尚於或低於一預先決定位準之傳導電 流。 階段（2):自後續選通進行D c.鎖存&移除高電流之記憶趙 單元 在受控制之預充電階段之後，一起始DC.高電流感測階 奴開始於由鑑別器電路來感測節點SEN。該感測識別具有 咼於s玄預先決定位準之傳導電流的記憶體單元。該鑑別器 電路包括串聯的兩個p型電晶體654與656，其上拉用於暫 存訊號INV之節點《藉由一轉變為[〇冒的讀取選通訊號 STB來啟用該p型f晶體654，藉由在該内部感㈣點sen 122849.doc -28- 1355663 已部分耦合的位元線歸因於相鄰位元線上的電壓減小而下 降。 階段（4):第一 a.C.感測 在一項具體實施例中，藉由判定浮動之内部感測節點 SEN處的電壓降來實行a c (交流或瞬變）感測。這係藉由 鑑別器電路（其採用經耦合至内部感測節點SEN的電容器 Csa)予以達成，並且考量正在用於充電（減小節點sen上的 電壓）之傳導電流的速率。在積體電路環境中，典型地用 一電晶體來實作電容器Csa;但是，其他實施方案係適合 的。電谷器Csa具有一預先決定電容（例如，3〇 fF)，其可 經選擇以用於最佳電流判定。可藉由適當調整充電週期來 設定鑑別電流值’典型在1〇〇奈安培至1〇〇〇奈安培範圍 内。 該鑑別器電路感測該内部感測節點SEN中的訊號SEN。 在每次感測之前，藉由預充電電晶體642將在該内部感測 裒P點SEN處的訊號上拉至vdd。此將初始設定橫跨電容器

Csa的電壓為零。 ‘感測放大器600準備好進行感測時，藉由轉變為high 之FLT來停用預充電電路（圖10(C))。藉由確證（asserti〇n) 選通訊號S TB來結束第一感測週期τ 1。於感測週期期間， 傳導中之記憶體單元所誘導的傳導電流將對電容器進行充 電。透過位元線中之傳導電流的汲取動作，在SEN處的電 壓將隨著對電容器Csa進行充電而自Vdd減小。圖1〇((3)(請 參閱曲線G2至G4)繪示相對應於其餘三個示範性位元線之 122849.doc -30· 1355663 傳導電流的記憶體單元不影響鎖存器之狀態，其係用lat high予以預設。 階段（9):讀出至匯流排 最後’在讀出階段中’在傳送閘530處的控制訊號NCO 允許經鎖存之訊號SEN2被讀出至讀出匯流排532 (圖l〇(j) 與 1〇(Κ))。 如圖10(11)至10(14)所示，在每一感測週期期間位元線維 持值定。因此，從前文之論述，排除電容性位元線至位元 線躺合。 上文所述之感測模組380係用三次進程來實行感測之具 體實施例，實行最前面的兩次進程以識別及關閉較高電流 之記憶體單元。由於排除較高電流所促成的源極線偏壓， 所以最後進程能夠更精確地感測具有較低範圍傳導電流的 記憶體單元。 在其他具體實施例中，用不同組合之DC.進程與Ac·進 程來實行感測操作，一些感測操作僅使用兩次或兩次以上 A.C.進程，或僅使用一次進程。對於不同進程，每次進程 所使用的鑑別電流值可能相同或以漸進方式趨於最後進程 使用的鑑別電流。另外，上文所述之感測具體實施例僅僅 係適合感測模組的一項實例。亦可使用其他設計與技術來 實行本文所述之技術。對於本文所述之本發明，不需要或 提議任何特殊之感測模組。 圖11繪示用以解說程式化非揮發性記憶體方法之一具體 實施例的流程圖。在一實施方案中，在程式化之前先擦除 122849.doc -34- 1355663 δ己憶體早元（以區塊為單位或其他單位）^在一具體實施例 中’擦除記憶體早元之方式為：使p井上升至一擦除電壓 (例如，20伏）達一段充分時間週期，並且使所選區塊的字 線接地’同時源極線及位元線係處於浮動狀態。由於電容 麵合’導致非所選字線、位元線、選擇線及共同源極線也 上升至該擦除電壓之顯著分率。因此，施加強電場至所選 Q塊的δ己憶體卓元之隧穿氧化物層，並且由於浮動閘極的 電子被發射至基板，導致所選記憶體單元的資料被擦除， 典型係藉由Fowler-Nordheim隧穿。隨著電子從浮動閘極 轉移至p井區’所選記憶體單元的臨限電壓被降低。可對 整個記憶體陣列、分開的區塊或其他記憶體單元單位來執 行擦除。 在圖11之步驟700，一 "資料載入"命令係由控制器予以 發$且由控制電路310予以接收。在步驟702,從控制器或 主機將指定頁位址的位址資料輸入至解碼器3 14。在步驟 所疋址之頁的一頁程式化資料被輸入至資料緩衝器 以進行程式化。該資料被鎖存在適當組之鎖存器中。在步 驟706，一 "程式化"命令係由控制器予以發出至狀態機 312。 藉由”程式化”命令之觸發’使用圖12所示之施加至適當 字線的步進式脈衝，由狀態機3 12控制以將在步驟7〇4中鎖 存的資料程式化至的所選記憶體單元中。在步驟7〇8，程 式化電壓Vpgm被初始化為開始脈衝（例如，12伏或其他 值），並且狀態機312所維護的一程式化計數器Pc被初始化 122849.doc -35- 儲存在在一步:定第-w 應™:::==:==對 特定鎖存器中的邏輯T指示出相對應之記 接至料狀態，則相對應之位元線被連

在步驟712 ’驗證所選記憶體單元之狀態，以判定宜曰 =到達其目標臨限電壓。如果㈣到—所選記憶體單ΐ :電壓已到達目標位準，則相對應之資料鎖存器中儲 存的資料被變更為邏輯"Γ，。如果偵測到目標臨限電= ;m適田位準’則不變更相對應之資料鎖存器中儲存的資 ； 弋中在本身相對應之資料鎖存器中已儲存邏 輯”1”的位元線不需要予以程式化。當所有資料鎖存器皆 正在儲存邏輯，τ時，狀態機（經由上文所述之wired_0R型

機知道已程式化所有所選記憶體單元。在步驟714，檢 查是否所有資料鎖存器正儲存邏輯"r。若是，因為所有 =選記憶體單元皆已予以程式化且驗證，所以程式化過程 π成且成功。在步驟716，報告，，通過"(pAss)狀態。 在步驟714，如果判定非所有資料鎖存器正儲存邏輯 1 ，則程式化過程繼續進行。在步驟7丨8，比對一程式化 限制值PCMAX來檢查該程式化計數器pc❶一項實例之程 式化限制值為20 ;但是，亦可使甩其他數值。如果程式化 汁數器PC不小於20，則程式化過程已失敗且在步驟72〇報 告"失敗"狀態。在一些具體實施例中，到達最大迴圈次數 122849.doc • 36 - 1355663 之後’系統檢查少於預先決定數量之記憶體單元是否尚未 完成程式化。如果少於該預先決定數量尚未完成程式化， 則程式化過程仍然視為通過《如果該程式化計數器pc小於 20 ’則按步進大小來遞增Vpgm位準，並且在步驟722累加 該程式化計數器PC。在步驟722，過程迴圈回到步驟71〇， 以施加下一 Vpgm脈衝。

圖12繪示一連串程式化脈衝，其被施加至經選擇用以程 式化的字線。介於程式化脈衝之間係一組驗證脈衝（圖中 未繪示）。在一些具體實施例中，對於正在將資料程式化 於其中之每一狀態可能有一驗證脈衝。在其他具體實施例 中’可能有更多或更少之驗證脈衝。 在-項具體實施例中，資料係沿—共同字線程式化至記 憶體單元。因此’在施加圖12之程式化脈衝之前，先選擇 用於程式化的字線之…此字線將稱為所選字線…區塊 中的其餘字線稱為非所選字線。

若適用，在成功程式化（與驗證）過程結束時，記憶體』 元的臨限電麼應在經程式化之記憶體單元的一或多項臨r 電壓分佈内或在經擦除之記憶體單元的一臨限電壓分令 内》圖13繪示當每一記憶體單元儲存兩個位元之資料日" 憶體單㈣列的示範性臨限電壓分佈。圖13繪示經擦除之 記憶體單元的第一臨限電麼分佈E。亦描繪出經程式化之 記憶體單元的三種臨限電愿分佈A、B和C。在一項具體實 施例中，E分佈令的臨限電屡係負值，A、分佈中的 臨限電屬係正值。 122S49.doc •37- 1355663 圖13之每一相異臨限電壓範圍對應於一用於各組資料位 元的預先決定值。介於程式化於記憶體單元中之資料與記 憶體單元之臨限電壓位準之間的特定關係取決於記憶體單 元所採用的資料編碼方案。舉例而言，美國專利案第 6,222,762號及2003年6月13曰申請之美國專利申請公告案 第 2004/0255090號"Tracking Cells For A Memory System" (該等案整份内容以引用方式併入本文中）描述用於多狀態 式快閃s己憶體單元的各種資料編碼方案，在一項具體實施 例中’使用一種格雷碼（Gray code)指派，將資料值指派給 δ亥·#臨限電壓範圍’使得如果一浮動閘極的臨限電壓錯誤 地偏移至其鄰近物理狀態’則僅一個位元將受到影響。一 項實例指派"11”給臨限電壓範圍Ε (狀態Ε);指派"1〇"給臨 限電壓範圍Α (狀態Α);指派"〇〇"給臨限電壓範圍β (狀態 B);及指派"01"給臨限電壓範圍C (狀態c)。但是，在其他 具體實施例中’不使用格雷碼。雖然圖13繪示四種狀態， 但疋亦可配合其他多狀態結構（包括具有四種以上或以上 狀態之多狀態結構）運用本發明。舉例而言，一些非揮發 性儲存元件可利用八種（七種經程式化狀態與一種經擦除 狀態）或八種以上狀態。 圖13亦繪示用於從記憶單元讀取資料的三個讀取參考電 壓Vra、Vrb和Vrc。藉由測試一既定記憶體單元的臨限電 壓是否高於或低於Vra、Vrb和Vrc，系統可判定該記憶體 單元所處之狀態。 圖13亦繪示三個驗證參考電壓Vva、vvb和Vvc。當將記 122849.doc -38- 1355663 隐體單元程式化至狀態A時，系統將測試記憶體單元是否 具有大於或等於Vva之臨限電壓。當將記憶體單元程式化 至狀態B時，系統將測試記憶體單元是否具有大於或等於 Vvb之臨限電壓。當將記憶體單元程式化至狀態C時，系 統將判定記憶體單元是否具有大於或等於Vvc之臨限電 壓。 在一項具體實施例中，名為全序列程式化，可將記憶體 單7L從經擦除狀態E直接程式化至該等經程式化狀態A、B 或C中之任一狀態。舉例而言，待程式化的一群體記憶體 單7L可先予以擦除，使得該群體中的所有記憶體單元皆處 於經擦除狀嘘E。當一些記憶體單元正被從狀態E程式化至 狀態A時，其他記憶體單元正被從狀態£程式化至狀態B及/ 或從狀態E程式化至狀態c。 圖14繪示一種程式化多狀態式記憶體單元之兩次進程 (two-pass)技術之實例，其儲存兩個不同頁（一下部頁與一 上部頁）的資料。圖中顯示四種狀態：狀態E (1丨）、狀態A (10)、狀態B (00)及狀態c (〇1)。對於狀態E，彼兩頁儲存 "1”。對於狀態A，下部頁儲存"〇”且上部頁儲存"丨，^對於 狀態B，彼兩頁儲存"〇"。對於狀態C，下部頁儲存"丨"且上 部頁儲存"〇"。請注意，雖然特定位元型樣（bit pattem)& 被指派給每一狀態’但是可指派不同的位元型樣。 在第一次程式化進程中，按照待程式化至下部邏輯頁中 的位元來設定記憶體單元的臨限電壓位準。如果該位元係 一邏輯"Γ，則由於已在早先予以擦除而處於適當狀態， 122849.doc •39· I355663 所以未使臨限電壓變更。但是，如果待程式化之位元係一 邏輯"〇"，則記憶體單元之臨限電壓位準增加至狀態A，如 圖箭頭730所示。 在第一次程式化進程中，按照正被程式化至上部邏輯頁 中的位元來没定記憶體單元的臨限電壓位準。如果該上部 邏輯頁位7G係儲存一邏輯"i "，則由於該記憶體單元係處 於狀態E或A (取決於該下部頁位元之程式化），彼兩種狀 癌皆載有上部頁位70 " 1 "，所以未發生程式化。如果該上 部頁位元係邏輯"0"，則使臨限電壓偏移。如果第一進程 導致該記憶體單元維持在經擦除狀態E，則在第二階段 中，該記憶體單兀被程式化，使得臨限電壓增加至狀態C 範圍内，如圖箭頭734所示。如果第一程式化進程導㈣ 記憶體單元已被程式化為狀態A，則在第二進程中進一步 程式化該記憶體單元，使得臨限電壓增加至狀態B範圍 内，如圖箭頭732所示。第二進程的結果係將記憶體單元 程式化為經指定用以使上部頁儲存邏輯"〇"之狀態，而且 未變更下部頁之資料。 在-項具體實施例中，可設定一系統用以如果寫入足以 填滿一字線，則實行全序列寫入。如果寫入不足之資料， 則程式化過程可用所接收之資料來程式化下部頁。當接收 後續資料時，系統將接著程式化上部頁。在另一項具體實 施例中’系統可在程式化下部頁之模式中開始進行寫入， 並且如果後續接收到足夠的資肖，則#換至全序列程式化 模式’以填滿-整個（或大多數）字線的記憶體單元。如需 122849.doc •40- 切 5663 此具體實施例之詳細資訊，請參閱發明人Sergy

Anatolievich G〇r〇bets及Yan以於⑼糾年^月μ日申請之美 國專利中請索第11/G13，125號標題為"Pipelined pn)gramming 〇f N〇n-V〇latile Memories Using 心丑”該案整份内 容以引用方式併入本文中。 圖15繪示用以描述自非揮發性記憶體翠元讀取資料之具 體實施例的流程圖。在前文關於感測模組之論述中，論述 如何自特定位元線讀取H圖15提供系統層級讀取過 程。在步驟800,接收來自主機、控制器或另一實體的_ 讀取資料之要求。如上文所述，一非揮發性記憶體單元之 1動閘極(或其他電荷儲存元件)上儲存之表觀電荷的偏 移可起因於基於相鄰浮㈣極（或其他相鄰電荷料元件） 中儲存之電荷的電場耦合而發生。為了補償此耦合，對於 —既定記Μ單元的讀取過程料量—㈣記憶體單元之 經程式化狀態。步驟802包括判定是否提供介於鄰近浮動 閉極之間輕合補償。在一些具體實施例中，步驟802亦包 ::定：使用多少補償。在步驟8。4 ’回應該讀取資料之 δ月求，對於一特定頁或其他資料單位執行—讀取過程。步 之讀取過程可包括依據步驟8〇2適當補償介於鄰 之間㈣合。在一項具體實施例中，在步驟_中 靖取的記憶體單元被連接至一共同字 位元線。 彳-疋連接至不同 在一項具體實施例中，當程式化用於—頁之 統亦將建立錯誤修正碼（ECC)，並 ， 、 埂冋該頁資料一起寫 122849.doc •41 - 1355663

入彼等ECC。ECC技術是此項技術所熟知的技術。使用的 ECC過程可包括此項技術已知的任何適合gee過程。當自 一頁（或其他資料單位）讀取資料時，將使用Ecc來判定該 資料中是否有任何錯誤（步驟806)。可由控制器、狀態機或 系統中的其他裝置處執行ECC過程。如果該資料中無錯 誤，則在步驟808將該資料報告給使用者。如果在步驟8〇6 發現到一錯誤，則判定該錯誤是否係可修正（步驟81〇)。各 種ECC方法具有修正一 '组資料中預先決定數量錯誤之能 力如果ECC過程可修正該資料，則在步驟812使用ECC過 程來修正該資料，並且在步驟814將按修正之該資料報告 給使用者。如|該資料係不可藉由Ecc過程來修正（步驟 81〇)，則在步驟820將一錯誤報告給使用者。在一些具體 實施例中，步驟82亦可包括報告所有資料或一子組之資 料。如果已知-子組之資料不具有錯誤，則可報告該子 圖16繪示用以描述自非揮發性記憶體單元讀取資料之具 體實施例的流程® ’此項具體實施例很有可能使用介於鄰 近浮動閘極之㈣合補償。介於圖15之過程與_之過程 之間的差異在於’圖16之過程僅限於在讀取過程期間有一 錯誤情況下使用補償。 在圖16之步驟刚，接收來自主機、_以^0 的-讀取資料之要求。在步驟842，回應該讀取資料之嗜 求H特定頁或其㈣料單位執行_讀取過程 ⑷之讀取過料包括本文㈣述4合補償。步驟844包 122849.doc 42· 括判定該資料中是否有任何錯誤。如果該資料中無錯誤， 則在步驟846將該資料報告給使用者。如果在步驟844發現 到一錯誤，則在步驟850判定該錯誤是否係可修正。各種 ECC方法具有修正一組資料中預先決定數量錯誤之能力。 如果ECC過程可修正該資料，則在步驟852使用過程來 修正該資料，並且在步驟854將按修正之該資料報告給使 用者。如果該資料係不可藉由ECC過程來修正（步驟85〇)， 則系統將藉由配合補償介於鄰近浮動閘極之間的耦合來實 行π取過程以嘗试復原該資料。因此，在步驟，系統 判定是否使用補償及/或使用多少補償來解決介於鄰近浮 動閘極之間的耦合。在步驟862，回應該讀取資料之請 求，對於一特定頁或其他資料單位執行一讀取過程。步驟 8 62之靖取過程藉由依據步驟86〇適當補償介於鄰近浮動閘 極之間的耦合以嘗試復原資料。 目標浮動閘極的鄰近浮動閘極可包括：位於相同位元線 但不同子線上的鄰近浮動閘極；位於相同字線但不同位元 線上的鄰近浮動閘極；或位於目標浮動閘極對角處的浮動 閘極，原因係彼等浮動閘極係位於鄰近位元線與鄰近字線 兩者上。在一項具體實施例中，本文所描述之耦合補償可 應用於上文提出之彼等組鄰近浮動閘極中之任一者。在一 些具體實施例中’本文所描述之耦合補償可應用於位於相 同字線但不同位元線上的鄰近浮動閘極。舉例而言，記憶 體單元362之表觀臨限電壓可歸因於來自記憶體單元3 64與 366的耦合而改變（請參閱圖7).如需關於補償歸因於位於相 122849.doc •43· 1355663 同位元線但不同字線上的鄰近浮動閘極之輕合的詳細資 訊’請參閱發明人Yan Li與Jian Chen於2005年4月5曰申請 之美國專利申請案第1 1/099,049號題為"Reaci 0peration F〇r Non-Volatile Storage That Includes Compensation for Coupling" ’該案整份内容以引用方式併入本文中。一些具 體實施例提供介於位於相同字線但不同位元線上的鄰近浮 動閘極之間以及於位於相同位元線但不同字線上的鄰近浮 動閘極之間的耦合補償。 介於鄰近浮動閘極之間的耦合量取決於當程式化彼等鄰 近浮動閘極時的時間。同時被程式化的兩個鄰近浮動閘極 很可能具有少量或無任何耦合。最大耦合量很可能發生於 如下兩個鄰近浮動閘極之間：其中__個浮動間極未被程式 化（例如，維持在經擦除狀態E);並且另一浮動閘極隨後 被程式化之最高（例如，最大程度）經程式化狀態（例如，被 程式化至狀態C ;請參閱圖13)。因為介於狀態E與狀態a 之間有大邊限’所以甚至有輕合情況下，讀取處於狀態E 之k料不可忐有錯誤。第二最大耦合量係介於如下兩個鄰 近浮動閘極之間：帛一個浮動閘極被程式化至狀態A ;及 接下來的-個浮動閘極被程式化至狀態c。因&，在一項 八體實施例中，將使用輕合補償的唯—時機係：當一記憶 體單70係處於一組狀態中之第一經程式化狀態(例如，狀 ^並且鄰近者係處於—組狀態中之最高經程式化狀 ‘。（例如狀態C)時（該組狀態有4種狀態、8種狀態或不同 數量之狀態）。在其他具體實施例中，當—鄰近記憶體單 122849.doc 元係處於不同狀態（諸如妝能 狀態B或另一狀態）時，可使用耦 合補償。在使用多於或少认 Λ夕於四種狀態之一些具體實施例 中’當一鄰近記憶體單 凡係處於經發現造成耦合之狀態 時’可使用耦合補償。同槎▲ u樣地，若適用於特定實施方案，

當一目標記憶體單元係虛沐〜m A 竭·於除狀態A以外之狀態時，可使 用耦合補償。 如果可使用某技術來偵韦丨+ a 彳貝測或獲取鄰近記憶體單元之狀 態’則可在下一讀取操作φ也丨—π __ 輝作中判定及調整所考量之記憶體單 元所需的修正量。一種得知牲 付知特定記憶體單元之狀態的方式 係透過讀取操作。但蚤， 一疋在—項具體實施例中，介於用於 鄰近位元線之感測放大芎之 八益之間無任何通信。其至在讀取操

作之後，所考量之記情體留-W 隐體早疋將不知道其鄰近記憶體單元 之狀態。 圖17繪不用以描述依據—記憶體單元是否處於狀態a以 及其鄰近者t之-或多者是否處於狀態〇來判定是否應使 用補仏及使用夕）補償之具體實施例的流程圖。有至少兩 種案例°在第—案例中，正被讀取之特定記憶體單元係處 於狀態A並且其鄰近者中之-者係處於狀態Ο在第二案 例中，正被讀取之特定記憶體單元係處於狀態A並且其鄰 近者中之兩者（不同位元線）係處於狀態c。圖17之過程判 疋特疋β己憶體單元（或特定位元線）之任何鄰近者是否處 於狀態C (或處於-組7種或7種以上狀態中之最高經程式 化狀態）。可使用此過程來實行圖15之步驟8〇2及圖Μ之步 驟 860 〇 122849.doc -45- 1355663 在圖17之步驟900，讀取經連接至所選字線的所有記憶 體單兀（或一子組之記憶體單元），以判定該等記憶體單元 是否處於狀態c。這係藉由使用讀取比較點Vrc予以達成。 具有向於Vrc之臨限電壓的記憶體單元被認定為處於狀態 C。具有低於Vrc之臨限電壓的記憶體單元係非處於狀態 C。使用Vrc進行讀取操作結束時，每一感測放大器將鎖存 相對應之記憶體單元是否處於狀態c。一項必須克服的障 礙係，在一些實施方案中，感測放大器無法與鄰近感測放 大器父談。因此，請參閱圖7，用於位元線BL2的感測放大 器無法與感測放大器位元線BL1或位元線BL3通信。因 此，用於BL2的感測放大器無法得知位於BL丨及BL3上的鄰 近§己憶體單元是否處於狀態C。執行步驟902至910以指示 出鄰近記憶體單元是否處於狀態在步驟9〇2，經連接至 在步驟900中經感測係處於狀態c之記憶體單元的所有位元 線被充電至一預先決定電壓。在一項實例中，具有處於狀 態C之記憶體單元的位元線被充電至〇.5伏。請重新參閱 9，可達成此項充電之方式為，施加〇 5w+Vth (電晶體612 的臨限電壓）至電晶體612的閘極並且切換RST訊號為低位 準以促使INV=0。用INV=1來設定其他感測放大器，並且 因此其位元線將未被充電。運用GRS=〇，在位元線上無任 何有效之下拉。當具有C資料之位元線充電時，歸因於位 元線至位元線耦合，導致鄰近位元線將被耦合至彼等位元 線。在一實施方案中，此類搞合可能係總位元線電容之 40%。對於兩個鄰近者具有C資料之位元線，電容耦合可 122849.doc •46- 1355663 高達總位元線電容之娜。舉例而t，如緑元線的一鄰 近者具有c資料，則可藉由約015伏而福合。如果位元線 的兩個鄰近者具有c資料，則可藉由約Q 3伏而搞合。 在步帮904，識別出兩個鄰近者具有c資料的位元線。在 項具體實施例中，藉由將BLC降低至〇.2+Vth (電晶體 612的臨限電旬來達成步驟_。這將造成具有兩個c鄰近 者的位元線將其電晶體6丨2關閉，原因係電晶體6丨2的汲極 側係Vdd且源極側係〇.3伏。接著，節點咖將未被放電， 感測放大器將鎖存LAT=1。具有—虹鄰近者或不具有⑽ j者的其他位元線將使電晶體612傳導。由於位元線的電 容比電容器Csa更高’所以節點随將放電，並且感測放 大器將鎖存LAT=0。節點SEN是否經充電或經放電的結果 將被儲存在適當資料鎖存器394中（步驟9〇6)。在步驟9〇6之 後，感測放大器與位元線被重設，並且接著在步驟9〇8， 再人對經連接至處於狀態記憶體單元的位元線進行充 電’類似於步驟902。在步驟91〇，藉由施加31^=〇15伏 Vth (電曰曰體612的臨限電壓）來感測經耦合至一或多個〇鄰 近者的位元線。系統感測其一或多個鄰近者具有處於狀態 c之記憶體單元的位元線。在步驟912，將結果儲存在資料 鎖存器394中之-者中。對於在步驟9()4中儲存有指示兩個 鄰近者係處於狀態C及在步驟908中儲存有指示一或多個鄰 近者係處於狀態C的位元線，認定該位元線具有處於狀態 c的兩個或兩個以上鄰近者。對於在步驟9〇6_未儲存有指 示兩個或兩個以上鄰近者係處於狀態c但是在步驟91〇中儲 122S49.doc •47- 1355663 存有指示一或多個鄰近者係處於狀態(^的位元線，認定該 位元線具有處於狀態c的一個鄰近者。 圖18繪示用圖表描繪在圖17之過程中所執行之一些操作 的時序圖。時序點被分成相對應於步驟9〇2、9〇4與卯6的 三段時間週期。在步驟902期間，可看出訊號BLC上升至 0.5伏加電晶體612的臨限電壓❶這是對於耦合至經連接至 所選予線且處於狀態C的記憶體單元的所有位元線予以進 行。圖中所示之彼等位元線上升至〇5伏。接著具有兩 個C鄰近者的位元線被耦合至兩個相對應之鄰近位元線， 致使該等位元線上升至0.3伏。不具有（：鄰近者的位元線將 維持在0伏。在此時間範圍期間，訊號GRS係處於低位 準。接著，BLC下降至0伏且隨後上升至02伏加電晶體612 的臨限電壓，在此時刻感測位元線（步驟9〇4)。在兩個狀態 C鄰近者旁邊的位元線將不對節點SEN進行放電（請參閱線 914)。不具有兩個狀態C鄰近者的位元線將對節點SEN進 行放電（請參閱線916)。將資料鎖存在適當位元線鎖存器 382中之後，資料將被傳送至資料鎖存器394。 圖19繪示讀取過程之一項具體實施例，其可包括提供對 於具有一或多個C鄰近者之記憶體單元的補償。圖19之過 程係作為圖15之步驟804或圖16之步驟862之一項具體實施 例的細節。另外，可使用步驟940至950及964至972來實行 圖16之步驟842。可對於一頁之資料執行圖19之過程，其 中一頁涵蓋一位元線及所有位元線，或一子組之位元線。 在圖19之步驟940，施加讀取參考電壓Vra至相關聯於頁的 122849.doc -48- 1355663 適當字線。此造成將讀取參考電虔…施加至用於經連接 至該字線的記憶體單元之控制閘極。在步驟842,感測相 關聯於頁的位元線’以依據施加Vra至其控制閘極，判定 經定址之記憶體單元是否傳導或不傳導。傳導之位元線指 示出記憶體單元被開通；因此，彼等記憶體單元之臨限電 壓低於vra (例如，處於狀態Ε*)β在步騍944，對於彼等 位元線，將位元線的感測結果儲存在適當鎖存器中。 在步驟946，施加讀取參考電壓Vrb至相關聯於正被讀取 之頁的字線。在步驟948，感測位元線，如上文所述。在 步驟950,對於經連接至該頁中不具有處於狀態c之鄰近記 憶體單元的記憶體單元之位元線，將結果儲存在適當鎖存 器中。 此項具體實施例嘗試修正在處於狀態C之記憶體單元旁 邊的處於狀態A之資料。可造成的錯誤係：記憶體單元將 具有增大的表觀臨限電壓，使得當其實質上係處於狀態A 時’其似乎係處於狀態B。在步驟952，將Vrb加一第一偏 移量施加至相關聯於正被讀取之頁的字線。在步驟954， 感測位元線，如上文所述。在步驟956，對於經連接至該 頁中具有一個處於狀態C之鄰近記憶體單元的記憶體單元 之位元線’將結果儲存在適當鎖存器中。在步驟958，將 Vrb加一第二偏移量施加至相關聯於正被讀取之頁的字 線。在步驟960，感測位元線，如上文所述《在步驟962， 對於經連接至該頁中具有兩個處於狀態C之鄰近記憶體單 元的記憶體單元之位元線，將結果儲存在適當鎖存器中。 122849.doc -49- 1355663 在步驟964，施加讀取參考電壓Vrc至相關聯於正被讀取 之頁的字線。在步驟966，感測位元線，如上文所述。在 步驟968,對於所有位元線，將結果儲存在適當鎖存器 t。在步驟970，判定該頁（或其他資料單位）中的每一記憶 體單元之資料值。舉例而言，如果記憶體單元以Vra傳 導’則該記憶體單元係處於狀態E。如果記憶體單元以 Vrb(或Vrb加第一偏移量，或Vrb加第二偏移量）及νιχ傳 導，但不是以Vra傳導，則該記憶體單元係處於狀態a。如 果s己憶體單元以Vrc傳導，而非以Vra或Vrb (或Vrb加任一 偏移量）傳導，則該記憶體單元係處於狀態B。如果記憶體 單元在Vra、Vrb (或Vrb加任一偏移量）或vrc下皆不傳導， 則δ玄5己憶體單·元係處於狀態C。在一項具體實施例中，由 處理器392來判定資料值。在步驟972，對於每一位元線， 處理器392將經判定之資料值儲存在適當鎖存器中。在其 他具體實施例中，感測各種位準（Vra、vrb和Vrc)可依不 同順序發生。 第一偏移量及第二偏移量之量係取決於特定實施方案實 施方案。本文所述之本發明不依賴第一偏移量或第二偏移 量之任何特定值。在一項具體實施例中，第一偏移量係 0.1伏特’並且第二偏移量係0 2伏；但是，亦可在適當情 況下使用其他值。 取代在讀取過程期間修正介於不同位元線上鄰近記憶體 單元之間的電容耦合，亦可在程式化時執行補償。由於系 統將在程式化時得知資料，所以如果記憶體單元的一或多 122849.doc •50· 個鄰近者被指.派為程式化至狀態c，則系統可刻意用稍微 較低的臨限電壓將記憶體單元程式化至狀態A。以此方 式，在被指派為程式化至狀態c的鄰近者已完成程式化之 後，將正確讀取狀態A之記憶體單元。 項…、不σ理減缓程式化過程情況下達成緊密臨限電壓 分佈的解決方案係使用一種兩階段式程式化過程。第一階 段（粗略程式化階段）包括嘗試使臨限電壓以較快方式上 升並且相對較不注意到達成緊密臨限電壓分佈。第二階 段（精細程式化階段）嘗試使臨限電壓以較慢方式上升，以 到達目標臨限電麼且同時達成較緊密臨限電壓分佈。有關 粗略/精細程式化方法論之實例，請參閱美國專利案第 Μ88,758號，該案整份内容以引用方式併入本文中。 在一項粗略/精細程式化方法之實例中，過程中使用兩 個驗也位準.一目標驗證位準（亦稱為精細驗證位準）及一 粗略驗也位準。過程將開始於執行程式化過程的粗略階 段。當記憶體單元的臨限電壓到達粗略驗證位準（其低於 目標驗證位準）時，藉由使位元線電壓上升至大於0伏且小 於禁止電壓之值，記憶體單元將進入精細程式化階段。在 粗略階段期間，位元線電壓上升將係約〇伏。為了禁止記 憶體單70進行程式化，位元線電壓上升至禁止電壓（例 如，Vdd)。與粗略程式化階段相比較，在精細程式化階段 期間的程式化緩慢，其歸因於位元線電壓自0伏上升至中 間值的影響° 0 A ’在粗略程式化階段期Μ ’每程式化步 驟的臨限電壓變更很可能較小。記憶體單元將繼續處於精 122849.doc 51 1355663 Λ程式化階段，直到記憶體單元的臨限電壓已到達目標臨 限電壓°當記憶體單元的臨限電壓已到達目標臨限電壓 時，位元線電壓上升至Vdd (或其他禁止電壓），以禁止對 該記憶體單元進行進一步程式化。 所提議之程式化方法（其包括修正介於不同位元線上鄰 近記憶體單元之間的耦合）將使用上文所述之粗略/精細程 式化過程；但是，將使用三個電壓位準，而非使用兩個電 壓位準。舉例而言，圖2〇繪示狀態A之臨限電壓分佈。 用於驗證之目標電壓係Vva。用於上文所述之粗略/精細程 式化的先前技術方法具有標示為Vca之粗略驗證位準。所 提峨之方案包括增加一第三驗證位準via,其用途如下文 所述。總而言之，在粗略程式化階段期間，記憶體單元將 被程式化直到臨限電壓到達Vca。在精略階段中將程式化 需要補償的記憶體單元（因為彼等記憶體單元正被程式化 至狀態A並且在正被程式化至狀態c之記憶體單元的旁 邊），直到臨限電壓到達Vi£^在精略階段中將程式化其他 記憶體單元，直到彼等記憶體單元之臨限電壓到達Vva。 因此，具有狀態C之鄰近者的狀態a之記憶體單元很可能 具有較低的臨限電壓，可能甚至低於目標臨限電壓分佈 980 »因此，耦合將造成彼等記憶體單元的臨限電壓上升 至臨限電壓分佈980中。 圖21提供臨限電壓相對於時間之圖表以及位元線電壓相 對於時間之圖表，用以指示出對於因其鄰近者皆非處於狀 態C而不需要補償之記憶體單元的粗略/精細程式化之一項 122849.doc •52· 1355663 實例。該等圖表假設：在時間tl、t2、t3、t4與t5，一程式 化脈衝被施加至記憶體單元之控制閘極。在相關聯於U、 t2與t3的脈衝處，記憶體單元的臨限電壓被增大。在時間 t3’記憶體單元之臨限電壓變成高於Vca。因此，粗略程 式化階段結束，並且精細程式化階段開始。據此，位元線 電壓自0伏上升至中間電壓VI (例如，1伏）。施加中間電壓 VI (相對於〇伏）使位元線之程式化過程減慢。在時間t5， 當記憶體單元之臨限電壓高於Vva時，位元線電壓將上升 至禁止電壓（例如，Vdd)。 圖22緣示對於不需要補償的記憶體單元（因為該記憶體 單元的一或多個鄰近者係處於狀態C，並且該記憶體單元 正被程式化至狀態A)的圖表。在時間t3，記憶體單元之臨 限電壓已增大至到達Vca;因此’位元線電壓將上升至中 間電壓V1 ^在時間t4 ’記憶體單元之臨限電壓到達via (其 大於Vca且小於Vva);因此，藉由使位元線電壓上升至Vdd 來鎖定該記憶體單元以禁止進一步程式化。 請注意’在其他具體實施例中，除了 V丨以外，還可使用 多個中間電壓。舉例而言，接收補償的記憶體單元可使用 一中間位元線電壓，並且不接收補償的記憶體單元可使用 另一中間位元線電壓。在其他具體實施例中，不同的位元 線可使用不同的中間電壓。 圖23繪示用以描述依據圖21及圖22之圖表進行程式化之 過程之具體實施例的流程圖。在步驟7〇〇 , — "資料載入" 係由控制器予以發出且由控制電路予以接收。在步驟 122849.doc -53· 1355663 1002，從控制器或主機將指定頁位址的位址資料輸入至解 碼器314。在步驟1004，所定址之頁的一頁程式化資料（或 其他資料單位）被輸入至資料緩衝器以進行程式化。該資 料被鎖存在適當組之鎖存器中。在步驟1〇〇6，一 "程式化" 命々係由控制器予以發出至狀態機312。於步驟1〇〇8，判 定是否進行耦合補償。舉例而言，控制器35〇、控制電路 310、感測組塊400或另一組件將判定一特定記憶體單元是 否將需要在程式化過程期間接收補償，因為該特定記憶體 單元正被程式化至狀態C並且其一或多個（或兩個或兩個以 上）鄰近者係處於狀態C。在一項具體實施例中，由於控制 器350與控制電路3 10知道所有程式化資料，所以系統將自 動得知是否需要補償。在其他具體實施例中，用於各個位 元線的資料鎖存器之每一者將知道待程式化之資料。因 此，感測組塊400可執行圖17之步驟908、91〇及912，以判 定是否有任何位元線的鄰近者具有待程式化至狀態C的資 料。若是’則對於補償標記具有此類鄰近者的位元線。在 圖23之一項具體實施例中，僅有一個補償值被提供至具有 處於狀態C之鄰近者的記憶體單元。在其他具體實施例 中，可取決於是否有一個處於狀態c之鄰近者或有兩個處 於狀態C之鄰近者來提供補償值。 在圖23之步驟1010，起始脈衝被設定為其起始值，程式 化计數器PC被設定為其起始值，並且位元線電麗被設定為 其起始值。對於待被程式化之記憶體單元，位元線電壓將 被設定為0伏。對於將未被程式化之記憶體單元，位元線 122849.doc •54- 1355663 電壓將被設定為vdd。亦可將起始電壓之指示儲存鎖存 器在一些具體實施例中，在程式化脈衝步驟1 〇 12期間可 施加起始位元線值（於下文論述）。 在步驟1012，一程式化脈衝被施加至適當的字線。在步 驟1014，執行一驗證過程。如果記憶體單元係處於粗略程 式化階段中，則將使用步驟1〇14·之驗證過程來判定記憶體 單το的臨限電壓是否已到達粗略驗證位準。如果記憶體單 π係處於精細程式化階段中，則將對於需要補償的記憶體 單元，比較記憶體單元的臨限電壓與目標臨限電壓（例 如’ Vva)或中間驗證位準（例如，Via)。下文將提供步驟 1014之詳細細節。在步驟1016，判定所有待被程式化之記 憶體單元的狀態是否係致使已驗證所有彼等記憶體單元。 如果已驗證所有彼等記憶體單元，則在步驟1〇18中區域成 功的程式化過程。如果尚未驗證所有彼等記憶體單元，則 在步驟1020，比對一程式化限制值pCMAX來檢查該程式 化計數器PC。如果程式化計數器pc不小於pcMAX，則程 式化過程已失敗且在步驟1022報告失敗狀態。如果該程式 化計數器PC小於PCMAX，則在步驟1024，按步進大小來 遞增程式化電壓（Vpgm)量值，並且累加該程式化計數器 PC。在步驟1024，過程迴圈回到步驟1〇12，以施加下一 Vpgm脈衝。 圖24繪示用於揭述圖23之驗證步驟1〇14之一具體實施例 的流程圖。在步驟1060 ’系統判定記憶體單元是否處於粗 略程式化階段或精細程式化階段。請注意，圖23之過程描 122849.doc •55· 丄355663 述對於-群組之記憶體單元（例如，經連接至一共同字線 的一頁之記憶體單元）所執行的高階過程。對於每—正被 程式化之特定記憶體單元個別執行圖24之過程◊在—項L 體實施例中，❹j組塊將酉&備—鎖存器，用於儲存特定: 憶體單元是否處於粗略或精細程式化階段的指示。如果記 憶體單元係處於粗略程式化階段中，則在步驟1〇62中用粗 略驗證位準（例如，Vca)來執行驗證過程。即，將使用感 測放大器來判定記憶體單元之臨限電壓是否已到達適合之 粗略驗證位準。舉例而言，如果記憶體單元被程式化至狀 態A時，則感測放大器將測試記憶體單元之臨限電壓是否 已到達Vca，如上文所述。如果臨限電壓已到達粗略驗證 位準（步驟1064)，則記憶體單元已完成粗略程式化階段。 因此，在步驟1066，位元線電壓上升至中間電壓V1，致使 s己憶體單元將於下一程式化脈衝進入精細程式化階段。在 步驟1066之後，過程將在繼續進行步驟1〇8〇 (於下文論 述），以判定臨限電壓是否亦超過精細驗證位準（或中間驗 證位準係適合的）。如果記憶體單元的臨限電壓尚未到達 粗略驗證位準，則在步驟1068中，位元線電壓將維持在當 刚位準，致使記憶體單元將繼續粗略程式化階段。 在步驟1060，如果判定記憶體單元係處於精細程式化階 段’則在步驟1080，判定記憶體單元是否正被程式化至狀 態A並且需要補償耦合。若否，則在步驟1〇82使用精細驗 證位準（目標驗證電壓Vva、Vvb或Vvc)來執行驗證過程。 如果需要補償，則在步驟1090，使用中間驗證位準乂丨&來 122849.doc -56- 1355663 執行驗證過程。如果記憶體單元之臨限電壓高於適合之驗 證位準（步驟1084) ’則在步驟1088藉由使位元線電壓上升 至Vdd來鎖定該記憶體單元以禁止進一步程式化。如果記 隐體早元的臨限電廢不高於驗證位準（步驟1〇84)，則在步 驟1086中使位元線電壓將維持在當前位準，並且精細程式 化階段將繼續。 如上文所述，於程式化序列期間可修正記憶體單元之浮 動閘極至浮動閘極耦合效應。亦可在讀取操作期間修正記 憶體單元之浮動閘極至浮動閘極耦合效應。下文論述之内 容描述一項讀取序列，其併入位元線至位元線耦合效應作 為對感測過程的修改因素，致使可依據鄰近記憶體單元狀 態來修改讀取。圖25及圖26解說用於讀取資料之過程的一 項具體實施例，其允許對已歷經來自鄰近記憶體單元之耦 合的某些記憶體單元進行補償。在步驟1100，讀取所有位 兀線以判定經連接至彼等位元線且經連接至所選字線的記 憶體單元是否處於狀態c ^這係藉由使用Vrc作為讀取比較 點來執行讀取操作予以執行。具有處於狀態C之記憶體單 兀的位元線將鎖存記憶體單元係處於狀態C的指示，圖18 繪不讀取操作。在步驟11〇2，具有處於除狀態c外之狀態 之記憶體單元的位元線將被充電。在一項具體實施例中， 彼等位元線被充電至0.5伏。在步驟1102對位元線進行充 電之後’在步驟丨104，經連接至處於狀態c之記憶體單元 的位元線被充電至介於0.25伏與0.4伏之間》在步驟1104中 對經連接至處於狀態C之記憶體單元的位元線進行充電， 122849.doc •57· 1355663 將使在步驟1102中充電的彼等位元線耦合至高於0.5伏之 電壓。舉例而言，圖26繪示位元線BLn，其表示不具有處 於狀態c之記憶體單元的位元線。圖表繪示出在步驟1102 期間位元線正被充電至約〇.5伏。位元線BLn+Ι被連接至處 於狀態C之記憶體單元’並且位元線BLn+Ι係位元線BLn的 鄰近者《在步驟11 〇4期間，位元線BLn+1被充電至約〇.4 伏。接著，位元線BLn將被耦合至高於〇.5伏的電壓，如虛 線1120所示《非在於步驟u 〇4中被充電之鄰近者旁邊的位 元線將維持在0.5伏，如虛線1122所示。在圖25之步驟 1106 ’將感測所有位元線（或一子組之位元線）„將感測具 有一C鄰近者的位元線以具有較高之位元線電壓。因為較 高之位元線電壓，所以位元線將傳導更多電流，這使表觀 之臨限電壓較低。這將補償介於鄰近記憶體單元之間的耦 合。具有C鄰近者的記憶體單元在其鄰近者被程式化之後 被耦合至高於其原始程式化位準的浮動電壓。此運用浮動 閘極至浮動閘_合補償之讀取將正確讀回記憶體單元的 原始程式化位準。此項讀取修正係在無因多次讀取操作所 造成的耗時情況下進行。-取操作獲得關於需要修正 之圮憶體單元及不需要修正之記憶體單元的結杲。 口在上文所述之-項具體實施例中，隨著正在移除記憶體 早X源極雜訊’可有數次感測選通。在所有感測選通期 間’或稍後感測選通期間，可應用上文關於圖25與26所述 之過程。舉例而言，在運用兩次選通之具體實施例中，第 一選通可不使關25與26之過程，而第二料可使用圖25 122849.doc -58- 與26之過程。 文說明内谷描述用於在程式化期間及讀取期間補償浮 動閘極耦合之過程。在一些具體實施例中，在程式化及讀 取兩者期間可執行補償。但是，在大多數具體實施例中， 將在程式化期間或在讀取期間執行補償，但非在程式化及 兩者期間執行補償。可依據使用的記憶體系統，判定 疋否在璜取期間或在程式化期間執行補償。舉例而言，如 果記憶體系統即將在被程式化非常少次數但被多次讀取的 主機中使用，則最佳係在程式化期間進行補償。替代做法 為如果主機將進行許多次程式化但進行讀取次數非常 少’則最佳係在讀取過程期間進行補償。 在一項具體實施例中，可製造記憶體系統以包括用於在 讀取過程期間及在程式化過程期間執行補償之技術。在製 己憶體系統期間或之後的某時間點，可組態記憶體系 統’使得記憶體系統將僅在讀取過程期間執行補償或僅在 程式化過程期間執行補償。 圖27繪示用以描述用於組態記憶體系統以使得記憶體系 統將在讀取過程期間執行補償或在程式化過程期間執行補 償的流程圖。在步驟1200，製造記憶體系統以使其具備在 讀取期間執行補償及在程式化期間執行補償之能力。此可 包括製造半導體晶圓。視需要，步驟1200亦可包括使用此 項技術所熟知之製程來封裝晶圓。封包可具有或不具有用 以執行上文所述之組態的切換器。用於在積體電路上增加 連接至儲存元件之切換器的技術已為此項技術所熟知。在 122849.doc -59· 步驟1202，依據想要的用途來設定一旗標（補償旗標其 屬於在步驟1200中製造之記憶體系統的部分），以指示= 否應在讀取期間執行補償或是否應在程式化期間執行補 償可在製造製程期間、在製造製程之後、在測試過程期 間或正在使用裝置時設定旗標。在步驟12〇4，當正在使用 =置時，系統將檢查補償旗標。如果補償旗標被設定為在 喝取期間執行補償’則在步驟12〇6，記憶體系統將於讀取 過程期間提供耦合補償。如果補償旗標被設定為用於程式 化則於程式化過程期間提供耦合補償（步驟丨208)。 可用許多不同方式’在步驟12G2中設定旗標。在製造或 K過程期間，可設定—R〇職絲，以指示應在讀取期間 執仃補償或在程式化期間執行補償。在其他具體實施例 中，可在製造製程期間或以後，實作及/或設定用於儲存 =fa之札不的其他構件（例如，非揮發性記憶體陣列中的一 s It體單元 ' -正反II或其他儲存裝置卜亦可在測試過 °期門或使用期間设定旗標。另夕卜，用於積體電路的封裝 可包括一切換器，使用者可在將一記憶卡插入於一主機中 之前設定切換器。 在一些具體實施例t，在將記憶體系统插入於主機中之 後’在步驟1202中設定補償旗標。圖28至圖31提供此類組 “、的實例在圖28之步驟1300，在主機中安裝記憶體系 統主機之貧例可包括—數位相機、音樂播放器、行動電 話、手持型運算裝置或其他運算裝置。為了實例之目的， "月考量s樂播.放器，與進行程式化相比，其更加頻繁地進 122849.doc 1355663

订賣取目此，音樂播放器可在程式化期間提供補償。另 「方面’數位相機可更加頻繁地進行程式化因此，其更 適口在。賣取過程期間提供補償過程。在圖28之步驟m 主機將向控制器通知該偏好設定。即，將預先程式化主 機’以知道當主機想要執行補償時其可使用已知協定來告 ^控制$。在步驟1304，控制器將接收來自主機的偏好設 疋並且依據自主機接故的偏好設定來設定補償旗標（儲 存於一記憶體單元或其他儲存裝置中）。 圖29繪示用以組態記憶體系統之另一具體實施韵的流程 圖在步驟1320，在主機中安裝記憶體系統。& # _ 1332 ’使用者可選擇偏好設定。在—項具體實施例中，使 用者將藉由移動一機械切換器來選擇一偏好設定，或在主 機的-使用者介面中選擇一偏好設定。舉例而言，數位相 機的使用者可選擇在讀取期間執行補償，並且音樂㈣裝 置的使用者可選擇在程式化期間執行補償。在步驟m 主機向控制器通知該偏好設定。在步驟1336，控制器依據 自主機接收的偏好設定來設定補償旗標。 圖30繪示用以描述用於組態記憶體系統之過程之另—具 體實施例的流程圖。在步驟133〇中，在主機中安裝記憶體 土統。在步驟1332,控制器要求主機識別自己。舉例而 言’主機可指示其係-數位相機、音樂播放器、PDA、行 動電話等等。在步驟1334，控制器將接收資訊並且存取一 主機資訊表格。表格將識別裝置如何設定補償攔位的每一 機型或類型。依據表格及自主機接㈣資訊，控制器將選 122849.doc 61 1355663 取-組態(例如，選取是否在讀取或程式化期間執行補 償）》在步騾1336,控制器將依據在步驟1334中判定的組 ’ 態來相應地設定旗標。 . 圖31繪示用以描述用於組態記憶體系統之過程之另一具 ‘ 體實施例的流程圖。在步驟1360中，將在主機中安裝記憶 • 體系統。在步驟1362，主機將促使將多個檔案儲存在記憶 體系統中。在一段預先決定時間量之後、在已將預先決定 φ *之檔案儲存於記憶體系統之後或在來自主機或使用者的 命令之後，在步驟1364,控制器將判定儲存在記憶體系統 上最具代表性檔案類型。舉例而言，如果儲存十個檔案並 且其中的八個檔案係音樂檔案，則控制器將判定最具代表 性檔案係音樂棺案。在步.驟1366，控制器將依據代表性標 案類型來判定組態。舉例而言，可在記憶體系統中储存一 列出檔案類型之表格，並且對於每一檔案類型，將儲存用 於補償旗標的一值。旗標之值可指示出是否於程式化或讀 • 取期間執行補償。在步驟1368，控制器將依據在步驟1366 甲判定的組態來設定補償旗標。 基於圖解及說明的目，前文已提出本發明的實施方式。 其非意欲詳盡說明本發明或使本發明限定於揭示的確切形 . 式。可按照前面的講授進行許多修改及變化。選取的具體 實施例係為了最佳地解說本發明的原理及其實務應用，使 熟悉此項技術者以各種具體實施例最佳地運用本發明，並 且各種修改皆適用於所考量的特定料。本發明範嘴擬藉 由隨附的申請專利範圍予以定義。 I22849.doc -62· 1355663 【圖式簡單說明】 圖1繪示NAND串的俯視圖。 • 圖2繪示NAND _之同等電路圖。 圖3繪示NAND串的剖面圖。 圖4繪示NAND快閃記憶體單元陣列之一部分的方塊圖 圖5繪示非揮發性記憶體系統的方塊圖。 * 圖6繪示非揮發性記憶體系統的方塊圖。 圖7繪示記憶體陣列的方塊圖。 # 圖8繪示感測組塊具體實施例的方塊圖。 圖9繪示感測模組具體實施例的概要圖。 圖1〇繪示感測模組具體實施例的時序圖。 圖11繪示用以描述程式化非揮發性記憶體過程之具體實 施例的流程圖。 圖12繪示施加至非揮發性記憶體單元之控制閘極的示範 性波形。 圖13繪示一組示範性臨限電壓分佈。 • 圖14繪示一組示範性臨限電壓分佈。 圖15繪示用以描述在讀取資料時實行之過程之具體實施 . 例的流程圖。 圖16繪示用以描述在讀取資料時實行之過程之具體實施 例的流程圖。 圖17繪示用以描述感測相鄰位元線之資料夕、a 只竹之過程之具體 實施例的流程圖。 圖18繪示用以描述感測相鄰位元線之資料夕、a 寸之過程之具體 122849.^°° -63 - 1355663 實施例的時序圖。 圖19續·示用以描述讀取過程之具體實施例的流程圖。 圖20繪示經程式化狀態之臨限電壓分佈。 圖21繪示程式化過程之具體實施例的圖表。 圖22繪示程式化過程之具體實施例的圖表。 圖23繒·示用以描述程式化過程之具體實施例的流程圖。 圖24緣示用以描述驗證過程之具體實施例的流程圖。 圖25繪示用以描述讀取資料過程之具體實施例的流程 圖。 圖26繪示用以描述讀取資料過程之具體實施例的時序 圖。 圖27繪示用以描述組態及使用記憶體系統過程之具體實 施例的流程圖。 圖28繪示用以描述組態記憶體系統過程之具體實施例的 流程圖。 圖29繪不用以描述組態記憶體系統過程之具體實施例的 流程圖。 圖30繪示用以描述組態記憶體系統過程之具體實施例的 流程圖》 圖31繪示用以描述組態記憶體系統過程之具體實施例的 流程圖》 【主要元件符號說明】 100，102，104，106 電晶體（記憶體單元） 100CG, 102CG, 控制閘極

104CG, 106CG 122849.doc •64- 1355663

100FG, 102FG, 104F-G, 106FG 120

120CG 122

122CG 126 128 126 128 126, 128, 130, 132, 134, 136, 138 140 150 204 206 296 298 300 310 3 12 314 316 318 浮動閘極 第一選擇閘極 控制閘極 第二選擇閘極 控制閘極 位元線（圖2) 源極線（圖2) 汲極終端（圖4) 源極終端（圖4) N+摻雜（擴散）區（圖3) p井區 NAND 串 源極線 位元線 記憶體裝置 記憶體晶粒 記憶體單元陣列 控制電路 狀態機 晶片上位址解碼器 功率控制模組 線路 122849.doc -65- 1355663 320 資料匯流排（線路） 330, 330A, 330B 列解碼器 350 控制器 360, 360A, 360B 行解碼器 362, 364, 366 記憶體單元 365, 365A, 365B 讀取/寫入電路 370 感測電路 372 資料匯流排 380 感測模組 382 位元線鎖存器 390 共同部分 392 處理器 393 輸入線路 394 資料鎖存器 396 I/O介面 400 感測組塊 510 電容器 512 位元線隔離電晶體 520 位元線下拉電路 522, 550 位元線下拉電晶體 530 讀出匯流排傳送閘 532 讀出匯流排 600 感測放大 612 位元線電壓鉗位電晶體 122849.doc •66- 1355663 613, 634, 641，642， 643, 654, 654, 658， 661，662, 663, 664, 666, 668 電晶體 631 内部感測節點 660 鎖存器電路 730 臨限電壓位準增加至狀態A 732 臨限電壓增加至狀態B範圍 734 臨限電壓增加至狀態C範圍内 980 狀態A之臨限電壓分佈 A，B, C 臨限電壓分佈（經程式化狀態） E 臨限電壓分佈（經擦除狀態） BL, BLO, BL1, ... BL8511, BLn, BLn+1 位元線 BLC 訊號（恆定電壓；閘極電壓） BLS 啟用訊號 Csa 電容器 INV 控制訊號 FLT 控制訊號 GRS 控制訊號 LAT 互補訊號 NCO 控制訊號 PC 程式化計數器 PCMAX 程式化限制值 122849.doc -67- 1355663 RST 重設訊號 SGD 選擇線（選擇閘極汲極線） SGS 選擇線（選擇閘極源極線） SEN 内部感測節點（訊號） SEN2 感測節點（訊號） STB 讀取選通訊號 T1 第一感測週期 T2 第二感測週期 VI 中間電壓 VBL 位元線電壓 VT 臨限電壓 Vca 粗略驗證位準 Via 第三驗證位準 Vpgm 程式化電壓 Vra, Vrb, Vrc 讀取參考電壓 Vva, Vvb, Vvc 目標驗證電壓 122849.doc 68-

Claims (1)

1355663 第096126644號專利申請案 中文申請專利範圍替換本(1〇〇年1〇月） 十、t料 _®·· 丨.一種使用對非揮發性儲存裝置^包括： . 冑立—㈣發性儲存系統’該非揮發性儲存系統包括 —用於在讀取㈣補償浮動㈣鶴合之系統及-用於在 程式化期間補償浮動閘極耦合之系統； 繼該建立之後，組態該非痒發性儲存系統，以在讀取 期間補償浮動閘極輕合，或在程式化期間補償浮 耦合； …如果該非揮發性儲存系統經組態用以在讀取期間補償 子動閘極箱合’則在讀取期間補償麵合·及 如果β亥非揮發性赌存系統經組態用以在程式化期間補 償浮動閘_合，則在程式化期間補償輕合。 2.如請求項1之方法，其中·· ，'丁、你判試該非揮發性儲存 3. 如請求項1之方法，其中· 該組態係作為一製造製程之部分予以實行。 4. 如凊求項1之方法，其中： 後予以實行。 饵1f之 )· 那得 制==資Γ機向該非揮發性儲存系統中的-控 好資訊來態，及該非揮發性儲存系統依據該偏 6·如請求項4之方法，其中： 122849-1001006.d〇c 主機之一使用者的一 年月El修'iL替換頁 該組態包括：該主機接收來自該 向該非揮發性儲存系統中的一 及該非揮發性儲存系統依據該 選擇；該主機依據該選擇 控制器通知偏好資訊；以 偏好資訊來實行該組態。 7.如請求項4之方法，其中· 該組態包括：該主機向該非揮發性儲存系統中的一控 制器通知主機識別資訊；以及該非揮發性儲存系統依據 該主機識別資訊來實行該組態。 8.如請求項4之方法，其中： t組態包括：該主機向該非揮發性儲存系統中的一控 制盗通知主機用途資訊；以及該非揮發性健存系統依據 該主機用途資訊來實行該組態。 9·如請求項4之方法，其中該組態包括： 將檔案儲存於該非揮發性儲存系統中； 判定該或該等等標案之一標案類型；及 依據該播案類型來實行該組態。 1〇·如請求項4之方法，其中該組態包括： 將標案儲存於該非揮發性儲存系統中； 判疋該等槽案之一最具代表性標案類型；及 依據該最具代表性㈣類型來實行該組態。 11. 如請求項1之方法，其卞： i非揮發性儲存系統係NAND快閃記憶體系統。 12. 如請求項1之方法，其中： i隹揮發1±儲存系統係多狀態式快閃記憶體系統。 122849-1001006.doc 13.如請求項1之方法，其中： 將一偏移量加至一 讀取 該在讀取期間補償輕合包括 比較位準。 14. 如5月求項1之方法，其中： 該在讀取期間補償耦合包括. =相，於為一…源…非揮發儲 則對於—組經程式化狀態 一偏移景h $ * 特疋經程式化狀態，將 移置加至一讀取比較位準。 15. 如請求項1之方法，其中： 該在讀取期間補償輕合包 也松改1 对用於一正被讀取之 ^存件的-第二位元線進行充電之後，對用 於-鄰近非揮練料元料H元線進行充電， 以便耦合該第一位元線至該第二位元線。 16_如請求項1之方法，其中： 對於非揮發性儲存元件相鄰於—浮動閘極來源，該在 程式化期間補償麵合使用—額外目標程式化位準。 1 7 · —種非揮發性儲存系統，包括： 複數個非揮發性儲存元件；及 一管理f路’其連通於該等非揮發性##存元件，該管 理電路組態該非揮發性儲存系統，以在讀取期間補償浮 動閘極耦合，或在程式化期間補償浮動閘極耦合；依據 該組態，該管理電路促使如果該非揮發性儲存系統經組 態用以在讀取期間補償浮動閘極耦合，則在該等非揮發 性儲存70件之讀取期間補償耦合，並且促使如果該非揮 122849-1001006.doc I ιυυ. m ~ 年月日修正替接貝 發性儲存系統經組態用以在程式化期間補償浮動閘極耦 合’則在該等非揮發性儲存元件之程式化期間補償耦 合。 18_如請求項17之非揮發性儲存系統，其中： 該非揮發性儲存系統被安裝於一主機中並且連通於一 主機。 19.如請求項18之非揮發性儲存系統，其中： 該組態包括：該主機向該管理電路通知偏好資訊；以 及該管理電路依據該偏好資訊來實行該組態。 2 0 ·如請求項18之非揮發性儲存系統，其中： 該組態包括：該主機向該管理電路通知使用者偏好資 訊；以及該管理電路依據該使用者偏好資訊來實行該組 態。 21. 如請求項18之非揮發性儲存系統，其中： 該組態包括.該主機向該營理雷政.s A , u Λ 例丨）β B往罨路通知主機識別資 訊；以及該管理電路依據該主播丨次 ^ 佩必王機識別資訊來實行該組 態。 22. 如請求項18之非揮發性儲存系統，其中： 該組態包括：該主機向該管理電路通知主機用途資 訊；以及該管理電路依據該主機用途資訊來實行該組 態。 23. 如請求項18之非揮發性儲存系統，其中： 該組態係以儲存於該等非揮發性儲左_ 储存兀件中的一或多 個檔案之檔案類型為基礎。 I22849-100I006.doc 1355663 ιι〇ϋ. io ο 6,:— :年月·日#正替換頁 24.如請求項17之非揮發性儲存系統，其中： ' 該等非揮發性儲存元件係NAND快閃記憶體裝置。 . 25.如請求項17之非揮發性儲存系統，其中： 該等非揮發性儲存元件係多狀態式快閃記憶體裝置。 122849-1001006.doc