TWI351599B - Mass production testing of usb flash cards with va - Google Patents

Description

1351599 九、發明說明： 本申請案是正處於申請中的美國專利申請號11/626, 347之「High Volume Testing for USB Electronic Data Flash Cardsj 的部 分連續案（CIP)，其中美國專利申請號11/626, 347之申請曰期係 2007年1月23日，此案亦為於2000年1月6日申請的美國案-申請序號 09/478, 720 之「Electronic Data Storage Medium with Fingerprint Verification Capability」及 2006 年 8 月 23 日申 請的美國案-申請序號 11/466, 759 之「F lash Memory Control ler For Electronic Data Flash Card」之部分連續案（CIP)，而美國 申請序號11/466, 759又是為於2004年2月26日申請的美國案， 但現在已撤銷之申請序號10/789, 333「System and Method for controlling Flash Memory」的部分連續案（CIP)。本申請案亦與 在1999年8月4曰申請的美國申請案號09/366, 976,而專利案號 是 6,547,130 的「Integrated circuit card with fingerprint verification capabilityj 有關。 本申請案也是2007年4月19曰申請的美國專利申請號 11/737,336 之「Cell-Downgrading and Reference-Voltage Adjustment for a Multi- bit-cell Flash Memory」的部分連續 案（CIP)，其中美國專利申請號11/737,336亦為於2000年1月6 曰申請的美國案-申請序號09/478, 720之「Electronic Data Storage Medium with Fingerprint Verification Capability」 及2006年8月23日申請的美國案-申請序號11/466, 759之「Flash 6 1351599

Memory Controller For Electronic Data Flash Card」之部分 連續案（CIP) ’而美國申請序號11/466, 759又是為於2004年2月 26曰申請的美國案，但現在已撤銷之申請序號i〇/789,333「System and Method for controlling Flash Memory」的部分連續案（CIP)。 本申請案也是2007年9月28日申請的美國專利申請號 11/864,696 「Backward Compatible Extended Usb plug And Receptable With Dual Personality」的部分連續案，其中專利 申請號11/864,696又是2007年1月18曰申請的美國專利申請號 11/624, 667「Electronic Data Storage Medium With Fingerprint Verification Capability」的部分連續案，且專利申請號 11/624,667是2000年1月6日申請的美國專利申請號09/478, 720 的分割案，亦是2007年2月13日申請的美國申請號11/674,645 rRecycling Partially-Stale Flash Blocks Using a Sliding Window for Multi-Level-Cel l(MLC) Flash Memory」的部分連續 案；本申請案是於2007年4月30日申請的美國專利申請號 11/742,270 「Two-Level RAM Lookup Table for Block and Page Allocation and Wear-Leveling in Limited Write Flash-Memories」的部分連續案；本申請案是2007年1月18曰 申請的美國專利申請號 11/624, 667「Electronic Data Storage Medium With Fingerprint Verification Capability」的部分連 續案，且專利申請號11/624,667是2000年1月6曰申請的美國 7 1351599 專利申請號09/478, 720的分割案；本申請案是2004年5月25曰 申請的美國專利申請號 10/854, 004「Extended Secure-Digital Card Devices and Hosts」的部分連續案，且專利申請號 10/854, 004是美國專利申請號10/708,172，現為美國專利號 7,021,971的部分連續案。 本申請案也是2007年10月3日申請的美國專利申請號 11/866,927 之「Extended USB Plug, USB PCBA and MLC USB Flash Drive with Dua 卜 Personality」的部分連續案（ciP)〇 上述之申請案與專利的揭露可納入，於此作為參考整體引述e 【發明所屬之技術領域】 本發明係關於一種電子資料快閃卡，特別係一種用於在製造 期間測試U S B電子資料快閃卡的系統與方法。 【先前技術】 機密資料檔案常儲存在軟磁碟機（fl〇ppy disk)，或者是透 ⑩過需要密碼或使用加密編糾確保安全的網路來傳送，且機密資 料檔案在傳送過程中會藉由加人安全圖章（safety⑽）與水印 (water mark)來發送。然， 旦密碼、加密編碼、安全圖章與印

權限者可使用此機密資訊。 ，而造成無

介的磁碟機。快閃記憶體相對於軟磁 ，所以對於行動系統 逐漸取代傳統作為儲存媒 碟機或磁性硬碟具有顯著的 8 1351599 優勢’例如具有高G衝震阻力與低功率消耗。由於快閃記憶體的體 帛小’故對於行動系統亦更有傳導性。於是，因其與可搂式（行動） ^ 系統的相容性和低功率特色，快閃記憶體之趨勢已經逐漸成長。 USB電子資料快閃卡（flashcard)係可攜帶性及低功率的裝 置，其利用通用序列匯流排（USB)技術，作為電腦主機和快閃卡之快 閃記憶體裝置的介面，且USB電子資料快閃卡具有多種形式’例 如筆式驅動儲存裝置、MP3播放器、數位相機。在每一個例子中， 籲 USB電子資料快閃記憶卡一般包括一快閃記憶體裝置，一處理器及 USB介面電路。 • 由於USB電子資料快閃卡快速的流行，USB電子資料記憶卡 .(或USB快閃卡）之製造量持續成長。隨著增加製造量，製造業 所面臨的問題是在裝運到終端使用者之前，#何有效及可靠地測 試USB快閃卡。&了低成本、相容性及可靠度之因素，習知的測 試方法係利用一個人電腦（pC)去測試USB快閃卡（即最終端使用 鲁 者一般係使用USB快閃卡與PC相連，於購買後將能夠快速、可靠 地使用USB快閃卡）〇這種習知使用PC之測試方法所具有的問題 是一般的PC window”（或MACtm)操作系統一次只有支援一些USB 裝置，且對於操作系統來偵測及測試USB快閃卡，需要大量的時 間用手插設每一 USB快閃卡，然後用手拔除每一 USB快閃卡◊因 * 此’習知的測試方法無法跟上製造產量的增加。 有鑑於此’係有需要一種大罝測試方法，以滿足對於USB電 9 1351599 子資料快閃卡需求增加之需要。 【發明内容】 本發明之主要係在提供一種電子資料快閃卡，其包括一快閃 記憶體裝置，一可選配的指紋感測器，一輸入/輸出介面電路，及 一處理器。電子資料快閃卡適合受一主機電腦所使用，例如個人 電腦、筆記型電腦或其他電子主機裝置。由於電子資料快閃卡較 容易攜帶且耐用，個人資料能以加密的方式儲存在快閃記憶體裝 置内，故就可如利用與卡本體結合的指紋感測器，讓只有指紋吻 合者才能使用記憶卡，確保非權限者無法使用記憶卡。

本發明亦對基於通用序列匯流排（USB-based)的電子資料快 閃卡（USB裝置），提供一種大量測試/格式化過程，以滿足電子資 料快閃卡（USB裝置）曰益增加的需求。本發明提供USB裝置之大 量測試/格式化的方法與系統，利用一測試主機同時耦接至多頭的 U S B裝置（例如一具有多插槽的讀卡機或一探針治具），從每一 U S B 裝置讀取一控制器端點值，且利用一已知良好值確認此控制器端 點值，然後，對每個USB裝置進行格式化，以”管線”方式對每 個USB裝置寫入預定的資料。USB裝置之後被讀取出來以進行測 試，測試這些預定資料。在一實施例中，測試主機利用特定的USB 驅動器於偵測到多數USB裝置時，會阻止標準USB註冊程序。本 發明在測試/格式化前，忽略習知的USB註冊程序與確認控制器端 點值，透過刪除耗時且不必要的註冊過程以助於有效且大量測試/ 格式化USB裝置。此外，本發明以”管線”方式將資料寫入USB 1351599 裝置中，係助於大量測試/格式化USB裝置，大大地減少生產時間。 根據本發明之一方面，修改每個USB裝置，將所選定的控制 ^ 碼與啟動碼資料、裝置資訊與組態資訊儲存在快閃記憶體裝置 ， 上’以減小控制器之尺寸。因為習知的USB註冊過程需要使 用很多這種控制碼、啟動碼、裝置資訊、組態資訊（因為習知的 USB註冊過程假定這種碼與資訊係從控制器R0M中取得），所以忽 略習知USB註冊過程係提供避免系統失敗或長久延遲的功能，因 • 當未格式化的USB裝置（具空白快閃記憶體裝置）耦接測試主機 系統’主機糸統會等待這控制碼、啟動碼與資訊。 根據本發明之另-方面，測試/格式化過程的目的係包括檢查 所有的晶片是否正確的被焊接、目前消㈣度是否符合規格、每 個元件裝置（例如控制器與快閃記憶體裝置）與測試主機實施的 測試/格式化是抑I格式化過程提供下載正確的控制器操作所 需的所有進人點數值、抹除快閃記憶體、建立剩餘的不良區塊清 • * (bad-bl〇Cl〇ist)標案以便於日後不良區塊管理，並提供二 於0S辨識的低階格式化。 根據本發明之-實施例，在測試/格式化過㈣初始階段所讀 取的控制器端點值係、包括-組態抬述符值、—大量储存類別鳴值 與-產品辨識值。當從每個裝置所讀取的控制器端點值係與 • 儲存㈣m线的良練肛雜職主機監視器上 的旗標會表示成功狀態（例如旗標從紅色變成綠色）。 1351599 根據本發明之另一實施例，測試/格式化過程包括將掃瞄不良 區塊資料之一個或多個儲存在快閃記憶體裝置内，確認每個快閃 記憶體裝置所儲備的儲存容量和一預定大小是否相等（例如整個 記憶體容量的特定比例），至少兩份不良區塊資料副本寫入至快閃 記憶體裝置中，控制碼與/或啟動碼寫入至快閃記憶體裝置中，所 提供的客戶資料寫入至快閃記憶體裝置中，以及更新序號、日期 碼、產品版本碼值寫入至快閃記憶體裝置中。 底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解 本發明之目的、技術内容、特點及其所達成之功效。 【實施方式】 本發明係關於對製造電子資料快閃卡之方法上的改進，雖然 本發明以下係以USB電子資料快閃卡為具體參考，但本發明之創 新處是可使用於廣泛的快閃卡類型之製造，包括pci Express，

Secure Digital (SD)> Memory Stick ( MS) «Compact Flash ( CF)' IDE及SATA快閃記憶卡，但並不侷限於上述之這些快閃卡類型。 參”、、第1 (A )圖，根據本發明之一實施例，一電子資料快閃卡 10係透過外部（主機）電腦9藉由任一介面匯流排（ bus) 13或-讀卡機（圖中未示）或其他介面機制（圖中未示）而 使用’且電子資料快閃卡1〇包括一卡本體i，—處理單元2，一 個或夕個的陕閃5己憶體裝置3，可選配的指紋感測器（保全裝置) 4 ’輸人/輸出介面電路5，—可選配的顯示單元6，—可選配的 電源7 (例如電池），及一可選配的功能性按鍵組8。 12 1351599 快閃記憶體裝置3是裝設在卡本體1上，以熟知方式將資料 檔案、參考密碼、指紋參考資料存於其内，其中指紋參考資料係 藉由掃描有權使用資料檔案者之指紋而取得。資料檔案可以是圖 片檔或文字檔。以下會進一步提出，快閃記憶體裝置3也包括啟 動碼資料與控制碼資料。 指紋感測器4係位在卡本體1上，且用於掃瞄電子資料快間 卡之使用者的指紋以產生指紋掃瞄資料。用在本發明的指紋感測 器4之一例子係揭示在美國專利號6, 547, 130之「INTEGRATED CIRCUIT CARD WITH FINGERPRINT VERIFICATION CAPABILITY」中， 整個内容可在此納入做為參考。在上述專利案中所敘述的指紋感 測器乃包括一掃瞄單元陣列來定義一指紋掃瞄區域。指紋掃瞄資 料包括複數掃瞄線資料（scan line data)，其係藉由掃瞄掃瞄單 70之陣列對應的掃瞄線而取得。且，掃瞄單元陣列之掃瞄線係以 此陣列的橫向方向及縱向方向掃瞄。每一個掃瞄單元在偵測卡本 體之握持者的指紋突起（ridge)部分時會產生一第一邏輯訊號， 在偵測卡本體之握持者的指紋凹下 (valley)部分時會產生一第 二邏輯訊號。 輸入/輸出介面電路5係位在卡本體1上，藉由一介面匯流排 或'責卡機使用一適當的插座（socket )，以受到致動而與主機 電腦建立通訊關係。在一實施例中，輸入/輸出介面電路5包括電 邏輯’其中控制邏輯係與通用序列匯流排（USB)、PCMCA、 13 1351599 RS232介面結構之其中之一有關，以連接至一與主機電腦9連接或 位在主機電腦9上的插座。在另一實施例中，輸入/輸出介面電路 5可包括一 SD介面電路、一 MMC介面電路、一 CF介面電路、一 MS介面電路、一 PCI-Express介面電路、一整合驅動電子（IDE) 介面電路及一 SATA介面電路之其中之一，藉由介面匯流排13或 讀卡機與電腦主機9接觸。 處理單元2係位在卡本體1上，且利用位在卡本體1上的相 關導電線路或導線連接記憶體裝置3、指紋感測器4與輸入/輸出 介面電路5。在一實施例中，處理單元2可以是如Intel公司所出 產的8051、8052、80286微處理器之其中之一。在其他實施例中， 處理單元2包括一 RISC、ARM、MIPS或其他訊號處理器。根據本 發明之一觀點，處理單元2受至少部分儲存於快閃記憶體裝置3 的程式所控制，如此處理單元係選擇性地可操作在：（1)一程式化 模式（programming mode)，其中處理單元2致動輸入/輸出介面 電路5接收來自主機電腦的資料檔案，啟動碼資料與控制碼資料、 可選擇的指紋參考資料，及儲存儲存資料在快閃記憶體裝置内（可 選擇以壓縮格式增加記憶體裝置的儲存空間）；（2)—重設模式 (reset mode )，其中啟動碼資料與控制碼資料係從快閃記憶體裝 置3讀取出來，並被用於設定及控制處理單元的操作；（3)—資料 揭取模式（data retrieving mode )，其中處理單元2從指紋感測 器4讀取指紋掃瞄資料，並將指紋掃瞄資料與快閃記憶體裝置3 1351599 内之至少一部分的指紋參考資料做比較，以確認電子資料快閃卡 的使用者是否有權使用儲存於快閃記憶體裝置3内的資料檔案， 且一旦確認使用者有權使用存於快閃記憶體裝置3内的資料檔 案，則致動輸入/輸出介面電路5傳送資料檔案至主機電腦9; (4) 一瑪更新模式（code updat i ng mode )，更新在快閃記憶體裝置内 的啟動碼資料與控制碼資料；（5) —資料重設模式（data reset mode)，從快閃記憶體裝置3抹除資料檔案與指紋參考資料。在操 作方面，主機電腦9透過讀卡機或介面匯流排13傳送寫入要求與 讀取要求至電子資料快閃卡10,輸入/輸出介面電路傳送至處理單 元2 ’輪流使用快閃記憶體控制器對一個或多個快閃記憶體裝置3 讀取或寫入。在一實施例中，處理單元2 —偵測到從資料檔案與 指紋參考資料儲存在記憶體裝置3，一預設時間週期已經過去後， 就會自動初始化資料重置模式操作。 8051、8052與80286係由Intel公司所發展出來的微處理器， 係使用複雜的指令組。8051與8052具有8位元的資料匯流排， 80286具有16位元的資料匯流排。RISC、ARM、MIPS係使用減少 指令組架構的微處理器。8051與8052廣泛用於低成本的應用。 80286可以用於高速操作的應用。RISC、ARM、MIPS係成本較高的 微處理器，比較適合更複雜的應用，例如先進的錯誤修正碼（ECC) 與資料解碼。 可選配的電源7係位在卡本體1上，且連接至處理單元2與其 15 1351599 他位在卡本體上的相關單元，以供應其所需的電力。 可選配的功能性按鍵組8係位在卡本體1上並連接至處理單元 ** 2，且係可操作以便處理單元2在程式化、重設、資料擷取、碼更 " 新或資料重設模式中選擇其中之一開始操作。功能性按鍵組8係 可操作來對處理單元2提供一輸入密碼。處理單元2將輸入密碼 與存在快閃記憶體裝置3的參考密碼比較，一旦確認輸入密碼與 參考密碼一致，電子資料快閃卡10開始授權操作。 • 可選配的顯示單元6係位在卡本體1上，且連接至處理單元2 並受到處理單元2之控制，用以顯示與主機電腦9交換的資料檔 案及顯示電子資料快閃卡10的操作狀態。 以下是揭示本發明之一些優點：首先，電子資料記憶卡具有 小體積卻具很大的儲存容量，藉此在資料傳送過程中造成便利 性；第二，因為每一個人所具有的指紋是獨一無二的，所以電子 資料快閃卡只允許有權限者使用儲存於其内的資料檔案，藉此加 參強安全性。 本發明之其他的特徵與優點會在以下進一步提出。 第1(B)圖為根據本發明之另一實施例，顯示電子資料快閃卡 10A的方塊圖，是提供一般的感測器單元4A代替上述的指紋感測 器。示範的感測器單元包括能夠偵測有權限使用者之生理特徵的 ’視網膜掃描器或聲音辨識裝置，且操作方式與上述的指紋感測器4 類似。 16 1351599 第i(c)圖為根據本發明之另—實施例，顯示電子資料快閃卡 10B的方塊圖。電子資料快閃卡⑽除去指紋感測器與相關使用者 辨識過程。為了使成本降低，電子資料快閃卡1〇B也包括一高整 合的處理單το 2B，其含有-輸入/輸出介面電路沾與―快閃記憶 體控制器2卜輸入/輸出介面電路5β包括一收發區塊 (transceiver block)與連續介面引擎區塊（serial interface engine block)、資料緩衝器、暫存器中斷邏輯。輸入/輸出介 面電路5B耗接至内部匯流排以允許輸入/輸出介面電路5B之不同 π件和快閃#憶體控制器21之不同元件間與快閃記憶體控制器的 疋件溝通。快閃記憶體控制器21包括—微處理單元、—唯讀記憶 體（ROM )、-靜態隨機存取記憶體（隨）、快閃記憶體控制器邏輯、 曰誤t正碼邏輯、通㈣之輸入輪出（G刚）邏輯。在本實施例中， 、，輸入輸出（GPI0)邏輯耗接複數個二極體來作為狀態指示，例如 力良好或讀取/寫入閃爍活動等且G刚邏輯連接其他裝置。 、隐體控制11 21馳接—個或多個快閃記憶體裝置3B。 實施例巾主機電腦9B包括一功能性按鍵組8B’當電子 =_卡1GB在操作，透過讀卡機或介面匯流排連接至處理單 凡B。功能性按鍵組8B可用於從程式化、重設、資料糊取、程式 ^更新或資料重設模式其中之―，選擇性設定電子資料快問卡 9BB。。功能性按鍵組8B亦可用於操作提供-輸入密碼給主機電腦 單凡2B將輸入密碼與存在快Η記憶體裝置3B的參考密 17 1351599 碼比較，一旦確認輪入密碼與參考密碼一致，電子資料快閃卡夏⑽ 開始授權操作。 同時在本實施例中，主機電腦9B包括一顯示單元6B，當電子 資料快閃卡10B在操作，透過讀卡機或介面匯流排連接至處理單 元2B。顯示單元6B用以顯示與主機電腦8交換的資料檔案及顯示 電子資料快閃卡1〇Β的操作狀態。 根據本發明之—實施例，處理單元2包括-快閃記憶體類型 演算法（flash memory type algorithm)，用於偵測快閃記憶體 類型是否受_閃記憶體控髮所支配。由於效能、成本與容量之 因素’快閃s己憶體的進步已產生多種快閃記憶體類型。又因潛在 性的短缺與成本因素’需要快閃記憶體來源彈性化及需要特有的 控制使用不同快閃記憶類性’所以則具有智慧型演算法的處理 單元來偵測及使用不同的快閃記憶體類型是重要的。一般的快閃 記憶體包含_(ID)碼⑽識快閃記憶體_型、製造者、快閃 記憶體的特徵/參數’例如頁(page)容量、區塊大小組織容量 等特徵/參數。智慧㈣算法㈣纽單元2在重設（職0狀態 讀取快閃記憶體3的Π)，及將此ID與受快閃記憶體控制器所支配 的快閃記憶體類型之表(table)比較。假如快閃記憶體3沒有受 到快閃記憶體控制II支配，快閃記憶體控卿將不能使用快閃記 憶體3,且不相容性會受到快閃記憶體控制器輸出端的led所指 示。假如快閃記憶體有受到支配，在快閃記憶體控制器開始使用 1351599 快閃記憶體之前，快閃記憶體控制器以下述方式進行。例如正 申。月中的美國專利序號11/466,759之「几服⑽Μ CONTROLLER FOR ELECTRONIC DATA FLASH CARD」巾揭示具有此種 智慧型演算法的快閃記憶體控制器，於此將其納入參考。 電子資料快閃卡係一種快閃記憶體系統，使用快閃記憶體來資 料儲存，一般快閃記憶體之系統架構係包括具有處理胃、画與 Ram的快閃記憶體控制器’其中啟動碼與控制碼係位在瞧中作為 _碼…旦功率上升，處理器抓取啟動碼來執行，啟動碼初始化 系統組成與下載控制碼至RAM中。一旦控制碼下載至ram中控 制碼即掌握系統的控制。控制碼包括驅動器以執行如控制及分配 記Μ '分配處理指令的優摘序、控制輪人與輸出料基本任 務。控制碼也包括快閃類型_演算法與快閃記憶體參數資料。 _是-種唯讀記憶體，當㈣記憶體㈣器設計完成且進入 生產後’纟_内的軟體碼係固定不動，且不能受更改以支援往 後才供應至市場的新快閃類^^在這種狀況下，就必須發展新的 快閃記憶體控制ϋ以不時支援新的快閃記憶體，因此是耗時又耗 錢。 第1(D)圓係更詳細地顯示第！⑻圖的處理單元2八。電子資料 快閃卡H)A包括-電源調節器’以提供—個或多個電源供應器。 電源調知器依據電力需求，提供不同的電壓給處理單元Μ及電子 資料快閃们0Α的其他相關單元。為了保持電力穩定，可能需要 1351599 電容器（圖中未示）。電子資料快閃卡10A包括一重設電路23以 提供一重設訊號（reset signal )至處理單元2A，一旦功率上升， " 重設電路23確立重設訊號至所有的處理單元2A。在内部電壓達到 - 一穩定狀態後，重設訊號不存在，且提供暫存器與電容器（圖中 未示）以適當重設時間調整。電子資料快閃卡10A也包括一石英 晶體振盪器（圖中未示），以提供基頻給位在處理單元2A内的PLL。 根據本發明之一實施例，輸入/輸出介面電路5A與重設電路 • 23、電源調節器22係整合或部分整合在處理單元2A中。高整合 可減少整個所需空間，及降低複雜度與製造成本。對於可移除裝 置而言，如於此所敘述的電子資料快閃卡，緊緻性與降低成本係 關鍵因素。當今的1C封裝可以將不同的1C元件用不同的技術與 物質整合至單一 1C封裝中。例如，輸入/輸出介面電路係類比/數 位混合電路，其也能夠整合至具有處理單元的多晶片封裝 (Multi-Chip package，MCP)之中。混合式訊號1C技術的性質係 • 容許類比與數位電路的混合。因此，高整合可以併入至相同的晶 片/晶粒中，使處理單元含有輸入/輸出介面電路、快閃記憶體控 制器、重設電路、電源調節器。 根據本發明之另一方面，電子資料快閃卡包括啟動碼與控制 碼存在快閃記憶體中，而並非存在快閃記憶體控制器的ROM中。 •因此啟動碼與控制碼可以在此領域中受到更新，而無須改變快閃 記憶體控制器。例如，正在申請中且申請日係2006年12月13日 20 1351599 的美國專利申請序號 11/611,811 之「FLASH MEMORY CONTROLLER FOR ELECTRONIC DATA FLASH CARD」中，揭示啟動碼與控制碼儲 存在快閃記憶體中，於此將其納入參考。 第2圖係根據本發明之另一實施例，顯示製造USB裝置的主要 方法流程圖，且從第3(A)至3(B)圖係簡化過的平面示意圖，顯示 在製造過程不同階段期間的USB裝置。參照第2圖的方塊50，製 造方法一開始是利用如表面貼裝技術（SMT)，將USB裝置的所有 元件裝設在面板上（例如快閃記憶體、控制器、及所有的被動元 件’如電阻與電容），其中面板包括多個印刷電路板PCB。第3(A) 圖顯示一示範的SMT面板211，其具有多個印刷電路板裝置211， 石著個別邊緣連接在—起’可助於不同SMT元件有效率的組裝’ 這些SMT元件如包括控制器晶片、快閃晶片、與其他元件。pcB 裝置212包括線路以助於在不同SMT元件間及在控制器晶片2i2 與四個USB接腳217 (即VDD、D+、D-與GND)間的電性連接。請 再參照第2圓’接著對個別PCB裝置進行測試/格式化’根據本發 明所使用的過程，其進_步揭*於底下。在_實_中，面板川 (參第3(A)圖）係根據單一化（singuiati〇n)(方塊5以），藉 此各個PCB裝置可以受切割或互相分離，然後單-PCB裝置212 (參第3 (A)圖）就依據測試/格式化程序（方塊52B)。在另一 實施例中，當PCB裝置212仍連接面板211接受測試（方塊53a)， 然後受格式化/測試的PCB裝置受單—化（方塊53B)<>其中，發明 1351599 人目前較喜歡測試/格式化的PCB裝置212係允許多個PCB裝置 212維持在一固定關係’以藉由單一治具（f丨xture)來測試，藉 此以避免額外的處理時間來處理各個PCB裝置212 (例如將PCB 裝置212 —片一片的插入在年·一測試固定裝置中請再參照第2 圖’每一個已經成功完成測試/格式化的PCB裝置212會接收產品 封裝（方塊54)，藉模製或裝設一本體在每一 PCB裝置212的元件 上，接著完成USB裝置10B的最後測試（方塊55)，就可準備運送。 且，請注意在方塊55所進行的最後測試係不同於在方塊52B與53A 所進行的測試/格式化，因為所有的初始内容係下載至每一被封裝 的裝置10B中，方塊55所進行的最後測試係關於一簡單的插入 (plug-in)測試檢驗，例如檢驗裝置能力以確保終端使用者滿意。 第4(A)圖與第4(B)圖係各別顯示根據本發明測試/格式化USB裝 置的示範系統示意圖。第4(A)圖係根據第2圖的方塊52B，顯示 一用於測試單一 PCB裝置的第一系統（可參照如底下的受測試裝 置（Devices under test，DUT))。第一系統包括一 pc測試主機（例 如通用型個人電腦）202，一監視器201，一 USB複合讀卡機204 與其他必要周邊I/O設備，例如鍵盤與滑鼠（圖中未示）。在一實 施例中’所有的測試參數都顯示在監視器2〇1上以監控測試狀態， 其中有色旗標（flag)係用於分辨測試通過或失敗，在測試過程中 所使用的一些參數可受操作者輸入，如監控器2〇1上所示的參數。 USB讀卡機204包括多個（16個以上）USB插槽，每一插槽根據監 22 1351599 視器201上的旗標而具有一指定編號（例如#1 , #2等）。讀卡機 204透過一般的USB傳輸線連接至一測試主機2〇2的標準USB插槽 203而與測試主機202連接。當每一受測試裝置（DUT)插入多重 讀卡機204之一對應埠（port)中，多重讀卡機2〇4透過USB插槽 203連接至測試主機202，當偵測到每一插入的D[JT，會於監視器 201上產生一相對應的旗標以反應此彳貞測結果（例如，一旦偵測 到，相對應的旗標會從紅色轉變呈綠色）。第4(B)圖顯示一第二系 統，利用探針治具（pr〇bing fixture)測試事先裝設好且仍連接 面板211的PCB裝置212。第二系統包括一 SMT探針測試主機（例 如通用型電腦）207，監視器201，一探針治具205，與其他必要 周邊10裝置。探針治具205包括複數被聚集起來的測試探針2〇6, 以當治具205降低至面板211上時，用於接觸每一 pcb農置212 的USB接腳217。探針206提供四個訊號路徑，用於格式化/測試 面板211上的每一裝置。另，一集合電纜208係用於將治具2〇5 連接至測試主機2〇7。第5(A)圖係一簡化的流程圖，顯示習知使 用一種傳統USB測試系統利用一傳統主機作業系統（〇s)之USB 驅動器（方塊301)來測試、格式化一習知USB裝置。如方塊3〇2 所示’一旦連接一習知USB裝置至一主機系統’主機0S暫存習知 USB之受測試裝置（DUT)所使用的事先建立USB協定。這事先建 立的USB協定是基於假設特定裝置資料（例如在測試前，裝置辨 識與序號可為相同的）係儲存提供於DUT上的控制器之唯讀記憶 23 1351599 體裝置的一預定位置上。此外，事先建立的USB協定需要註冊程序一欠 進行-個DUT (即在開始對另- DUT進行註冊程序之前，必須先對—個咖 . 完成一個註冊程序）。且，一旦失敗，全部的DUT將等到操作者重新安穿此 程序後才開始。如方塊302所示，利用這些事先建立的USB協定所 具有的問題是得花許多時間去註冊每一個DUT，並要將這些註冊資 料儲存在主機〇S的暫存區（registry bank)中（且最後存在主 機的硬碟中）’且不適合同時測試/格式化大量的DUT。利用這此事 • 先建立的USB協定所具有的額外問題是與新的USB裝置並不相容 (啟動碼、控制碼及元件與裝置的辨識資料係儲存在快閃記情體 裝置中’並非是在ROM之預定位置上如方塊304與3〇5所示， 因為根據本發明所形成的未測試/未格式化裝置，係不包含元件辨 識序號與產品辨識號碼’習知之事先設定USB協定可能會造成主 機測試系統中斷（hang up)(方塊306 )，或得花一段時間來完成 測試（方塊307) ’且/或只是無法完成格式化/測試過程（方塊 • 308)。第5(B)圖係一簡化流程圖，顯示根據本發明另—實施例之 測試與格式化新的USB裝置。如方塊501所示，新的軟體被下載 至測試主機，以阻擋傳統作業系統（0S)之USB驅動器而進行一 專用USB測試。阻擋習知〇s之USB驅動器的目的是為藉由刪除註 冊程序所花費的時間，使測試時間縮短。此專用USB測試則通過 • 部分註冊程序是從USB裝置要求資料（並非寫入至快閃記,隐體裝 置内），而藉由USB裝置之控制器直接寫入開始程式竭、控制碼與 24 1351599 裝置辨識資料之至）其中之_至快閃裝置中來開始測試/格式化 過程》尤其’如方塊502所示，為避免一次需超過16個哪裝置 •之—般冗長的註冊程序，在職主⑽、騎執行關試/格式化軟 •體係被修改成讀取控制器的硬性編碼描述符（ha^_cQded descriptW值並將這些指述符值與所儲存的程式參數作比較以 確認DUT準備受格式化和提供腿正確參數以用於正常操作後才 開始。只有連續的檢驗將持續軟體流程。接著如方塊5〇3所示， #為了使哪裝置讓終端客户使用者使用，主要啟動區塊(㈣terb00t bl喊MBR)、檔案配置表（間與初始系統檔案係寫人至快閃裝 置内因轉統的USB|置在初始系統操作是使用唯讀記憶體（匪) 來正確地程式化’所以傳統的USB裝置將不會進行格式化過程。 這個程式化步驟對於製造軟體目的且助於後續使用是很重要的。 卜如方塊504所不，幾個寫入至快閃裝置的值係滿足的 裝置序號就疋這種值，且寫入至每—裝置的裝置序號係隨 ♦測試操作者利用軟體輸人某個起始值而隨機或接續改變。其他變 數，例如產品辨識號碼⑽也需要受不同產品或體積容量而改 變。再者’習知作f系統㈣之註冊驅動器（registry driver) 沒有進行這些值與變數寫入程式，因此使得容量測試是不可 • 行的。 • 如方塊505、506與5〇7所示，本發明尉於習知的作業系統之 註冊驅動器並提供幾個好處，即因為本發明利用特別指定的製 25 1351599 造軟體，所以格式化/測試大量U S B裝置的時間減少。此外，可 以根據熟知技藝，將分割（容量，磁碟機代號（driver letter))制訂 成符合每一不同需求。第6圖係一簡化流程圖，根據本發明之一 特定實施例顯示USB裝置之製造格式化/測試方法。第6圖的方法 可用於單一個或複數個連到面板的裝置以達到一高速”管線 (pipeline)”格式化/測試程序，而並非缓慢的個別DUT測試（如 第3(A)圖所示）。 如方塊101所示，在開始對一選定的DUT (—群DUT)格式化/ 測試過程之前，先在測試主機系統安裝修改過的U S B驅動軟 體，以操作阻擋習知作業系統U S B被辨識為” HCDI,sys”的驅 動區段。被用於防止區段” HCDI，sys”之執行的軟體指令對於此 技術領域之熟知技藝者係都知道的。在一實施例中，為此緣故而 取代作業系統之USB匯流驅動器的一些小檔案，這是此技術領域 之熟知技藝者所瞭解的。 如方塊102所示，根據本發明所形成之一個或多個” brand new”（未格式化與未測試）USB裝置係受探針、插入或其他方式耦 接至一適合的治具（例如第4(A)圖與第4(B)圖所示的其中之一個 治具）。 如方塊110所示，接著執行複數個USB裝置之初始簡單檢驗， 係藉由檢查控制器硬性編碼（hard-coded)值的内容，以辨識大部 分共同的錯誤。尤其是如第6(A)圖所示，一旦耦接USB裝置，計 26 1351599 數值（count value)係設定在’’ 1” ’主機測試軟體讀取儲存在 一第一裝置内的至少一些硬性編碼資料。（例如，在控制器唯讀記 . 憶體中，一個或多個硬性編碼的組態、介面與終點描述符（方塊 .· 12G))，大量儲存分類碼（class c〇de)(方塊121)，供應商辨識 (vendor identification，VID)與產品辨識（piD)值（方塊 122)， 及將硬性編碼資料與預定熟知良好值比較叫定不正確裝置 是否叙接至測試主機（方塊123)。假若偵測到一不正確裝置（在方 • 塊123之，，否，，路徑），透過一對應晰（如_⑴或DUT[2]，一

般係指定為_C_T]，方塊刪）的有色（如紅色）顯示旗標 產生一警示訊號，警告操作者移除不正確裝置。在一選定裝置之 連續簡短檢查後（在方塊123之”是”路徑），一有色（如黃色） 顯示旗標或其他圖案訊號是顯示在主機測試系統上（方塊1〇3B)。 然後在方塊103C中，根據現在党測試裝置（所有連接至面板的裝 置）的數目，將裝置計數值與預定最大裝置數目作比較。假若計 Φ 數值是少於最大裝置數目，之後計數會增加（方塊102A)且在另 一耦接測甙系統的USB裝置重複簡短的檢查（即方塊iq2_i23與 方塊103)，直到每一個耦接至主機測試系統的裝置已連續受到簡 短檢查為止（在方塊103C之，是”路徑），且此時計數值重設。 如方塊103D所示，一旦全部的受測試裝置（DUT)完成初始化，程 .序就可選擇性地由操作者選擇暫停與等待一，，連續，，訊號（例如 按壓在主機系統上的空白鍵或使用滑鼠按壓在監視器上的START 27 1351599 圖樣）。個暫停允許操作者時間視覺性地檢查所有 DUT的顯示旗 .標’取代任何指定為有缺陷的DUT(在這個情況，對於新增的_， 初始化過程將重複）。根據本發明之方法，藉由在測試及/或格式 化快閃記憶體裝置之前’簡短檢查至少__些硬性編碼資料以助 於USB裝置之有效且可靠的程序。 再度參<’、、第6圖’-旦完成所有USB裝置之簡短初始檢查’測試主機進 行實際測試赫式化‘蝴記健裝置。這御懷/格式化過關始於保存快 Φ閃記隐體之用於暫存預&碼進入點（code entry point)的第-區塊（第6 圖，方塊130)。如第6⑻圖所示，在一實施例中，對每一腿進行保存過 程’連續地设定計數值為” 1”（方塊131)，選擇目前的贈（[&_])， 保存在目前DUT中’快閃記憶體之用於進入點暫存器的第一區塊（方塊 133) ’然後增加計數值（方塊135、137)，且對下—個呱重新保存過程， 直到所有的DUT都已處理過（在方塊135之”是，，路徑）β最後儲存 在保存空_碼進人點係包括—作業线⑽進人點，_進入 鲁點與-非揮發性暫存器進人點。注意，在測試/格式化過程完成 後，實際的碼進入點數值係寫入（下載）在受保存的第—區塊之 相關領域中。 接著’檢查在每- USB裝置所提供的快閃記憶體之容量（第6圖，方塊 _。第6⑹圖係根據-實施例，每—露之容量檢查過程流程圖。此 .過程開始於設定計數㈣，’ Γ (方請）。之後，藉由讀取在_記憶體 裝置内所提供的初始不良區塊資料，對每—丽進行記憶體容量檢查（即 28 1351599 讀取位在快閃記憶體裝置之固定位置的旗標係受快閃記憶體裝置的製造商 或供應商程式化；方塊142)。之後，從掃瞄所產生的不良區塊資料係用於 決定受保存的記憶體之特定比例是否存在（方塊143與144)，假若是提供 不足夠的儲備記憶體（reservedmemory)，拒絕此DUT。根據用於將來不良 區塊資料重新定位目的之測試規格（即當一個良好區塊之一個或多個快閃 δ己憶單元在某一點失敗時，從良好區塊拷貝資料，且重新在一儲備良好記 憶體區塊中定位資料），是需要儲備記憶體（表示整個，，良好”記憶體之一 ♦ 特定比例）之-預定大小（例如2〇%)。注意，對於具有一偶數個（兩個或 更多）快閃記憶體晶片的USB裝置，當偵測到高比例的不良區塊，則雙重 通道操作並不適合大量生產，因此只推薦單—通道。在格式化快閃記憶體 之前’檢查每- USB裝置之快閃記憶體儲存容量，所以本發明有助於早期 ’透過減少程式化多個USB裝置所需的總時

個記憶體區塊），及健兩_外的記憶體區塊

辨識與拒絕不適合的USB裝置， 間’進而降低製造成本。在一η 之是路徑），儲存雨份W μ A (例如第4個與第5個記憶

存過程會按—複於每_ w WT，直到所有的DUT都已受處理 過（在方塊146 體區塊）

確保USB 資料儲存： 29 1351599 之”是”路徑）。 然後’根據本發明之另—實施例，利用叢發寫人過程（burst writing Pr_S) ’將至少—控制碼資料與啟動碼寫人至快閃記憶體之選定的記憶 體區塊中（第6圖之方塊15〇)。製造商所產生的控制餘體可助於後續的控 制器操作。一般而言，習知的_裝置包括兩類基於_的控制碼、靜態 ㈣碼與__碼。靜驗觸係由—初始重設跳躍紐（細padd卿） 及用於指定符合大範__記髓型態之基本侧抹除/寫人/讀取操作 鲁雜機械資訊所組成（例如靜態控制碼包含相對長的寫入時間延遲，其助 於寫入操作至最糟狀況’’（最慢）的快閃記憶類型）。根據本發明，儲存 在丽的靜態控制碼係受控制器於起始（start_up)時取得。動態控制碼 包括時間調整控制資訊以受丽利用特定快閃記憶體型態（例如最佳寫入 操作次數）’ 34不但助於最合適快閃記憶體之操作，也助於維持領域之適應 14。根據本發明之另-實關’這祕控她體親存在賴記憶體之選 疋的區塊巾’以減少控晶粒大小城進領域適紐。在誠控制勒體 _ 寫人至快閃記憶體内赠，，之—控制位元係受到重設靖·處理器 之控制從靜態控網移制賴她碼。為了協祕細動驗體，在_ 中所&供的靜1跳躍卩絲（jump start)，’動體係包括動態控制碼之進 入點位址以進一步執行使用。 第6(D)圖係-簡單流程圖’顯示用”管線，，方式，利用叢發寫入過程來 ’將控制勒體寫入至每一 DUT中以減少處理時間。關於目前霞的計數值受 初始化（方塊151)，然後將一頁（或區塊）的指令或/及資料寫入至第一 1351599 DUT的SRAM (揮發性）缓衝器中（方塊152)。如方塊m2右邊所示，一頁 的指令或/及資料係包括將控制韌體寫入至緊接著不良區塊的區塊中。寫入 此頁後，主機系統下令DUT從SRAM緩衝器寫入指令/資料至快閃記憶單元 中（方塊153)。注意在格式化/測試過程之階段，動態控制碼尚未寫入至快 閃記憶體中，所以DUT所使用的寫入過程係、根據較慢的靜態控制碼。根據 本發明’為了幫助此寫入過程以時效方式進行，一旦一頁的指令/資料寫入 至SRAM中且DUT受令於執行此寫入動作，則主機系統進行下一個順（即

在方塊157 β丨數值增加，然後主機彡統將同樣的指令/資料寫人至下一個 DUT中）。最後’-頁的指令/資料寫入至每—個(在方塊155之”是” 路控）。在此’主機系統決定是否所有必要的指令資料已寫入至每—霞中。 假若沒有’計數值係重新初始化（方塊151)，重複寫人過程，將下一頁的 指令/資料寫入DUT中。當第二頁的指令/資料寫入至第—丽（即騰[⑴， 第DUT已疋成從SRAM緩衝器寫入第一頁的指令/資料過程至快閃記憶體 所指定的區塊。利用此’，管線(pipeline)”方式，進行寫人動態控制碼至 每一 DUT的過程係以高效率方式進行，避免因主機系統等待每—個哪寫 入資訊/資料至快閃記紐帽造成的長時間延遲。 除了控制物體外，在本發明之一實施例中，快閃記憶體之一個或多個區 塊係以為轉雜暫存益’且這些轉發性暫存祕麟儲存寫入保護 資訊，例如細，則後且—旦電源關閉而不會損失的數值，如容量分割 數目與使用者密碼。不論是在上述之叢發以過程献祕控制碼寫入 至每—DUT後之接續地（如第二）叢發寫入過程，將資訊寫入至每一附 31 1351599 之中》注意，假若利用接續的叢發寫入過程，之後動態控制碼可用於加速 寫入過程》 接下來，如方塊160所示（圖6),進行快閃記憶體之低階格式化 ^ (low-level formatting)，其中低階格式化是以所提供的使用者規格為基 礎。在一實施例中，低階格式化包括將主要啟動區域（MBR)、檔案配置表 (FAT)與初始根目錄資料寫入至快閃記憶體之選定的記憶體區塊中。 沒有這資料，USB裝置就無法受終端使用者使用。注意，假若一終端使用者 • 獲得一個尚未受到低階格式化的USB裝置，此USB裝置將無法使用，且終 端使用者自己無法利用格式化軟體所提供的作業系統進行此步驟。然，在 完成低階格式化後，終端使用者就可改變他們所希望的FAT格式。在上述 任一叢發寫入過程期間或在動態控制碼寫入至每—DUT後的接續叢發寫入 過程期間，將低階格式化資訊寫入至每一 DUT中（例如第6Q)圖的方塊 160A)。 在低階格式化、更新序號、日期碼與產品版本碼數值寫入至非揮發性暫 聲存器後（第6 ®之方塊170) ’在上述任-叢發寫人過程綱或在動態控制 瑪寫入至每- DUT後的叢發寫入過程期間（例如第6(D)圖之方塊17〇A所 示）’將描述符資訊寫入至每一 DUT中。 接著，測試主機讀取所有寫入至快閃記憶體的資訊（方塊18〇)，然後這 些資訊與事先存在主齡統之緩顧巾的數值作比較，以顧·裝置適 w地又格式化根據本發明之一實施你卜確認過程^⑷以出加口^⑵防） 是顯示於第6(E)圖中。計數值設為’，Γ (方塊181)，然後主機系統指示 32 1351599 目剛的DUT從快閃記憶體重讀預定資訊。注意，使用事先寫入至DUT的動 態控制碼來進行重讀過程^之後，將從隨所讀取的資訊與在主機系統中 的事先儲存資料作比較（方塊183)。假若從USB裝置所讀到的任一資料係 不正確的（在方塊184之，，否”路徑），在主機測試系統監視器上顯示相對 應的旗標（例如-紅色旗標）以指示操作者USB裝置在測試/格式化過程是 失敗的（方塊185A)。相反地·，假若從目前USB裝置所讀取的資料係正確 的’在主機測試系統監視器上顯示相對應的旗標（例如—綠色旗標）表示 在測試/格式麟程是成功的（方塊185B>之後，在方塊187，根據目前 文測試裝置之數目’將裝置計算值與就最大裝置數目作比較（例如所有 連接至面板的裝置）。假若計算值是少於最大裝置數目，裝置計算係一個一 個增加’對另__個㈣接至測試域的裝置重複測試過程，直到每一個 麵接至主機測試系統的裝置皆已檢查過（在方塊187之”是，，路徑>然後， 測試主機程序終止。 第7圖係根據本發明之一特定實施例之顯示一範例裝置1〇B的簡化 方塊圖》如以上所述，USB裝置包括一快閃卡控制$ 214與一個或多個快閃 記憶體裝置215。 參照第7圖之左半部’快閃記憶體215係以簡化的形式描述於第7圖中， 並於以下進-步描述’其中‘_記憶體215包括進人點暫存器伽與不良 區塊資料413，-控制選擇位元概，控制勒體415B，與非揮發性暫存器 421。如圖所τ，控制器214與快閃記憶體215 fa1的溝通是直接經由進入點 暫存器42G ’與所執行的功能有關，其中進入點暫存器撕旨示控制器要求 33 1351599 控制勒體415B與非揮發性暫存器“ο。 參照第7圖之右半部，控制_包括-微處理器450、一控制端點暫 存器（control endpoint register) 451與位址解碼器452，-靜態隨機 存取記It體（RAM)、唯續冗憶體（關）、_輸入/輸出介面電路wo。控 制端點暫存器451提供每個控制器所需的系統默認位址缝 address)»控制端點暫存器用於和此裝置通訊，即使之後的位址改變。靜 態ROM 453包括-議緩衝器（buf fer)453A與快閃存取時間暫存器⑴地 access timing register) 453B。緩衝器·包括—足夠的記憶體來儲存 快問記憶體215之至少-區塊，且例如當執行區塊拷貝作業（如從快閃記 麵215讀取資料且寫入至RAM 453中）時，可使用緩衝器概以增進執 行速度。在與快閃記憶體215通訊期間，快閃存取時間暫存器453B儲存受 控制器214利用的指令碼（command c〇de)。唯讀記憶體454包括硬性連接 (hard-wired)資料（即無法被修改的資料）’其中硬性連接資料包括跳躍 式啟動勒體（jump start firmware)454A及不同描述符454B。跳躍式啟動 勃體454A包括一重設位址向量（reset address vector)，其造成微處理器 450執行一大程度跳躍運算（jumpoperati〇n)至快閃記憶體裝置215的進入 點暫存器420。因為不需要改變編碼，所以跳躍式啟動韌體454A也包括大 部分的基本讀取/寫入/抹除之時間狀態機器（timing state machine)資 料與區塊拷貝指令。此外，跳躍式啟動韌體包括寫入至快閃存取時間暫存 器453B的靜態指令碼，而靜態指令碼係作為系統默認時間（defauit timing) ’例如，從快閃記憶體215之初始讀取/寫入指令期間或到快閃記 34 1351599

憶體215之初始讀取/寫入指令期間。注意，惟，用於支援不同類型快閃記 憶體的動態控制碼係存在快閃裝置215的控制韌體暫存器415B中以助於更 新。不同的描述符值454B也是ROM 454中的硬性碼，且當測試主機從USB ·· HlOB要求特定資訊時，使用此描述符值454β。當無法回應錯誤值時， 會造成USB裝置10B受測試主機的拒絕，且被認定係一控制器失敗。更詳 細的描述符值可參照如通用序列匯流排大量儲存類別⑽如阳St〇rage Class)規格》控制器214包括一僅大量傳輸（Bulk_〇nly_transp〇rt，Β〇τ) • 指令解碼器456以助於利用B0T指令與快閃記憶體训通訊往I邏輯區 塊位址-實體區塊紐(LBA-to-PBA)雜器/解碼|| 452制於對由Β〇τ指 令解碼胃456所產生的邏輯位址解碼。輸入/輸出介面電路47〇包括一實體 層USB收發器470A，用於傳送與接收隨不同的訊號，一連續介面引 擎4703用於執行序列-並列（对13卜1;〇__阳1^116以接收端）操作與並列 -序列（陶llel-t0-serial)(發送端）操作，一資料緩衝器概用於緩 衝輸入/輸出（i_i_utgoing)的資料框架，且因為速度匹配不一樣， #所以利用連續介面引擎娜、不同暫存器及中斷處理邏輯繼來處理 協定。 第8圖係-簡化方塊圖，敘述在測試/格式化過程（先前所述）完成後， 快閃記憶體215的不同位址結構與分割。如第8圖之左半部所示，快閃記 •憶'體215主要是分成唯讀區域405與讀取/寫入區域樞。 . 唯讀區域405包括進入點暫存_、不良區塊清單⑽b滅Hst) 413、儲備區塊414、控制勒體415β、主要啟動區塊⑽伽B〇〇t Bi〇ck) 35 1351599 416及非揮發性暫存器“I。如第8圖之右半部所示，進入點暫存器&罚包 括-控制勤體進人點位址42GA來儲存控_體415B的位置，—非揮發性 暫存器進入點位址42GA來儲存存在非揮發性暫存器421之不同值的位置， 一作業系統⑽）進人位址42GC來儲存主要啟顏塊416的位置。唯讀記 隐體405 /、可以文製造測試軟體更新，而無法受一般使用者主機％系統所 改變。控制勃體415B受控制器214的微處理n 450所執行（參第7圖）， 且控制物體415B只受到讀取（即無法受終端使用者更新）。同樣地，非揮 發性暫存器421儲存-些在測試/格式化過程可以被更新的值（例如產品序 號或Π)號碼），但這些值無法受到終端使用者改變。 讀取/寫入區域406係包括記憶體區塊，用於受終端使用者使用。在一 實施例中，讀取/寫人區域包括—基本齡結構，所以_可受到主機 作業系統的讀取/寫入，且可被分成數個分割區（分割區1，2, 3,4)。第-分 «I區（/7割區1)包括檔魏置表（FAT)1舰與標案配置表⑽^娜， 一根目錄418，及標案叢集（file cluster)。 根據本發明之-實施例，當職裝置⑽開始啟動，從跳躍啟動_ _ 讀取靜L控制碼錄閃存取時崎存器娜。在初始步驟綱（第6圖之 方塊110)控制器214利用靜態控制碼所提供的系統默認時間咖ault timing)使用决閃δ己憶體215，例如讀取快閃記憶體2i5的產品辨識資料。 產如辨識資料被料至主機系統，主齡統再將產品辨識資料與—健存表 比較以辨識已更_日料難（或者在初始格式化雌之前，操作者可 以先提供快閃記憶體的產品辨識給主機系統然後，主機系統將已更新的 36 1351599 時間參數寫人至控制n中’控制器將此些已更新時間參數存在快畴取時 間暫存器中。-旦完成此過程，控制器係以高效率方式，利用已更新時間 參數來寫入格式化資訊至快閃記憶體中，進而減少製造時間。注意，—旦 完成格式化’控制選擇位元415A是設定在快閃記憶體215中，當USB裝置 10B接續啟動時，控制選擇位元415A使控制器214從控制細體獅將動態 控制碼寫入至快閃存取時間暫存器453B。 第9圖係根據本發明之一實施例’示範存在快閃記憶體215中的不良區 塊凊單。在本實施财，二進位的” Γ’值絲示—良好記髓區塊柳， 二進位的’，G”值係表示-不良記憶塊·。儲存不良輯龍概與 413Β之兩份副本，以續保即使一個副本之後钱，仍有不良區塊資料可用。 另兩個區塊（參第8圖）係暫時保留，用於未來—旦不良區塊清單職、 413Β中有其中-個轉使用。在製造測試期間，製造測試軟體控制所有不 良區塊的更新。根據控制碼_ 415Β所定義的過程，在正常操作時發生不 良區塊’將致動不㈣塊清單備、健更新。且，因為每#有再一個不 良區塊被發現時，就會有再-個位元更新為，’ G”，所以在更新不良區塊清 單413A與側’如需更新其他快閃資料區塊之前，是永遠不需要抹除所有 位元為” 1”。因此，祕孩輯簡之贿祕塊，可靠度就更高了。 第10(A)圖係根據本發明另-實施例的製造軟體演算規則流程圖，用於 對- USB受測試裝置⑽）進行測試/格式化過程。當丽輕接至測試主 機’所有的參數受操作者輸人而馬上彻说域讀取時，職開始（方塊 601)。軟體執行GeUiescriptor(讀取)過程以傳送指令來讀取内部硬性描 37 1351599 述符值（方塊602) ’然後，軟體執行一 Set—descript〇r指令來設定正確值 (correct value)以及增加或改變描述符，而不是增加或改變那些存在控制 . ^之暫存⑭的描述符（方塊_)。紐，當執行-Get_eonfiguration 指令，軟體璜取初始組態值（config^Mion value)(方塊4)，接著 Set_configuration軟體下載每個不同的組態值（方塊哪）。然後，軟體 讀取-介面描述符值’回應一 Get」nterface指令（方塊6〇6)，接著軟體 使用GeUnterface指令下載正確值（方塊6〇7)。之後，下載裝置固定位 鲁址至USB裝置，回應軟體之Set_address指令，當成功的時候，一相關的 有色旗標會改變以回應連接電源狀態（plug_in status)(方塊6〇8)。然後， 重設裝置暫存器值（device register value)來回應-Clear_feature指 令（方塊609)，且有些特別的特徵，如赚&_叩或endp〇int_halt 能力係受軟體set_feature (方塊⑽）。USB裝置可以為多種不同類型，例 如大儲存量類型，且可受不同類型之特定指令，如like-max」un所執行（方 塊611)，以讀取軟體所支援的分割數目，對於未格式化的裝置，軟體會下 _ ♦設定紙默嫌（default) ’其中純默認值係根據快置之分割數 目。之後’使用-Get_status指令以檢查程式化是否成功（方塊612)。假 如成功的話，在測試主機監視器上的各個圖樣顏色會改變以表示成功地程 式化狀態（方塊613)。 第10⑻聽根據本發明另-實施例的製造軟體演算_流程圖，用於 .對-哪受測試裝置⑽τ)進行計算（咖erati〇n)。當插入至測試 集線器（test hub)，其輪流連接至測試主機（例如—般的p(：)，就開始此 38 1351599 計算過程。因為DUT未受到測試，所以不論是d+或D-接腳應該具有i. 5Κ 歐姆的上拉(pull up)電阻連接，以全速或低速辨識（方塊7〇2)。如果電阻 值不正確或沒有連接，有色旗標將會指示是一個缺陷裝置而應該被拒絕。 一旦測試主機PC辨別出DUT，測試主機驅動一重設（Reset)指令給dut至 少10秒（方塊703)。假若DUT適當回應重設指令且指示是一成功的重設狀 匕' ’測試主機就利用糸統默過控制端點〇 (defauit contrOl endpoint)發 佈、-Q DUT (方塊704)。測試主機pc之後傳送Get_descriptor至DUT控制 器硬性碼值以取得MaxPacketSize參數（方塊705)，且DUT藉由傳送其傳 遞封包大小（transfer package size)來回應（方塊7〇6)。測試主機Pc 之後傳送Set_Address至DUT以分配一獨一位址。假若測試主機pc與dut 之間的所有通訊往來在這裡都是成功的（方塊7〇7A之，，是，，路徑），之後 將—簡短版本的大量儲存驅動器傳送至DUT，等到之後通訊時再用（方塊 708)。之後，測試主機傳送一 Get—descript〇r指令給，將裝置描述符 值與已nu定的彡紐難比較，且任何不—致會反應在測試主機 上以警告操作者滅此DUT (魏7Q9)。假如裝述符健正確的，測 試主機PC傳送—set_c〇nfigurati〇n指令設定組態數目（方塊⑽，將 所有必須值寫入至’快閃記憶體中’藉此完成計算（方塊 第11圖係拫據本發明之另一實施例的操作流程圖，顯示測試主機系統 對㈣裝置的所有操作方式。 參照第11圖之上方部分，操作者開始測試計畫（方塊8〇1)，將所有組 途與所有可能_的_記憶體特徵值下載至程式中（方塊_，這些樓 39 1351599 案於下載至程式前係存紳^程式之後會等㈣者輸人關於所需測試 的正確參數’例如，被選定的受戦裝置⑽）之起始序號或甚至是致動 程式進行的密媽。如方塊8G4底下所示，有兩個主要的指令路徑將會被解 碼與執行：輯格式化（在方塊8Q4下之右分支）與,_記題軟體組態 (在方塊804下之左分支）。 參照第11圖之右下部分’低階格式化包括對所有的快閃記憶體區塊進 行一快閃記憶體抹除/讀取/寫入檢查，因為快閃記憶體可能先被其他管理 供應商所使用，且-般會有不同的演算規則來標記不良區塊，所以將測試 讀取/寫人⑽）模式寫人所有綱記舰區塊的快閃記舰中（方塊 810A)。之後，讀取每一 r/w模式並將R/w模式與所期望的結果作比較。接 著，雖然有些區塊已經被標記為不良，但係取決於所有任一區塊受抹除。 之後，僅良㈣塊受抹除為所有二驗” Γ數值_，進行低階格式化（方 塊811)。然而，因為快閃記憶體可能由於先前的使用而受到污染，所以可 能透過參數掃猫型態選擇輸入（parameter scan type selecti〇n entry) 對不良區塊作完整的掃瞄。 之後，每個記憶卡之各別資訊寫入至快閃記憶卡中，以更新各別記憶卡 資訊（方塊812)。在一實施例中，資訊是包括序號、產品、供應商比 與LE：D光模式（方塊817)。然後控制韌體寫入至快閃記憶體中（方塊813)， 例如，拷貝二位元（圖像）檔案至快閃記憶體中（方塊818)。此外，紀錄 在快閃記憶體之非揮發性暫存器中的韌體進入點位址。之後，快閃記憶體 的FAT會根據客戶要求’藉由軟體載入儲存於非揮發性暫存器中的進入 1351599 點位址的事先程式化齡中而更^之後，當客戶要树，騎有初始標 案被拷貝至㈣記憶體（魏815)。這些檔財能包括自純行圖像或可 執行的檔案來顧於储存在測試主機之預先拷貝目錄（如(晴树) 中（方塊⑽。之後，從·讀回储存資料，並存到測試主機硬碟裝置中用 於測試及將來參考用（方塊816)。 第11圖的左部分包括-麟更新的選擇性程序，例如儲存在動態控制 碼的快閃時間。起初，有些參數會受狀變，例如，由於在職程序中快 閃記憶體類㈣改變，所以可能需要確認如測試操作者密碼是否正確輸 入’確認受更新的快閃時間是否被輸人1，假料u圖的過程被連續用 來測試具有相同快閃裝置的DUT，則不需要進行第u圖之左邊的選擇性過 程’是因為程式保有測試用的正確參數。參照第11圖之左部分，在進行 -P6格式化後’使用快閃記紐軟體組態，快閃記紐組態職於檢查操 作者所輸人的預擔碼（方塊8G5)。㈣記髓軟数態是受限於有權限 、人貝（例如裝置製造商），而沒有密碼的無權限人員則會受到系統拒絕而無 法使用。-旦正麵密碼受到確認，軟體將會等待操作者輸入指令（方塊 805A)，閃5己憶體係由許多不同的供應商所生產，及具有許多不同參數設 定’因為記憶體容量從每個供應商持續增加^軟體組態之第—步驟係辨識 用於目in DUT的特定快閃記憶體（方塊咖）。為了使組態程式健全快閃 »己隐體類型之順序是事先被程式化以賴彈性目的 (方塊807)，且使用者 可以更新此順序’且為便於修改所有的更新資訊是顯示魏置監視器上 (方塊8G8) ’然後變更是存入齡中以便於日後參考。 41 1351599 第12 (A)圖與第12⑻圖分別是顯示雙重路線㈤比隱n與 單-路線（single咖_)眺陷快閃記紐晶片操作的簡化示意圖。 第13 (A)圖與第13 (B) ®是描述相關快閃記憶體組態的方塊圖。當有雙 數量的快閃記憶體“與裝置整合，這兩個選擇就可以受到顧：單一路 線或雙重路線操作。 如第12⑷圖所示的雙重路線操作，從控制器214將資料匯流排分成 兩部分：資料線資料[7:0]係連接至快閃記憶體晶片組2叫，資料線資料 [15:8]係連接至_記憶體晶片、组2糾，其中兩個記憶體都分享同一個控 制器位址及控制匯流㈣。如第12 (A)所示的雙重路線操作之優點就是 速度快，因為資料匯流排變成二倍。如第13⑴圖所示，單一路線操作之 缺點就是在快閃記憶體晶片之任—邊的不良區塊⑽區域一 般係不對稱的，但因為位域控舰流排連接在—起，對稱操作導致產生 不良區塊而減少個的良好區塊容量。兩組快閃晶片之位址也受到錯 開，係為了反應資料匯流排的連接。 第12⑻_不早—路線操作’其中兩個記憶體組2糾盘2 :軸飾:G]。奸—職_，_顧蝴的，如第 塊情況重嶋作之導致不良區 區域並擴大以抹除_區域預_所導多’預備 的缺點是操作她贿，因树姻8 _排崎蝴7 ·=作 不疋雙重路線操作所使用的16個資料匯流排路線。然，因為具有古不f而 42 1351599 塊比例的快閃晶片增加’如近來大量快閃晶片之生產，所以最好是採用單 一路線操作。 帛14圖係根據本發明顯示儲存在每一歸裝置之不同記憶體領域中的 f訊與錄奴的魏^。財的參數可以受猶者改變 ，且分成兩個類 別：裝置資訊與組態資訊。 裝置貝訊儲存在每-裝置1〇B，位在如第1〇圖之上方區域的區塊(領域） 中。方塊905包括最大裝置容量（例如25_)。方塊9〇1包括由裝置製造 籲商所建立的裝置容量（例如一個具有256MB最大容量的裝置，有效裝置容 菫可设疋在250MB，剩下的6MB是保留給不良區塊管理）。方塊9〇2包括快 閃記憶體部分使用，例如，製造商的部分號碼是由三星（Samsung)或英飛 凌（Infineon)所建立（例如三星的K9K8G〇8U〇M之1(;如仂快閃記憶體裝 置）。方塊903包括-快閃記憶體ID資訊，其經由快閃初始指令位址麵 讀取且祕歧快閃記憶體裝置是;^正確，因為有独閃記憶體具有不同 時間性質但享有同- Π)碼。為了允許終端客戶容易進入不同誦快閃時 籲 fe1規格’故提供這個特徵以助於快Θ ID的調整。方塊9〇4包括在特定裝置 廳所使用的快閃晶片數目。在觀裝置之格式化/測試與接續修改期間， 方塊905A、905B與905C儲存使用的不同密碍。因為操作者密碼對於控制 製造過程而言<非常重要的’且為維制試品f，密碼修改（方塊9卿 與確s忍（方塊905C)對於MIS控制測試程序的正式取用是很關鍵的。 10B敝態資訊係揭tf於第1〇圖之裝置資訊下方的方塊圖中。方 塊906包括生產線號碼（production line n咖ber)資訊，用於生產控制 43 1351599 資訊的操作者ID號碼。方塊包括預先雜類型資訊，其包含不同 掃摇快閃記舰的方法（抹除/讀取/寫人），—快速跳喊塊檢驗值（叫 back block value)(方塊907A)，一所有區塊之全掃描值（方塊_)， -掃晦良好區塊而略過受製造商所植入不良區塊標記值（方塊露）。對於 那些使用快閃減體元件的裝置，雜薦全掃晦，重新建立不良區塊清單 (bad_bl〇Ck_liSt)(方塊 907B)。方塊 908 包括主要序號（serial number， S/N)’方塊908A包括此特定裝置的初始s/N，具有方塊9〇8B之更新序號資 訊’且不論序號是賴事先設定的數列或是隨機產生的（特號可以增加 或減'，也可以任意由操作者輸入而產生（例如軟體呼叫一隨機號碼產生 器與一種子參數（例如主機測試器時間/日期））以確保其隨機性），主要原 理就是對於根據USB規格的每一個裝置，序號需要不一樣。方塊9〇9包括 裝置的電流規格與限制（例如裝置之最大電流用量），其中裝置超過這個數 目就是一種裝置失敗的指示（例如500ma是列在USB裝置的最大特定電 流）。方塊910包括裝置LED燈在不同條件下的一時間間隔與亮度值，及用 於告知操作者操作狀態（例如，當測試中斷或成功或裝置是閒置或使用 中）。方塊917包括正確控制器的供應商/產品ID號碼，用於允許測試/格 式化過程（即裝置具有不匹配的供應商/產品號碼存在此範疇，一開始就會 受到測試/格式化系統拒絕）。方塊911包括供應商名字與產品内文解碼資 訊’方塊912A包括產品串列名字（string name)與版本資訊。方塊913 儲存一統計值’表示在測試產品線上所測試的產品之通過/失敗測試數目 (方塊913A係用於重設此數值），方塊915包括一測試產品線的最大測試 44 1351599 數目’因糊試係由—特定操作者初始設定，独資於提供操作者有 用的統計資訊。方塊⑽包括快閃記憶體的最大預備比例（麗⑽ ration)(即為了日後操作目的，不良區塊配置所需的預備記憶體數卜方 塊921包含-寫入保護開開或關），方塊魏包括一容量分配數用 以紀錄快閃記憶體在儲存時，可分配至多個不同區域，以達到資料分類的 目的。方塊920儲存起始容量標記（v〇lumelabel)，例如d:(e:，f， 以此類推）。最後，方塊920包含每一裝置對應每一插槽的_號碼，且這 • 锻訊制於錄置在職/格式化雜級_示-錯誤碼。 因為多層單元(MUlti-level-eell，ML〇快閃記歷與大小相同的單層 單元决Η德體比較起來，具有更大的儲存贿所以MLc快閃記憶體愈 來錢到歡迎。根據本發明之部分實施例，上述所敍述的技術係可以應用 在大里生產MLC决閃6己憶體或對MLC快閃記憶體之生產測試。有關虹快 閃記憶體之較詳盡的資料可以參考上述内容及美國專利申請號 11/737’ 336，其中美國專利申請號11/737, 336係讓渡給本申請案之一相同 ® 受讓人。 第15圖係根據本發明之-實施例，顯示—MLC記憶單元(CELL)之多層 電縫應’如第15圖中所顯示樣統可以與上述技術L 一快閃記 憶體晶片具有快閃記憶單元(flash ce⑴陣列，以行(r〇w)、列(c〇iu_ 式^又置根據位址之-仃部分與位址之_列部分選擇快閃記憶單元陣 列。位址可由記錄器（sequencer)依放進快閃記憶體晶片的區域位址或頁 位址產生。位址之-第三部分係有效地選擇咖記憶單元内的位元。 45 1351599 > 5圖控制引擎1052接收位址並在已選定的行、列交又處選 擇^或夕個决閃έ己憶早兀。MLC位址傳送至解譯邏輯器（汁咖Ln logic) 1060，使每一記憶單元產生多個位元。根據控制邏輯職之· 位址：對解譯邏輯！！誦所輸出的每—記憶單_位元中挑選一個或多 個位7C般而5，8個或更多快閃記憶單元係受平行的8個或更多位元線 所K取,、感應，或是欠8個或更多個解譯邏輯器誦之副本所讀取與感 應，但只有位元劃分被顯示。 位元線1058受上拉（pUii up)刪先充電，被選定的快閃記憶單元 1054係在被選定的行與列之交叉處，且快閃記憶單元腿具有—閘極電壓 VG ’其係在通道打開時受施加，取決於快閃記憶單元腿之狀態。不同的 狀態可I被程式化至快閃記憶單元1Q54,每個狀態於快閃記憶單元腿之 浮動閘極上儲存了不同數量的電荷，因此每個狀態造成不同大小的通道電 流流經快閃s己憶單元1054 ’從位元線1〇58至接地端。可調變電流流經快閃 記憶單元1054，結合上拉電流從上拉1〇56而形成一分壓器◎位元線1〇58 上的電壓因此隨著被程式化至快閃記憶單元1054中的狀態而改變。 位元線1058係作為比較器1030-1040的反相輸入端（inverting input) ’非反相輸入端對比較器1030-1040而言係參考電壓，此參考電壓 係由參考-電流產生器1041-1051所產生的。由參考-電流產生器1041-1051 所產生的電壓係受控制引擎1052所控制，並回應這些用於感應四個記憶單 元狀態的參考狀態電壓、較高狀態電壓、較低狀態電壓。 由參考電壓產生器1041-1051所產生的電壓係連續的高電壓，所以位 46 1351599 元線電壓超過較低的參考電壓，清除較低狀態比較器的輸出，而當位元線 電壓無法超過較高的參考電壓，則使得較高狀態的參考電壓輸出係維持原 設定。從輸出0的比較器30-40過渡到輸出1的比較器1〇3〇_1〇4〇之位置 係指出位元線1058的感應電壓。例如，當比較器輸出〇與比較器輸出i， 比較器1037與1038發生0至1的過渡。施加電壓ιυ2至比較器1〇37，及 施加電壓IR3至比較器1038。位元線1038的電壓係位在Ιϋ2與IR3之間， 係讀為狀態3 (01)。 解譯邏輯器1060從比較器1030-1040接收11個比較器輸出，並偵測 從0過渡到1的位置。解譯邏輯器1060產生數個輸出，例如讀取資料位元 (read data bit) Dl ' D0 ’其係2位元，用以對從記憶單元中所讀取的狀 態解碼。一 4位元MLC將會有一解譯邏輯器，其輸出四個讀取資料位元D3、 D2、D卜 DO。 從解譯邏輯器1060的其他輸出在記憶單元程式作期間係有用的。在程 式化期間，記憶單元緩慢地被充電或被放電，故在位元線1〇58上的電壓改 變。一旦所需的資料從資料-讀取輸出Di、D〇讀取出，工作停止。然，為 讀保足夠的雜訊界、線（noise margin)，位元線電壓應該是在較高與較餘 態電壓之間’例如VL2與VU2之間，而並非是於相鄰的讀取—參考電壓之間， 例如VR2與VR3之間。當位元線電壓係在VR2與VL2之間，啟動 under_pr〇gram輸出，當位元線電壓係在VU2與VR3之間，啟動over-program 輸出。當位元線電壓係在VL2與VU3之間，則皆不啟動under_ program 輸出與 over_pr〇gram 輸出。 47 1351599 當一所欲的§己憶單元值已達到，也可以啟動小於或等於的輸出。位元 選擇輸出小於或可以供應寫入資料至解譯邏輯器1〇6〇以允許小於或等於的 輸出至目標邏輯狀態。解譯邏輯器1060可作為一真值表（truth tabie)。 因為參考電流流經電阻而產生-參考電壓，所以#比較器腦_聰是電 流比較器’參考-電流產生器104卜1051可以產生參考電流或參考電壓。 第16圖顯示-可程式化的賴參考產生器與操作放大器。電壓參考產 生器1120產生一較向的參考電壓施加在較上方的操作放大器1161與電阻 器1101。校正暫存器（calibration register) 1122可以程式化至不同數 值以調整電壓參考產生器112〇所產生的最高參考電壓值。 對-連串的電阻器1ΗΠ-1111施力口較高參考電壓，構成一分塵器 (voltage divider)至接地端。每個電阻器11〇1_lni的電阻值可以一樣 大’所以較局參考電壓與接地端的電壓差可分成u個相同的電壓分段，產 生11個分電壓。或者，每一電阻出可以具有一不同的可程式化數 值以提供更多的電壓控制。 從電阻器1101-1111的每一個分壓施加於其中一個操作放大器 1161 1Π1之非反相輸人端⑴，每個操作放大器別卜⑽的輸出端與反 相輸入端係連接在-起以達到高效益。反相輸_經由接地電阻1⑻-服 連接至接地端’其中接地電阻器118卜聰具有相同的電阻值。每一個操 大器1161 1171產生-參考電壓，其等於施加在非反相輸人端的分壓。 因此產生11個參考電壓’其所具的電壓值係穩定增加。這些參考電流對應 第15圖的參考-電壓產生器1〇4卜1051所產生的參考電流。 48 丄划599 田貝取㈣記憶單元觸有發生資料錯誤，與位元線電I比較的參考 電壓會受到以試著瞻關記憶單元⑽齡例如，漏損⑴一) 可能減少儲存在._記憶單元浮觸極_電荷造成太多電流流經被選 的决門記It單元1054通道（第15圖）。因此，位元線電麼下降。校正暫 存器1122可以重新被程式化以減少電壓參考產生器所產生的最高參考電 壓，降低所有施加在操作放大器1⑻-1171力參考電壓。位元線電壓現在 b落在正確參考值中，允許資料在沒有超過最大容許ECC錯誤數下受到 讀取。 扠正暫存器1122可以逐漸改變直到受讀取的資料都無誤為 止。ECC位元組可以用於偵測錯誤，所以當ECC檢查器報告出錯 誤很少或沒有錯誤時，參考-電壓調整可以停止且讀取資料。區塊 可以重新分配。 第17圖係一 MLC於寫入或抹除操作時的降級（downgrading) 流程圖。當寫入或抹除操作期間發生錯誤，步驟1202，在讀取或 低活動期間’ Ecc檢查器標記出太多錯誤，則啟動此降級流程。記 憶體位元（bits-per-cell)指示器從區塊或特別區塊的多餘區域 s賣取’步驟12〇4。當記憶體位元指示器已經是每記憶單元1位元， 步驟1206，記憶單元會先降级炱最小密度，而錯誤仍在發生，降 級係不成功的。步驟1208，藉由清除在多餘區域之不良區塊位元 組（Byte)中的位元，標記區塊為不良區塊，所以這個區塊現在 已經從日後的使用移除。步驟1210，假若需要的話，可以選擇另 49 1351599 一區塊來操作。 當區塊具有其記憶體位元指示器來設定每一記憶單元之2個 或更多位元，則區塊之後可以降級。步驟1214,從區塊多餘區域 Λ 的記憶體位元指示器所讀取的位元/記憶單元數目係減少至下一 個較低的程度，例如從每個記憶單元之4位元（4位元/記憶單元） 下降至每個記憶單元之3位元（3位元/記憶單元）。區塊的大小可 能減少，或區塊的安排可能改變以配合每個記憶單元之位元所減 • 少的數目。例如，從4位元/記憶單元至3位元/記憶單元，區塊 大小可以切成一半。在降級後，區塊之頁可以具有一半的邏輯分 割器數目。 步驟1216,將被減少的位元/記憶單元寫入至記憶體位元指示 器，以降級區塊。寫入或擦拭操作之後可以在降級區塊上重新被 執行。當降級流程因讀取錯誤超過而受致動，則一旦資料已被讀 取且重新配置到另一區塊，區塊可以被抹除。 • 第18圖係使用ECC位元組及透過調整電壓參考值來讀取錯誤 修正的流程圖。讀取錯誤可藉由檢驗被讀取資料至ECC位元組而 受偵測。例如，從資料與ECC位元組所產生的非零症狀可以發出 錯誤產生的訊號，及發出錯誤之位元位置與錯誤校正之訊號。 步驟1220，當一讀取錯誤被偵測到，致動此流程。步驟1222， • 當錯誤的數目與位置是允許使用ECC位元組來校正錯誤，之後可 以使用ECC位元組修正讀取錯誤，步驟1242。步驟1230，資料可 50 1^51599 以重新被配置在另—區塊’利用記憶體位元指示器使方塊抹除及 選擇性受降級。 可校正錯誤的數目係一固定數目，例如一 ECC極限或隨錯誤位 置改變，例.如一位元組中之任意3位元，或任一串4個不良位元。 ECC極限也可被任意設定’或設為一較低的可修正值，但仍舊有令 人不快，表示應該被降級的區塊，即使其錯誤是可修正的。 在步驟1222,當錯誤的數目超過ECC極限時，Εα機制並無法 修正所有的錯誤’故:請可能會遺失1此，藉由難與位元線 電壓比較的參考電壓位準’來企圖回復遺失的資料。在步驟聰， 校正暫存器1122係寫入新數值資料以使電壓參考產生器ιΐ2〇產 生一較高的參考電壓。這使得所有的參考電壓—連㈣漸漸増 加。在步驟1226，使用這些較高的參考電壓讀取區塊中的資料: 之後，並使用ECC位元組檢查資料是否有錯誤。在步驟1228，當 錯誤數目減少至ECC極限以下’提高參考電壓係成功的。在步驟 1232，ECC位元組可以用於修改所有剩下的錯誤❶在步驟a別， 然後資料重新安置至其㈣塊。這個區塊可以透過第1?圖的呼叫 降級流程而降級。 當儲存在快閃記憶單元的負電荷數量增加時，有時増加參考電 壓係成功的。且，負電荷增加是由於從讀取或程式化相鄰記憶單 元所產生的記憶單元擾動造成。超過的負電荷需要較高的間極電 壓來彌補，所以提高參考電壓是有效的。 51 1351599 在步驟1228,當錯誤的數目仍超過ECC極限時，則之後提高參 考電壓並不會成功。其中，可以藉由重複步驟1224_1228 (圖中未 示）幾次來提升參考電壓。 當提高參考電壓卻無法回復資料時，可以降低參考電壓。在步 羯1234 ’第16圖之校正暫存器1122係寫入新數值資料以使電壓 參考產生器1120產生一較低的參考電壓。這使得所有的參考電壓 —連串的漸漸降低。在步驟1236，使用這些較低的參考電壓讀取 區塊中的資料。之後，並使用ECC位元組檢查資料是否有錯誤。 在步驟1238’當錯误數目減少至ECC極限以下’降低參考電壓係 成功的》在步驟1242’ ECC位元組可以用於修改所有剩下的錯誤。 在步驟1230，然後資料重新安置至其他區塊。這個區塊可以透過 第17圖的呼叫降級流程而降級。 當儲存在快閃記憶單元的負電荷數量減少時，有時降低參考電 壓係成功的》且，漏損（leakage)可以造成負電荷減少。減少的負 電荷造成多餘的通道電流流經被選定的記憶單元以回應一固定閘 極電壓。多餘的通道電流造成位元線電壓比往常電壓低，因此參 考電壓必須降低以彌補記憶單元漏損。 在步驟1238,當錯誤的數目仍超過ECC極限時，則之後降低參 考電壓並不會成功。其中，可以藉由重複步驟1234-1238 (圖中未 不）幾次來降低參考電壓。然，當資料錯誤數目沒有下降至ECC 極限以下，則表資料遺失。在步驟1240，發出一個不能回復資料 52 1351599 錯誤的訊號。上述過程之更詳細的資訊可以同時參考美國專利申 請號 11/737,336 號。 根據某些實施例，MLC快閃記憶體可使用在具有雙重性USB 插頭的USB裝置上，可支援多個通訊介面，也就是雙重性。 第19A-19C圖係根據本發明之一實施例，顯示具有多重性質 的USB擴充插頭之透視圖。參照第19A圖，USB擴充插頭顯示於完 整圖1301與分解圖1302中。在一實施例中，USB擴充插頭1300 包括一殼體或外殼1303與一 USB連接器基板1304,其中USB連接 器基板1304可插入殼體1303中，且殼體1303係金屬製的，也就 是金屬殼體。連接器基板1304包括一第一終端與一第二終端，其 中第一終端具有複數個金屬指或短小突出部（tab) 1305，第二終 端包括複數個電子接觸接腳1307。在一特定實施例中，接腳13〇7 具有9個接腳。連接器基板1304更包括一個或多個彈簧1306,用 於當其他USB連接器插入至USB擴充插頭之開口中，對另一 USB 連接器提供壓力而與接觸指1305具有實質接觸。 在一實施例中，接觸指1305可位在連接器基板13〇4之一上 表面上’其他接觸指（圖中未示）可以位在連接器基板1304之一 下表面上。例如，接觸指1305與標準USB規格相符，其他接觸指 可設計成與其他介面相符，例如PCI Express或IEEE 1349規格 介面。所以，USB擴充插頭1300可用於複數個不同通訊介面，也 就是雙重性。關於具有雙重性的USB擴充插頭之更詳細的資訊可 53 1351599 在上述之申請案或專利案中找到，例如美國專利號7，〇21,971與 美國專利申請號11/864,696，故可一併參考β 現在請參照第19Β圖，USB擴充插頭1300可以連接至PCBA， 其中PCBA具有一記憶體裝置及一用於控制記憶體裝置的記憶體控 制器。如第19B圖之上方俯視圖1308、側視圖13〇9、下方俯視圖 1310所示，USB擴充插頭1300連接至pcb基板1311，例如藉由焊 接接腳1307在PCB基板1311上。此外，一記憶體裝置，如快閃 3己憶體裝置可位在PCB基板1311之一表面上，—記憶體控制器， 如快閃控制益則位在其他表面。在本範例中，記憶體裝置131 §是 位在PCB基板1311的底部表面1313上，記憶體控制器1314係位 在PCB基板1311的上方表面1312上。在一實施例中，記憶體裝 置1315可以是一MLC相容記憶體，記憶體控制器1314則可以是 一 MLC相容記憶體控制1C。 根據另一實施例，對於第19A_19B圖所敘述的技術也可應用 ^ 在快閃6己憶體與快閃控制器係整合在單一封裝上，如第190圖所 顯示的板上晶片（chip on board，COB)封裝。參照第19C圖，一 C0B封裝1316可是一種MLC封裝，可位在如PCB基板1311的上表 面1312上’其中COB封裝1316可藉由一個或多個位在COB封裝 1316表面上的接觸指（contact finger) 1317連接（例如焊接）。 -第20A與20B圖係根據本發明之一實施例，顯示具有多重性質 的USB擴充插頭之透視圖。參照第2〇a圖，USB延伸插頭係顯示於 54 1351599 完整圖1401與分解圖1402中。在一實施例中，USB擴充插頭1400 包括一殼體或外殼1403與一 USB連接器基板14〇4,其中USB連接 器基板1404可插入殼體1403中，且殼體1403係金屬製的，也就 是金屬殼體。連接器基板1404包括一第一終端與一第二终端，其 中第一终端具有複數個電子接觸指或短小突出部（tab)，第二終端 包括複數個電子接觸接腳1407。在一特定實施例中，接腳1407 具有一第一列與一第二列，其中第一列具有5個接腳，第二列具 有4個接腳。連接器基板1404更包括一個或多個彈簧14〇6，用於 當其他USB連接器插入USB擴充插頭之開口中，對另一 usb連接 器提供壓力而與接觸指1405具有實質接觸。

在一實施例中，類似於USB擴充插頭1300，接觸指14〇5可位 在連接器基板1404之一上表面上，其他接觸指（圖中未示）可以 位在連接器基板1404之一下表面上。例如，接觸指丨4〇5與標準 USB規格相符，其他接觸指可設計成與其他介面相符，例如I

Express或IEEE 1349介面規格。所以，USB擴充插頭1400可用 於複數個不同通訊介面，也就是雙重性。 現在請參照第20B圖，USB擴充插頭1400可以連接至pcBA， 其中P C B A具有一記憶體裝置及一用於控制記憶體裝置的記憶體控 制器。如第20B圖之上方俯視圖1408、側視圖1409、下方俯視圖 1410所示，USB擴充插頭1400連接至PCB基板，例如藉由焊接接 腳1407在PCB基板上。如於側視圖14〇9所顯示的例子中，接腳 55 1351599 接腳1407在PCB基板上。如於侧視圖1409所顯示的例子中，接 腳1407之第一行可焊接在PCB基板之一上表面上，第二行可焊接 在PCB基板之一下表面上，反之亦然。此外，一記憶體裝置，如 快閃記憶體裝置可位在PCB基板之一表面上，一記體控制器如快 閃控制器則可位在PCB基板之其他表面上。在本範例中，類似於 第19(A)-19(B)圖所示’ 一記憶體裝置是位在pcb基板的底部表面 上’記憶體控制器係位在PCB基板的上方表面上。且，記憶體裝 • 置可以是一 MLC相容記憶體，記憶體控制器則可以是一 MLC相容 記憶體控制1C。 同樣地’根據再—實施例，對於第20(A)-20(B)圖所敘述的技術 也可應用在快閃記憶體與快閃控制器係整合在單一封裝上，如第 20(C)圖所顯不的c〇B封裝。也可用其他種形式的封裝。 第21(A)-21(1)圖係顯示USB擴充連接器與具有金屬接觸接腳 的插槽之實施例’其中金屬接觸接腳係位在接腳基板之上表面與 鲁f表面-月主意如第2i(A)__21⑴圖所示的實施例，係可與前述之 任何實知例接合。參照第21⑴圖，擴充連接器具有塑膠殼體2176 以供使用者要插入連接器播頭至插槽時握住 。接腳基板2170供四 個金屬接觸接腳2188位在其上表面，其中基板217〇係絕緣材， #陶竟塑膠或其他材質。金屬引腳（had)或導線可以通過接 腳基板2170以連接金屬接觸接腳2188至位在塑膠殼體川6内用 於連接周邊裝置的導線。 56 1351599 5個背面金屬接觸接腳2172係位在接腳基板217〇之底部，接近 連接器插頭之末端。背面金屬接觸接腳2172係額外的接腳，用於 • 擴充信號，如PCI Express訊號。金屬引腳（lead)或導線可以 通過接腳基板2170以連接金屬接觸接腳2172至位在塑膠殼體 2176内用於連接周邊裝置的導線。 在某些實施例中，金屬蓋體2173係一矩形管體，環繞著接腳基 板2170及具有一開口端。一位在接腳基板217〇底部之金屬蓋體 ® 2173上的開口係容許背面金屬接觸接腳2172受到暴露。 第21(B)圖顯示一 USB擴充插槽’其具有4個金屬接觸接腳位在 接腳基板的上表面，5個金屬接觸接腳位在接腳基板的下表面。接 觸基板2184具有4個金屬接觸接腳2186形成於一底面上，此底 面係面向供連接器之接腳基板2170插入的凹槽。接腳基板2184 也具有較低的基板延伸部2185,具有一 L形狀的接腳基板，這是 習知USB插槽所沒有的。 修 5個金屬接觸接腳2180係位在一較低的基板延伸部2185，靠近 凹槽的開口端。一凸塊（bump)或彈簧可形成在金屬接觸接腳218〇 上，例如藉由彎折平坦的金屬接腳。這個凸塊容許金屬接觸接腳 2180接觸背面的金屬接觸接腳2172，其位在連接器的接腳基板 2170。 凹槽是由接腳基板2184之底面、較低的接腳基板2185之上表 面及接腳基板2184之背面連接較低基板延伸部2185所形成的。 57 1351599 金屬蓋體2178係金屬管體，覆蓋接腳基板2184與較低的基板延 伸部2185。USB連接器之金屬蓋體2173填充位在金屬蓋體2175 與接腳基板2184上邊、側邊之間的間隙。安裝接腳（m〇untingpin) 2182可形成於金屬蓋體2178上來安裝uSB插槽至pcB或底架上。 第21(C)圖顯示接腳基板2184之底面，以供金屬接觸接腳2186 位在其上。這四個接腳帶有習知USB之不同訊號、電力、接地， 並與位在接腳基板2170上表面的USB連接器之金屬接觸接腳2188 _接觸，如第21(D)圖所示。 USB接觸器具有5個背面金屬接觸接腳2172位在接腳基板217〇 的底部表面上，排設方式如第21(D)圖所示。這些接腳2172與擴 充的金屬接觸接腳2180接觸，如第21(C)圖所示排設於較低的基 板延伸部2185上。這5個擴充接腳帶有擴充信號，如PCI Express sfl 號。 第21(E)圖顯示具有9接腳的USB連接器插頭插入9接腳的USB •插槽中°當完全插入後，接觸基板2170之末端安裝在接腳基板 2184與USB插槽之較低基板延伸部2185之間。在連接器之接腳基 板2170的上表面上，金屬接觸接腳2188與插槽接腳基板2184之 四個金屬接觸接腳2186接觸。位在接腳基板217〇底面的背面金 屬接觸接腳2172係與較低基板延伸部2185之上表面的延伸金屬 • 接觸接腳2810接觸。 因為背面金屬接觸接腳2172有凹進去而不會與習知USB插槽的 58 1351599 金屬蓋體2138接觸。帛21(F)圖顯示連接器未插入USB插槽前， ..· 7準的4接腳^处連接器與擴充的9接腳USB連接器的示意圖。 *凡全插入時’就如第21 (G)圖所*，連接器接腳基板2134之末 端插在插槽接觸基板2134的下方。在連接器接腳基板2134之上 表面處’金屬接觸接腳2132與插槽接腳基板2184的四個金屬接 觸接腳2186接觸。因為標準4接腳的_連接器只具四個接腳 32故插槽接腳基板2185之上表面的接觸接腳與USB連接器沒 擊有電性接觸。 第2200-22⑴圖顯示USB連接器與插槽的第二實施例示意 圖，具有金屬接觸接腳位在接觸基板表面之其中之…第22⑷ 圖顯不-擴充9接腳的USB連接器插頭具有四個金屬接腳及五個 擴充金屬接腳在接腳基板的上表面。第22⑴圖中，連接器具有塑 96以供使用者要插人連接器插頭至插槽時握住。接腳基 板⑽供金屬接觸接腳22〇〇.位在其上表面，其中基板㈣ 係絕緣材’如陶竞、塑膠或其他材質。金屬引腳Uead)或導線 可以通過接腳基板2190以連接金屬接觸接腳2200、2201至位在 塑膠殼體2196内用於連接周邊裝置的導線。 接腳基板2190的長度係比接腳基板2134之長度^長。增加的 長度可為2-5毫来，末端金屬接腳22〇1係大部分位在超過L2的 延伸區域中。金屬蓋體2193係矩形管體，環繞著接腳基板219〇 且具有一開口端。 59 1351599 第22(B)圖顯示一擴充插槽’具有四個金屬接觸接腳與五個擴充 . 金屬接觸接腳位在接腳基板表面之其中之一上。接腳基板2204具 有金屬接觸接腳2206、2207形成在一朝向凹槽的表面上，此凹槽 係供連接器之接腳基板2190插入。接腳基板2204不需要第21(B) 圖之較低的基板延伸部，但可以如圖所示具有L形狀。 金屬蓋體2198係一金屬管體’覆蓋著接腳基板2204且有位在 下方的開口。USB連接器的金屬蓋體2193插入金屬蓋體2198與接 ® 腳基板2204上邊、侧邊之間的間隙。安裝接腳22〇2可以形成在 金屬蓋體2198上以安裝USB延伸插槽至PCB或底架上。 第22(C)圖顯示一擴充9接腳的USB連接器插頭插入9接腳的插 槽。形成於插槽的接腳基板2204之底面的金屬接觸接腳2207與 2206，分別與位在接腳基板2190的金屬接腳2201與2202接觸。 第22(D)圖顯示插槽接腳基板2204之底面，可供金屬接觸接腳 2206、2207位在其上。主要的金屬接觸接腳2206係在第一排的五 ® 個接腳’最靠近插槽開口。次要的金屬接觸接腳2207係在第二排 的四個接腳’離插槽開口最遠次要的金屬接觸接腳2207包括四個 USB接腳。主要的金屬接觸接腳2206包括擴充接腳，用於支援其 他介面規格，例如PCI-Express。 當USB連接器完全插入USB插槽時，接腳基板2190之末端插在 • USB插槽之接觸基板2204下方的凹槽。在連接器接腳基板2190 之上表面處’金屬接觸接腳2200與插槽接腳基板2204的六個主 1351599 要金屬接觸接腳2206接觸，位在接腳基板2i9〇上表面末端的金 •屬接觸接腳2201與位在接腳基板2204向下表面上的次要擴充金 屬接觸接腳2207接觸。 第22(F)圖顯示一擴充的9接腳連接器在未插入一標準4接腳 咖插槽前的示意圖。當完全插入時，如第22(G)圖所示，接腳基 板2190的末端插入插槽接腳基板2142的下方。在連接器接腳基 板2190的上表面，末端金屬接觸接腳22〇1之第一、第三、第四、 肇第六個與插槽接腳基板2142的四個USB金屬接觸接腳2144接觸。 在接腳基板2190上表面之最後一排的金屬接腳2200與插槽金屬 蓋體2138或任何金屬接觸接腳沒有接觸，因為他們位在連接器接 腳基板2190太後面的位置。因此只有四個標準USB接腳（金屬接 觸接腳2144、2201 )可以電性接觸。 第22(H)圖顯示一標準4接腳USB連接器於插入一擴充的9接腳 USB插槽前的示意圖。當完全插入時，如第22( I)圖所示，連接器 # 接腳基板2134的末端插入插槽接腳基板2204的下方。在連接器 接腳基板2134的上表面，金屬接觸接腳2132與插槽接腳基板2204 之第一、第三、第四、第六個的四個主要金屬接觸接腳2206接觸。 在基板2204的次要金屬接觸接腳2207與接觸器金屬蓋體2133沒 . 有接觸’因為擴充的USB插槽的深度比習知技藝的USB連接器之 - 長度大。因此只有四個標準USB接腳（金屬接觸接腳2132、2206) 可以電性接觸。如第22(F)-22(I)圖所示，擴充的9接腳USB連接 1351599 器插頭、插槽與標準習知 接及機械方面相符。 4接腳USB插槽、USB連接 器插碩電性連

雖然本發明已經透過某些實施例來敘述，但對於此枝敲之人 士將會明瞭本發明之發明特徵也可利用其他實施例所達成，大凡 依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發 明之專利範圍内。例如，在此所敘述的系統與方法是特定針對USB 裝置，但本發明的精神與方法係用於涵蓋不同的介面匯流類型， 可包括一個或多個 PCI Express ’ SD(Secure Digital)，MS(Memory

Stick) ， CF(Compact Flash) 、 IDE 及 SATA 。 【圖式簡單說明】 第1(A)圖為根據本發明之一實施例，顯示電子資料快閃卡及主機 系統的方塊圖。 第1(B)圖為根據本發明之另一實施例，顯示電子資料快閃卡及主 機系統的方塊圖。 φ 第1(c)圖為本發明之另一實施例，顯示電子資料快閃卡及主機系 統的方塊圖。 第1(D)圖為本發明之另一實施例，顯示電子資料快閃卡及主機系 統的方塊圖。 第2圖為根據本發明之一實施例，顯示USB裝置之高容量製造的 方法流程圖》 第3(A)圖為根據本發明之一實施例，顯示表面貼裝技術面板示意 圖。 62 1351599 第3(B)圖為顯不從第3⑴圖面板分離的印刷電路板裝置之平面 不意圖。 )圖為本發明封裝後，顯示第3(B)圖印刷電路板裝置的平 • 面示意圖。 第（A) 一 4(B)圖為根據本發明另一實施例，顯示所使用的測試主 機之簡化透視圖。 第（）’、5(B)圖為分別顯示習知和創新的測試與格式化裝置 之間化流程圖。 第6圖為根據本發明之—實施例，顯示測試與格式化聊裝置的 簡化方法流程圖。 第6(A)、6(B)、6(C)、6(D)與6(E)圖為流程圖，進一步顯示第6 圖測試與格式化方法。 第7圖為根據本發明之一實施例，顯示所產生的魏裝置示意圖。 第8圖為根據本發明之一實施例，顯示用於咖裝置之快閃記憶 •體裝置的不同位址結構與分割簡化方塊圖。 第9圖為根據本發明之—實施例，顯示儲存於咖裝置之快閃記 憶體裝置的不良區塊清單結構。 第10(A)圖為根據本發明之另一實施例，顯示用於進行測試或格式 •化過程的製造軟體演算流程圖。 •第1〇⑻圖為根據本發明之另一實施例，顯示用於執行USB裝置計 算的製造軟體演算流程圖。 63 1351599 第11圖為根據本發明之一實施例，顯示測試主機系統對υπ裝置 的整個操作流程圖。 第12(A)與12(B)圖為根據本發明之另一實施例，分別顯示雙重路 線與單一路線的缺陷快閃晶片操作的簡化流程圖。 第13(A)與13(B)圖是方塊圖，分別敘述關於第12 (A)圖與第12 (B)圖雙重與單一路線之缺陷快閃晶片搡作的快閃記憶體組態。 第14圖為根據本發明之一實施例，顯示儲存在每個USB裝置不同 ® 記憶體區域的資訊之方塊示意圖。 第15圖為根據本發明之一實施例，顯示mlc記憶單元的多層單元 電壓感應。 第16圖為根據本發明之一實施例，顯示可程式化串聯的參考產生 器與比較器。 第17圖為根據本發明之一實施例，在寫入或抹除操作，MLC降級 流程圖。 ® 第18圖為根據本發明之一實施例’利用ECC位元組與調整參考電 壓來讀取錯誤修正的流程圖。 第19(A)-19(C)圖為根據本發明之一實施例，顯示擴充USB裝置結 構的方塊圖》 第20(A)-20(C)圖為根據本發明之一實施例，顯示擴充USB裝置結 • 構的方塊圖。 第21 (A)-21(G)圖為根據本發明之一實施例，顯示擴充USB連接器 64 1351599 與插槽之結構示意圖。 第22(Α)-22(Ι)圖為根據本發明之一實施例，顯示擴充USB連接 與插槽之結構示意圖。 【主要元件符號說明】 1卡本體 2處理單元 3快閃記憶體裝置 4指紋感測器 5輸入/輸出介面電路 6顯示單元 7電源 8功能性按鍵組 9電腦 13介面匯流排 10電子資料快閃卡 2A處理單元 3A快閃記憶體裝置 4A指紋感測器 5A輸入/輸出介面電路 2B處理單元 3B快閃記憶體裝置 5B輸入/輸出介面電路 6B顯示單元 8B功能性按鍵組 9B電腦 22電源調節器 10B USB裝置 23重設電路 201監視器 202測試主機 203 USB插槽 204複合讀卡機 205探針治具 206探針 207 SMT探針測試主機 208集合電纜 211面板 212 PCB裝置 65 1351599 214快閃卡控制器 215快閃記憶體裝置 215-1快閃記憶體晶片組 215-1A快閃記憶體晶片組 215-1B快閃記憶體晶片組215-2快閃記憶體晶片組 217 USB接腳 413不良區塊資料 415A控制選擇位元 415B控制韌體 420進入點暫存器 421非揮發性暫存器 450微處理器 • 451控制端點暫存器 452位址解碼器 453靜態ROM 453A RAM緩衝器 453B快閃存取時間暫存器 454唯讀記憶體 454A跳躍式啟動韌體 454B描述器 456僅大量傳輸指令解碼器 470輸入/輸出介面電路470A實體層USB收發器 470B連續介面引擎 470C資料緩衝器 φ 94良好區塊 9 5原始不良區塊 96產生不良區塊 97預備區域 1030-1040比較器 1041-1051參考-電流產生器 1052控制引擎 1054快閃記憶單元 - 1056位元線 1060解譯邏輯器 • 1101-1111 電阻器 1181-1191接地電阻器 1161-1171放大器 66 1351599 1120電壓參考產生器 1122校正暫存器 1300 USB擴充插頭 1303外殼 1304 USB連接器基板 1305金屬指 1306彈簧 1307接觸接腳 1311 PCB 基板 1312上方表面 1313底部表面 1314記憶體控制器 1315記憶體裝置 1316板上晶片封裝 1317接觸指 1400 USB擴充插頭 1403外殼 1404 USB連接器基板 1405接觸指 1407接觸接腳 1406彈簧 2132接觸接腳 2138金屬蓋體 2134接腳基板 2170接腳基板 2172接觸接腳 2173金屬蓋體 2176塑膠殼體 2178金屬蓋體 2180接觸接腳 2184接腳基板 2185基板延伸部 2186接觸接腳 2188接觸接腳 2190接腳基板 2193金屬蓋體 2196塑膠殼體 2198金屬蓋體 2200、2201、2202 接觸接腳 67 1351599 2204接腳基板 2206、2207接觸接腳

Claims (1)

1351599 十、申請專利範圍： 1. 一種格式化/測試通用序列匯流排（USB)裝置的方法，其係利用一含有計 ·· 算系統的測試主機，該方法係包括： ) 祕複數咖裝置至該測試主機，每-該USB裝置包括一快閃控制器與 -個或多働閃記憶體裝置，其巾每—該USB裝置包括—擴充的連接 器插頭耦接一印刷電路版裝置或耦接一板上晶片（chip 〇n board, COB ) ’其具有一個或多個快閃記憶體裝置與快閃控制器， φ 其中該擴充USB連接器插頭包括： 一擴充接腳基板，具有一擴充長度，其大於或等於標準USB 連接器插頭的接腳基板之標準長度； 複數插頭的標準金屬接觸-接腳，位在該接腳基板上，該擴充 USB連接器插頭的標準接腳基板係插入標準USB插槽之一凹槽 内’標準金屬接觸接腳與該等插頭標準金屬接觸接腳實質電性接 觸；及 φ 複數插頭擴充金屬接觸接腳位在該擴充接腳基板上，該擴充 USB連接器插頭的該擴充接腳基板插入擴充USB插槽之一凹槽 内’使位在該擴充接腳基板上的該插頭擴充金屬接觸接腳與位在 該擴充USB插槽上的插槽擴充金屬接觸接腳實質電性接觸； 從每一該USB裝置讀取至少一控制器端點描述符值，核對每一 .該USB裝置的該控制器端點描述符值是與儲存在該測試主機的描 述符值相配；及 對具有一有效端點描述符值的每一該USB裝置格式化/測試， 69 1351599 其中從每一該USB裝置讀取該控制器端點描述符值之步驟，係包括讀取至 少-組態描述符值、—大量儲存_碼值、—供應商辨識值及—產品辨識 值。 9.如申請專利翻第丨項所述之格式化/職獅序舰輯裝置的方法， 更包括顯示-相對應的有色旗標於該測t式主機之一監視器上，以核對存在 每-該USB裝置的該控制器端點描述符值是與該儲存的描述符值相配。 1〇.如申請專利範圍第1項所述之格式化/測試通用序列匯流排裝置的方 法’其中在該格式化/測試步驟中，係包括掃猫儲存在該快閃記憶體裝置的 不良區塊資料，以及核對每個快閃記憶體裝置的儲備儲存容量是等於一預 定大小。 11. 如申請專利範圍第i項所述之格式化/測試通用序列匯流排裝置的方 法，其中在6亥格式化/測試步驟中，係包括寫入至少兩不良區域資料副本至 該快閃記憶體裝置的預定區塊中，其t該不良區域f料係辨識在該快閃記 憶體裝置上的不良區塊。 12. 如申請補麵帛丨項職之料化/測試通料舰流職置的方 法，其中該快閃記顏裝置包括複數個非揮發性記憶單元，可為一單一層 單元(single ievei cell，SLC)類型或一多層單元(唧出士㈣⑺】】， MLC)類型。 13_如申請專利範圍第12項所述之格式化/測試通用序列匯流排裝置的方 法’其中該單-層單元_的輯單元包括至少__小區塊單—層單元 (Small Block SLC)，-大區塊單一層單元（Large B1〇ck SLC)或兩者的 71 1351599 結合’且該多層單元類型的記憶單元包括小區塊多層單元(Small BlockMLC) • 與大區塊多層單元(Large Block MLC)。 14. 如申請專利範圍第13項所述之格式化/測試通用序列匯流排裝置的方 t 法’其中小區塊是包括每頁512+16位元組，大區塊是包括每頁2〇48+64位 兀*組’其中該小區塊的16位元組與大區塊的64位元組是相對應的頁多餘 區域。 15, 如申請專利範圍第14項所述之格式化/測試通用序列匯流排裝置的方 • 法’其中由於頁的大小差異，該大區塊的資料寫入速度比相對應的該小區 塊之其中之一快四倍。 16·如申請專利範圍第15項所述之格式化/測試通用序列匯流排裝置的方 法’其中多層單元記憶單元的資料寫入時間比單層單元記憶單元大四倍。 17.如申請專利範圍第12項所述之格式化/測試通用序列匯流排裝置的方 法’其中該單層單元記憶單元包括每頁類型記憶單元為2K位元組，每頁類 型記憶單元為4K位元組》 ® 18.如申請專利範圍第1項所述之格式化/測試通用序列匯流排裝置的方 法，其中該測試/格式化包括寫入至少一控制碼資料與啟動碼資料至誘快門 記憶體裝置的預定區塊中。 19.如申請專利範圍第is項所述之格式化/測試通用序列匯流排裝置的方 •法，其中寫入至快閃記憶體裝置的步驟是包括從該測試主機傳送預定資料 • 至一第一 USB裝置之一第一緩衝器，使該第一 USB裝置從該第一緩龟器寫 入該預定資料至該第一 USB裝置的快閃記憶體裝置中，該測試主機將讀預 72 1351599 定資料轉送到一第二USB裝置之一第二緩衝器。 20. 如申請專利範圍第1項所述之格式化/測試通用序列匯流排裝置的# 法，其中該連續測試/格式化過程包括寫入使用者所提供的資料至該快閃^ 憶體裝置的預定區塊中。 21. 如申請專利範圍第1項所述之格式化/測試通用序列匯流排較置的方 法’其中該連續測試/格式化過程包括寫入更新序號，日期碼，產品版本碼 數值至該快閃記憶體裝置的預定寫入-保護部分。

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