TWI344083B - Method, apparatus and system for posted write buffer for memory with unidirectional full duplex interface - Google Patents

Description

1344083 九、發明說明： C發明所屬之技術領域】 發明領域 本發明之實施例主要關於記憶體之領域，特別是用於 5 針對具有單向全雙工介面之記憶體之告示寫入緩衝器的方 法、裝置、及系統。 C先前技術3 發明背景 隨著處理器計算能力之增加，對於藉記憶體裝置快速 10 資料轉移之需求亦增加。除了改良記憶體頻寬，增加所使 用記憶體頻寬之速率亦很有用。 【發明内容3 發明概要 依據本發明之一實施例，係特地提出一種方法，其包 15 含下列步驟：接收將被寫入記憶體之資料；儲存該資料於 一寫入緩衝器中；以及接收一獨立指示來將該資料寫入到 一記憶體位址。 圖式簡單說明 本發明藉由所附圖式例示性的而非限制的方式例說， 20 其中相同的參考標號表示類似的元件，且其中： 第1圖係適於實施一緩衝器代理器之一範例電子設備 之方塊圖，依據本發明之一範例實施例； 第2圖係一範例緩衝器代理器架構之方塊圖，依據本發 明之一範例實施例； 5 1344083 第3圖係用於告示宜 >、馬入緩衝之一範例方法流程圖，依據 本發明之一範例實施例；以及 第4圖係包含内容之〜 <〜範例儲存媒體之方塊圖，在該内 容被一裝置存取時會造 k成裝置實施一或更多一或更多本發 明實施例之層面。 又

【貧施冷武：J 較佳實施狀祥細說明 下述中，為γ

閣述之目的，說明許多特定細節以提供 對本發明之全龔睁 呀解。然而熟於此技術領域者很清楚的本 發明實施例之貧現可丁 β 一. 兄J不具有這些特定細節。換言之，結構 斑裝置係示以方祕㈤ 一 鬼圖之形式以免模糊本發明之焦點。 整份說明書Γ 厅才曰之一個實施例」或「一種實施例」 表不與實⑯咐目連說明之-特定特點、結構、或特徵包括 在至V本發月 < —實施例中。故，整份說明書中多處可見 15 之「在例中」或「在-實施例」之用與不-定都指

同一實她例。& ’特定特點、結構、或特徵可組合成任何 適合型式的一或更多實施例。 第1圖係適於實施一緩衝器代理器之一範例電子設備 之方塊圖’依據本發明之一範例實施例。電子設備100欲表 20示各種傳統與雜傳統電子設備、膝上型電腦、桌上型電腦、 蜂巢式電話、無線通訊用戶單元、無線通訊電話機礎建設 元件、個人數彳St助理' 機上盒、或任何可從本發明之教示 獲益之電氣設傷。依據所繪範例實施例，電子設備100可包 括一或更多處硬器102、記憶體控制器104、緩衝器代理器 6 106、系統記憶體108、告示寫入緩衝器110、寫入介面112、 讀取介面1M、輸入/輸出控制器116、網路控制器丨丨8、及輸 入/輸出裝置120耥接如第1圖所示。稍後將更完整描述之緩 衝器代理器1〇6可良好用在較第1圖所繪更複雜或更不複雜 之電子s又備。且，稍後將更完整描述之緩衝器代理器1 〇6創 新特質可具現以任何硬體和軟體。 處理器102可表示各種控制邏輯包括，但不限於一或更 多—微處理器、一可規劃邏輯裝置(PLD)、可規劃邏輯陣列 (pLA)、特定應用積體電路(ASIC)、微控制器等，然而本發 明不限於此層面。 記憶體控制器104可表示介接系統記憶體丨〇8與電子設 備1 〇 〇其他構件之任何類型的晶片組或控制邏輯。在一實施 例中，處理器102與記憶體控制器104間之連接可被稱作一 前側匯流排。另一實施例中，記憶體控制器1〇4可被稱作一 北橋。 緩衝器代理器106可具有一架構，更詳細之說明參考第 2圖。緩衝器代理器106亦可進行用來緩衝記憶體寫入之一 或更多方法’例如參考第3圖更詳細說明之方法。儘管顯示 為記憶體控制器104之一部份，緩衝器代理器1〇6可為另一 構件之一部份，譬如處理器102或輸入/輸出控制器116，或 可被以軟體、或硬體和軟體之組合實施。 系統記憶體108可表示任何類型用來儲存可被或將被 處理器102使用之資料和指令的記憶體裝置。傳統上，然而 本發明不限於此層面，系統記憶體108會包含動態隨機存取 1344083 5己憶體(dram)。在_實施例中，系統記憶體1〇8可包含 Rambus動態隨機存取記憶體(rdram)。另—實施例中，系 統記憶體108可包含雙重資料率同步動態隨機存取記憶體 (DDR SDRAM)。本發明，然而，祕於本文所述及之纪憶 5體範例。 °心 〇示寫入緩衝器110表示用來在被收回（寫入）到其目的 位址刖暫時儲存資料之一相對小的記憶體。告示寫入緩衝 器U〇可被索引使得—特定資料項目可不顧其被接收之次 序被收回。在-實施例中，告示寫入緩衝器ιι〇也儲存資料 H)最後將被收回之位址。告示寫入緩衝器m可含有控制邏 輯’用來重設與維持—緩衝器指標器，以輸入資料到緩衝 器位置，及輸出資料到記憶體裝置。 寫入介面112表示—單向介面’透過它’資料與命令被 送至系統記憶體108。在一實施例中寫入介面m係一串列 15介面。另一實施例中寫入介面112係一平行介面。 讀取介面114表示_單向介面，透過它，f料從系統記 憶體108被讀取。在—實施例巾，讀取介面114係一串列介 面。另一實施例中讀取介面114係一平行介面。 輸入/輸出（I/O)控制器116可表示介接1/0裝置丨2〇與電 20子设備其他構件之任何類型的晶片組或控制邏輯❶在一 實施例中，I/O控制器116可被稱作一南橋。另—實施例中’ I/O控制器116可順應於，pci特殊工作小組於2003年4月15 曰發表之周邊構件互連快速(PCI Express™)規格，修訂版 1.0a。 8 1344083 網路控制器118可表示任何類型的裝置，其允許電子設 備100來通Sfl與其他電子設備或骏置。在一實施例中網路 控制器118可順應一電子電機工程師協會（1£££)8〇2 nb標 準（1999年9月16日任可，補充1999年版ANSI/IEEE標準 5 802·11)σ另一實施例中，網路控制器118可為一乙太網路網 路介面卡。 輸入/輸出（I/O)裝置120可表示任何類型提供輸入至戋 處理來自電子設備100輸出之裝置、周邊或構件。 第2圖係一之方塊圖一範例緩衝器代理器架構，依據本 10發明之一範例實施例。如所示，緩衝器代理器1〇6可包括一 或更多如第2圖所示搞接之控制邏輯202、記憶體2〇4、护:制 器介面206、及緩衝器引擎208。依據本發明之一層面，為 更完整的說明，緩衝器代理器106可包括一緩衝器引擎 208 ’其包含一或更多資料服務21〇、表服務212、及/或收 15回服務214。可瞭解的是，儘管說明以一些不同的功能性區 塊，一或更多元件202-214可可良好的組合成一或更多多功 能性區塊。同樣地，緩衝器引擎208可實現以更少的功能性 區塊，即，僅具表服務212’而不背離本發明之精神與範嘴， 也可良好實施於硬體、軟體、韌體、任何其等之組合。 20 這一點而言，一般緩衝器代理器106及特定緩衝器^擎 208’都只是為了例說本發明之一層面讀範例實施。本文中 所述，緩衝器代理器106可良好具現以硬體，軟體，知體及 /或任何其等之組合。 緩衝器代理器106可具有傳送資料至一告示寫入緩衝 9 1344083 器之能力’以維持告示寫入緩衝器中之一資料表、以及從 告示寫入緩衝器收回資料到一記憶體位址。在一實施例 中，緩衝器代理器106可通訊至告示寫入緩衝器11〇緩衝器 位置以利用儲存資料。另一實施例中，緩衝器代理器丨06和 5 告示寫入緩衝器110可利用一共享演繹法來判定哪個緩衝 器位置將用來儲存資料而不需通訊該位置。 本文中所述控制邏輯202提供緩衝器代理器106和其主 機電子設備100間之邏輯介面。就這一點而言，控制邏輯2〇2 可管理一或更多緩衝器代理器106之層面，以提供一通訊介 10 面給電子設備1〇〇 ’例如，透過記憶體控制器104。控制邏 輯202亦可令緩衝器代理器1 〇 6判定是否可被寫入（收回）到 一特定記憶體位址、或一讀取異動是否暫時封鎖寫入特定 記憶體裝置之能力。 依據本發明之一層面，然而申請專利範圍並不受此 15限，控制邏輯202可選擇性地啟用緩衝器引擎208之資源。 如用於告示寫入緩衝之一範例方法，參考第3圖更詳細的說 明，控制邏輯202可選擇性地啟用資料服務21〇，其可傳送 資料至一告示寫入緩衝器。控制邏輯202亦可選擇性地啟用 表服務212或收回服務214，參考第3圖更詳細的說明，以分 2〇別維持告示寫入緩衝器中之一資料表、或從告示寫入緩衝 器收回資料到一記憶體位址。本文中所述，控制邏輯202欲 表示各種習知控制邏輯’由此可良好實施為一微處理器、 一微控制器、一可現場規劃閘極陣列（FPGA)、特定應用積 體電路(ASIC)、可規劃邏輯裝置(PLD)等。某些實務中，控 10 :::202机表不内容(例如’軟體指令，等)，其被執行時 實細•本文所述控制邏輯202之特點。 記憶㈣緩表示多種中之任—記憶體裝置及/或系統 ”依據-關實施，⑽中請專利範圍並不受此限， 疏體204可良好地包括依電性和非依電性記憶體元件可 能地有隨機存取記憶體(RAM)及/或唯讀記憶體(應）。記 憶體2〇4可用來儲存-表，以表示儲存告示寫入緩衝請 中之資料’舉例來說。 控制器介面206提供-路徑，緩衝器代理㈣6可經由 此與記憶體控制器104通訊。緩衝器代理器咖利用此介面 來接收將被寫至記髓之資料，及絲沿著寫人介面ιΐ2傳 送資料與命令到系統記憶體108。 如刚所述，緩衝器引擎208可選擇性地為控制邏輯2〇2 用來傳送資料到-告示寫人緩衝器，以在告示寫入緩衝器 中保持-資料表，或用來從告示寫人緩衝器收回資料到一 記憶體位址。依據第2圖所例說範例實施，緩衝器引擎2〇8 描繪包含一或更多資料服務210、表服務212、及收回服務 214。儘管所繪為許多不同時元件，熟於此技術領域者可組 合緩衝器引擎208之一或更多元件210-214而不背離本發明 之範疇與精神。 資料服務210，如前所述，可提供緩衝器代理器1〇6傳 送資料至一告示寫入緩衝器之能力。在一範例實施例中， 資料服務210可傳送資料最終會被收回的位址、以及暫時將 存在告示寫入緩衝器11〇之資料。另一實施例中，傳送到告 1344083 示寫入緩衝器丨1 〇之一資料訊框可包括一位元向量來指出 用來儲存資料的緩衝器項目。另可選擇地，假如有—共享 演繹法，藉其表服務212與告示寫入緩衝器11〇預先知悉將 用以儲存資料之緩衝器項目，位元向量可被省去。資料气 5框會包括一位元組的資料或一連串位元組以符合告示寫入 緩衝器110之項目大小或用於系統記憶體108之寫入協定。 如前所述，表服務212可提供緩衝器代理器1〇6在告示 寫入緩衝器中保存一資料表之能力。在一範例實施例中， 表服務212可保存記憶體204中之一表，其含有與告示寫入 10緩衝器U0相同之資料。另一實施例中，記憶體204中保存 之表可含有儲存在告示寫入緩衝器11〇中之一資料子集戍 可含有與資料相聯而在告示寫入緩衝器11 〇中被編列索引 之記憶體位址。表服務212可與告示寫入緩衝器共用—演繹 法來判定哪一緩衝器項目中會儲蓄一特定資料子集。在一 15實施例中，表服務212與告示寫入緩衝器no兩者均知告示 寫入緩衝器110之大小、哪一緩衝器項目在重設後儲存第、 以及用來選擇後繼緩衝器項目之方法。用來選擇後繼緩衝 器項目之一範例方法會用來利用未被使用的第—組項目。 收回服務214 ,如前所述，可提供緩衝器代理器丨〇6將 20資料從告示寫入緩衝器收回到一記憶體位址之能力。在一 實施例中，收回服務214可與對應於告示寫入緩衝器11〇中 之將被收回之資料項目的一位元向量一起傳送一行存取選 通(CAS)命令至系統記憶體1〇8之一記憶體位址。另一實施 例中，收回服務214可只傳送對應於告示寫入緩衝器n〇中 12 將被收回之貪料項目的位元向量，其處告示寫入緩衝器"ο 含有資料將被收回的記憶體位址。 ，第3圖係依據本發明之—範例實施例，用於告示寫入緩 衝之一k例方法流程圖。熟於此技術領域者可輕易地瞭解 5到儘Β下列操作可能描述以一連串之步驟，許多操作事實 上可並行或同步地進行。此外，操作順序可經重新排置而 亦不背離本發明實施例之精神。 依據一實施範例，方法300始於資料服務21〇被啟用來 傳送(302)δ己憶體寫入資料到告示寫入緩衝器丨丨〇。在一範例 10實施例中，資料可接收自網路控制器118。另一實施例中， 資料可由處理器1〇2提供。 接著，緩衝器代理器106可啟用表服務2丨2來建立(3〇4) 一表項目。在一範例實施例中，表服務212追蹤傳送到告示 寫入緩衝器110之資料以及將被寫入資料之位址。 15 其次’控制邏輯202可決定(306)告示寫入緩衝器中之資 料疋否可被收回。在一實施例中，來自一特定記憶體排組 之一續取異動會防止至該記憶體排組之寫入同步地發生。 根據將被寫入資料之位址，控制邏輯202可判定資料是否可 被收回。 20 若資料不能被收回’控制邏輯202可選擇性地啟用分別 傳送服務210或收回服務214來傳送(308)或收回其他資料。 在一範例實施例中，如果沒有其他之可被收回資料，傳送 服務210選擇性地被啟用來傳送將暫時儲存於告示寫入緩 衝器110中之其他資料。另—實施例中，如果沒有未被使用 13 之緩衝器項目，收回服務214選擇性地被啟用來收回其他儲 存在告示寫入緩衝器110之資料。 右資料可被收回，控制邏輯2〇2可選擇性地啟用收回服務 214與表服務212以分別收回（31〇)資料及更新表項目。在一 實靶例中’收回服務214包括對應於告示寫入緩衝器11〇中 將被收回之資料之一位元向量，其是為準備合適的記憶體 裝置來儲存資料之CAS訊枢的一部份。表服務212可清除與 Μ料相關聯而未再使用之項目使其可再被使用。 第4圖例示包含内容之一範例儲存媒體一之方塊圖，當 其中内容為一裝置所存取時，造成裝置執行一或更多本發 明之實施例’譬如緩衝器代理器1〇6及/或相關聯方法3〇〇。 針對這一點，儲存媒體4〇〇包括内容4〇2(例如，指令 '資料、 或任何其等之組合在被執行時會造成設備實施緩衝器代 理器106之一或更多層面，如前所述。 機器可讀取式（儲存）媒體400可包括，但不限於，軟碟 片、光碟、CD-ROM '及磁性光碟、R0M、RAM、EPR〇M、 EEPROM、磁性或光學卡、快閃記憶體、或其他類型適合 儲存電子指令之媒體/機器可讀取式媒體。又，本發明亦可 下載為一電腦程式產品，其中程式可藉由具現以一載波或 其他傳播媒體之資料信號經由一通訊鏈路（例如，一數據 機、無線電、或網路連接)從一遠端電腦轉移到一請求的電 腦。 本文所述方法係以其最基本之型式，但許多操作可從 任一方法中增加或刪除，而資訊可從任何所述訊息中增加 1344083 或減去而亦不背離本發明之基本範疇。任何數量之發明概 念的變化屬於本發明之範疇與精神。就這一點而言，特定 例說之範例實施例並被用以限定本發明，僅只用以例說。 故而本發明之範疇並非以前述特定範例而是由下述申請專 5 利範圍之界定用語來界定。 C圖式簡單說明3 第1圖係適於實施一緩衝器代理器之一範例電子設備 之方塊圖，依據本發明之一範例實施例； 第2圖係一範例緩衝器代理器架構之方塊圖，依據本發 10 明之一範例實施例； 第3圖係用於告示寫入緩衝之一範例方法流程圖，依據 本發明之一範例實施例；以及 第4圖係包含内容之一範例儲存媒體之方塊圖，在該内 容被一裝置存取時會造成裝置實施一或更多一或更多本發 15 明實施例之層面。 【主要元件符號說明】 100電子設備 114讀取介面 102處理器 116輸入/輸出控制器 104記憶體控制器 118網路控制器 106緩衝器代理器 120輸入7輸出裝置 108糸統記憶體 202控制邏輯 110告示寫入緩衝器 204記憶體 112寫入介面 206控制器介面 15 1344083 208緩衝器引擎 210資料服務 212表服務 300方法 400儲存媒體 402内容 214收回服務

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Claims (1)

1. 丄 *344083

   10 15

   20 月4曰修正/更正 第95123609號申請案申請專利範圍修正本 98.09.18. 十、申請專利範圍： L —種記憶體控制器，其包含： —處理器介面； 單向記憶體寫入和讀取介面；以及 與該處理器及單向記憶體寫入和讀取介面耗接之 控制邏輯組件，該控制邏輯組件係用以將資料傳送出該 記憶體寫入介面來暫時儲存在一緩衝器中，並用以將一 獨立指示傳送出該記憶體寫入介面來將該資料寫入到 一記憶體位址。 2.如申請專利範圍第1項之記憶體控制器，其更包含用以 維持一個表來根據與一記憶體裝置共享之一演繹法則 追縱送出該記憶體寫入介面之資料的控制邏輯組件。 3，如申請專利範圍第1項之記憶體控制器，其更包含用來 藉由收回資料到不與讀取活動相衝突之記憶體而實質 地力σ速經由該記憶體讀取介面進行的記憶體讀取動作 之控制邏輯組件。 4. 如申請專利範圍第1項之記憶體控制器，其更包含用來 將包括有將被收回到該記憶體位址之該資料之一緩衝 器索引的行存取選通(CAS)命令傳送出該記憶體寫入介 面之控制邏輯組件。 5. —種記憶體系統，其包含： 一記憶體裝置； 單向寫入和讀取介面； 一緩衝器；以及 17 1344083 與該記憶體裝置、單向寫入和讀取介面、及緩衝器 耦接之控制邏輯組件，該控制邏輯組件係用來暫時儲存 所接收資料於該緩衝器中，且用來響應於沿著該單向寫 入介面所接收之一獨立指示將該資料寫入到該記憶體 5 裝置。 6. 如申請專利範圍第5項之記憶體系統，其更包含用來根 據與一記憶體控制器共享之一演繹法則判定用以暫時 儲存該資料的一緩衝器索引之控制邏輯組件。 7. 如申請專利範圍第5項之記憶體系統，其更包含用來與 10 資料獲接收之順序不同地從該緩衝器收回該資料到該 記憶體裝置之控制邏輯組件。 18