TWI310946B - Word line control device - Google Patents
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Description
1310946 九、發明說明: . 【發明所屬之技術領域】 本發明係有關於一種記憶系統之控制電路,特別是 -4 有關於一種適用於可提供提升電壓至字元線以及可降低 待命狀態時之漏電流的半導體記憶裝置字元線控制電 路。 【先前技術】 φ 第1A圖與第1B圖係分別顯示傳統VSSB耦合裝置 10以及傳統字元線驅動器20。VSSB耦合裝置10以及字 元線驅動器20可用於傳統字元線驅動系統(未圖示)。驅 動系統中通常具有複數個VSSB耦合裝置10以及複數個字 元線驅動器20。設置VSSB耦合裝置10以及字元線驅動 器20,使得每一個VSSB耦合裝置皆可供應電壓VSSB至 選取的字元線驅動器20群組。 第1A圖所示之VSSB輕合裝置10包括P通道電晶體 • 101、102與103, N通道電晶體104以及反向器111、II2、 113與114。VSSB耦合裝置10可將負提升電壓(boost voltage) VBB (例如-0.35伏特)或是接地電壓Vss (例如0 伏特)耦接至對應的字元線驅動器20群組。
第1B圖所示之字元線驅動器20包括P通道電晶體 201與202,N通道電晶體203、204與205。N通道電晶 體204與205之源極係分別耦接至接地電壓Vss,且N 通道電晶體203之源極係耦接至VSSB輸入端子207。P 0503-A31620TWF/maggielin 4 通遘電晶體201與N通道電晶體203係形成字元線驅動 || 的最後一級。最後一級係透過啟動(activate)字元線 以及停止(deactivate)字元線WL來控制對耦接至字元 線WL之記憶單元(例如DRAM,SRAM等)的存取操作。 爲了停止字元線WL,P通道電晶體201會被導通,因此 將孚元線WL拉高至用以施加於VPP輸入端子206之正提 井亭元線電壓(boosted positive word line voltage) VPP(例 妒1·5伏特)。為了啟動字元線WL,N通道電晶體203 會被導通,因此將字元線WL拉低至用以施加於VSSB輸 入端子207之負提升電壓(boosted positive word line v〇ltage) VBB。 當由字元線驅動器20群組所控制之複數個字元線 之一者被挑選來執行存取操作時,字元線驅動器20 群組中未被選取的字元線驅動器2〇之n通道電晶體203 之閘極係被施加vss之偏壓,且其源極係耦接至vbb。因 此,在所有未被選取之字元線驅動器2〇中,由橫跨於N 通道電晶體203之閘極與源極之間的正電壓Vgs(相當於 Vss-vbb)所引起顯著的次臨界電流將會形成從Vpp流至 Vbb的電流路徑。因此會造成由未被選取之字元線驅動器 20所控制之未被選取的字元線WL之vpp產生壓降,並 立造成被選取的字元線之VBB的電壓變淺。 第ic圖(僅顯示一個字元線驅動器2〇的最後一級) 係顯示在待命狀態(standby state)中,當字元線群組中沒 有任何字元線被選取時,字元線驅動器2〇之p通道電晶 0503-A31620TWF/maggielin 5 1310946 體201會被導通且字元線驅動器20之N通道電晶體203 . 係為不導通。被導通的P通道電晶體201係與未被選取 之複數個字元線WL耦接,以接收正提升電壓VPP,且對 應的VsSB耦合裝置10係被切換以耦接或輸出位於VSSB 輸出端子之接地電壓Vss至字元線驅動器20。因此,節 點N1係透過P通道電晶體102將電壓維持在VBB,且輸 出端子109係透過N通道電晶體104耦接至Vss,因此 產生橫跨P通道電晶體101之閘極-源極的非零電壓 鲁 Vgs ’而導致產生從Vss流至Vbb的漏電流。 再者,在待命狀態中,存在橫跨於每個字元線驅動 器20之最後一級的N通道電晶體203之源極-汲極之間 的大電壓Vds(相當於Vpp-Vss)。橫跨的電壓會造成明顯 的次臨界通道漏電流,當拉升VPP的驅動能力不佳時, 可能會拉低Vpp的電壓位準。再者,當字元線驅動器20 群組(例如32個字元線驅動器)中多數的字元線驅動器20 為待命狀態時,將會造成電力過度消耗。在高溫操作期 籲 間,這樣的狀況會更加嚴重。 此外,當複數個字元線WL之一者被選取來執行存 取操作時,係將偏壓Vss施加於對應VSSB耦合裝置10之 N通道電晶體104的閘極。因此,由橫跨於閘極-源極之 正電壓VGS所引起顯著的次臨界電流,其中VGS係為橫 跨於第1A圖之節點N2與VSSB之間的偏壓,根據定義源 極節點係為多數載子發射(majority carrier emit)處。因此 使得被挑選之字元線WL產生VBB之壓降,而被挑選出 0503-A31620TWF/maggielin 6(S) 1310946 之字元線的狀態係為Vr<5 == ν Λ/ 、λ η 啟動宏ά 、 ss-Vbb>0。因此,被挑選(已 H▲無法達到期望的㈣位準VBB。由於 BB為負電難準’因此弱傳導(we物_du⑽)N通道 將會透㈣通道電晶體,使Vbb_立準 更淺(Sha】】0Wer)或更接近接地電壓Vss。 因此’ f要i字域控㈣路 :=:維持提升,並且顯著的降低= 【發明内容】 、有鑑於此’本發明提供-種字元線控制裝置,包括 用以停止或啟動字元線之字元線驅動器,以控制對 :::存取操作。字元線驅動器包括用以於第一電晶; ^通時啟動字元線之第-電晶體;以及用以導通= 日日體之第一電晶體。第一雷曰辦 共同電壓輸入端子。“體與第-電晶體編至 再者’本發明提供—種字元線控制裳置,包括 輕合褒置。電_合裝置包括用以供應接地電
Si壓=負提升電壓之第二電源線,用以輸出 接也電[以及負提升電壓之—者之電錢出端子, 耦接於電屬輸出端子與負提升供應電壓線之間之第 晶體,第四電晶體且古μ π ^ ^ ^ 之接地雪厭敗士 電壓供應線所供應 路由至㈣輸出端子時,接地電壓係施加至 弟四電晶體之閉極,使得第四電晶體為不導通。 0503-Α31620TWF/maggielin (δ 1310946 【實施方式】 % 為使本發明之上述目的、特徵和優點能更明顯易 懂,下文特舉一較佳實施例,並配合所附圖式,作詳細 說明如下: 實施例: 第2A圖係顯示根據本發明第一實施例所述之VSSB 耦合裝置300.1的示意圖。VSSB耦合裝置300.1包括列位 φ 址解碼器310,P通道電晶體301、302與303,N通道電 晶體304,以及反向器311、312、313與314。反向器 311-314係以串聯的形式耦接在一起,反向器311係用以 接收來自列位址解碼器310之信號RXj,反向器314係 用以提供延遲的信號RXj至節點N2。P通道電晶體301 係耦接於VBB電源線305與VSSB輸出端子306之間。P 通道電晶體301之閘極係耦接至節點N1。P通道電晶體 302係耦接於節點N1與Vss電源線307之間。P通道電 • 晶體302之閘極係耦接至VBB電源線308。P通道電晶體 303之連接方式可以作為一電容,具有耦接至節點N2的 源極與没極,以及耦接至節點N1的閘極。N通道電晶體 304係耦接於Vss電源線309與VSSB輸出端子306之間。
Vssb輕合裝置300.1係將Vss電源線309或Vbb電源 線305耦接至VSSB輸出端子306,以分別輸出相當於Vss 或VBB的VSSB電壓位準,根據本發明一實施例,VBB可 以為-0.35伏特且Vss可以為0伏特。 0503-A31620TWF/maggielin 8 1310946 第4A圖係顯示根據本發明第一實施例所述之字元 . 線驅動器420.1的示意圖。字元線驅動器420.1包括P通 道電晶體401與402以及N通道電晶體403、404與405。 P通道電晶體401與N通道電晶體403係耦接於VPP輸入 端子406與VSSB輸入端子407之間。P通道電晶體401 與N通道電晶體403之閘極係共同耦接至由P通道電晶 體402所形成的通閘。當P通道電晶體401與N通道電 晶體403為導通時,P通道電晶體402允許P通道電晶體 • 401與N通道電晶體403之閘極接收由列位址解碼器410 所提供的信號RX^P通道電晶體402之閘極係耦接用以 接收來自列位址解碼器410之信號RXj。N通道電晶體 405係耦接於VSSB輸入端子407與P通道電晶體401、N 通道電晶體403的閘極之間。N通道電晶體405之閘極 係耦接用以接收信號RXj。N通道電晶體404亦耦接於 VSSB輸入端子407與P通道電晶體401、N通道電晶體 403的閘極之間。N通道電晶體404之閘極係耦接至字元 • 線WL。P通道電晶體401與N通道電晶體403係形成驅 動電路420.1之最後一級。最後一級係透過停止字元線 WL或啟動字元線WL來控制對耦接至字元線WL的記憶 單元(例如DRAM、SRAM等)之存取。 第2A圖所示之VSSB耦合裝置300.1以及第4A圖所 示之字元線驅動器420.1可用於第3A圖所示之字元線驅 動系統400.1。字元線驅動系統400.1可包括複數個VSSB 耦合裝置300.1、複數個字元線驅動器420.1、VPP電壓產 0503-A31620TWF/maggielin 9 B10946 生器440,以及VBB電壓產生器450。每一個VSSB耦合裝 , 置300.1係分別耦接至對應的字元線驅動器420.1群組 (例如根據本實施例所述之32個字元線驅動器)。當VSSB 耦合裝置300.1所對應的字元線驅動器420.1群組中至少 一個字元線被導通時,係將VBB電壓產生器450耦接至 字元線驅動器420.1對應之群組。當群組中沒有任何字元 線被導通時,對應之VSSB耦合裝置300.1係將Vss電壓 耦接至字元線驅動器420.1之群組。 • 第2A圖中所示之VSSB耦合裝置300.1的操作係與第 5圖有關連,第5圖係顯示在第3A圖所示之字元線驅動 系統400.1的操作期間所產生各種信號的波形圖。在待命 狀態中,當字元線群組中沒有任何字元線被存取時,對 應群組中之VSSB耦合裝置300.1係透過將N通道電晶體 304導通,並且使P通道電晶體301為不導通而將Vss 電源線309切換為耦接至VSSB輸出端子306以輸出電壓 Vss。當列位址解碼器310輸出高電壓時產生信號RXj, 鲁 並傳送經過反向器311-314,以於節點N2處提供高電 壓,使得N通道電晶體304被導通,並且將Vss電源線 309耦接至VSSB輸出端子306。於節點N2處的高電壓係 將搞合電容(capacitor-coupled)P通道電晶體303之源極 與汲極拉至高電壓位準狀態。由於P通道電晶體302係 耦接至Vss電源線307,因此P通道電晶體302將節點 N1的電壓限制在約為Vss的電壓位準,因此使P通道電 晶體301為不導通並開始充電,耦合電容P通道電晶體 0503-A31620TWF/maggieIin 10 1310946 303將節點N2的電壓限制在約為供應電壓VDD (VDD可以 „ 為小於VPP的正電壓,例如在0.13微米製程中為1.2伏 特,在0.15微米製程中為1.5伏特等)。由於節點N1與 VSSB輸出端子306的電壓位準皆為Vss,為待命狀態,橫 跨於P通道電晶體3 01之問極-源極電壓V g s係為〇伏 特,例如Vss_Vss。因此,從V§s流至Vbb的漏電流大體 會被忽略,使得VSSB輸出端子306的電壓位準維持在 Vss。 • 當其中一條字元線WL被挑選以執行存取操作時, 透過使N通道電晶體304為不導通並且導通P通道電晶 體301,以將VBB電源線305耦接至VSSB輸出端子306。 更特別的是,列位址解碼器310係輸出低電壓位準狀態 之信號RXj,並傳送經過反向器311-314。當低電壓位準 狀態之信號RXj傳送至節點N2時,N通道電晶體304 係為不導通5因此將V^s電源線309從Vssb輸出端子306 關閉。節點N2處之低電壓位準狀態之信號RXj會導致耦 • 合電容P通道電晶體303將節點N1的電壓位準拉低至電 壓-VDD(例如-1·2伏特),以導通P通道電晶體301,並且 將Vbb電源線305柄接至Vs sb輸出端子306。 第4A圖所示之字元線驅動器420.1的操作係與第5 圖之波形圖有關聯。當耦接至字元線WL之記憶單元(例 如DRAM、SRAM等)被挑選以執行存取操作時,對應字 元線驅動器420.1之列位址解碼器410首先輪出高電壓位 準信號RXi,且接著輸出低電壓位準信號RXj。低電壓位 0503-A31620TWF/maggielin 11 1310946 準狀悲之信號RXj係將對應於字元線驅動器42〇.1之p 通道電晶體402導通,並使N通道電晶體4〇5為不導通, 因此提供高電壓位準信f虎RXi至$元線驅動器之卜 電晶體401與N通道電晶體403的閘極。第8 ^ 示在這些狀態下’P通道電晶體彻為不導通且 電晶體403為導通,因此透過對應之Vssb柄合電路^ 將字源線WL·拉低至字元線驅動器42〇1之. 子4 0 7之供應㈣Vb B,以將輸出電塵切換為=二端 N通道電晶體404之閘極係輕接至電壓位準為= (Vbb)之字元線,使得N通道電晶體4〇4為不導通。寺 未被挑選之字元線驅動器42(U 通道電晶體 於 導通)、404(導通)與405(導通)之源極係耦接至v (不 端子407,且VSSB輸入端子4〇7的電壓位準係為^认 因此偏壓VBB係施加至對應於未被挑選之線 :中之字元線驅動器狐^通道電晶體彻 與源極。 〜间極 在待命狀態中,例如字元線群組中沒有 WL被存取,且對庫夕v A u子凡線 敬仔取且對應之Vssb輕合電路3〇〇1之輸 為施加於料線_器42(U群組之刀換 之電壓vss’群組之列位址解碼器41〇係輸出 4: 明’因此將其N通道電晶體彻導通並且使 ^ 晶體402為不導通,使得N通道電晶體4〇4 通之N通道電晶體4〇5係將p通道電晶體4〇1與 ^ 電晶體403之閘_接至電壓位準為〜的輪= 12 0503-A31620TWF/maggielin
1310946 子407。第8B圖係顯示在這些狀態下,P通道電晶體401 . 會被導通,因此將字元線WL拉高至VPP輸入端子406 之電壓位準Vpp,並且使N通道電晶體403為不導通。 在待命狀態下,施加於字元線驅動器420.1之N通道電 晶體403、404與405之源極的電壓Vss係忽略橫跨於最 後一級N通道電晶體403之閘極-源極偏壓 Vgs(Vss-Vss)。如此一來,會依序降低從N通道電晶體 403之次臨界通道所發射出的漏電流之電流量(several Φ orders of magnitude),尤其是在高溫的狀態下,當VpP電 壓產生器效能不佳時,會造成電壓位準Vpp的下降。因 此,透過將N通道電晶體403抑制在不導通的狀態可降 低功率的消耗。 第8C圖係顯示當字元線驅動器420.1之最後一級所 對應之字元線驅動器420.1被挑選為進入啟動狀態時,字 元線驅動器420.1之最後一級係為待命狀態。在這樣的狀 態下,對應之VSSB耦合電路300.1之輸出係被切換為在 • 待命狀態中施加於字元線驅動器420.1之VSSB輸入端子 407的電壓VBB。在待命狀態中,字元線驅動器420.1之 P通道電晶體401會被導通,因此將字元線WL拉高至 VPP輸入端子406的電壓VPP,並且使N通道電晶體403 為不導通。
第2B圖係顯示根據本發明第二實施例所述之VSSB 耦合裝置300.2的示意圖,其中類似的元件係採相同的標 號表示。VSSB耦合裝置300.2包括列位址解碼器310,P 0503-A31620TWF/maggielin 13 1310946 通道電晶體301、302、303與315,N通道電晶體316, 以及反向器311、312、313與314。反向器311_314係以 串聯的方式耦接在一起,反向器311係用以接收來自列 位址解碼器310之信號RXj,反向器313係 遲信號明至至節點N2,且反向器314係 k號RXj至節點N2。P通道電晶體3〇1係耦接於負提升 電壓VBB電源線3〗7與N通道電晶體316之間^ p通道 電晶體301之閘極係耦接至節點N1。P通道電晶體 係耦接於節點N1與Vbb電源線317之間。p通^ 3〇3之連接方式可以作為一電容,p通道電晶體3〇3 = 極與及極通常耦接至節點N2,且p通道電晶體3〇3之閉 極係輕接至節點N1。p通道電晶體315係輕接於 電源線如第3B圖所示,其可耦接至 2壓產生器4川與VSSB輸出端子鳩之間。Nit道電晶 體316係搞接於Vbl電源線317與p通道電晶體_ 通道電晶體315之閘極^通道電晶體3 接至節點Ν3。 〒'禍
Vssb耦合裝置300.2係將vBL電源線318 電源線317為Λ/ , \疋VBB >v SSB輪出端子遍,以分別輸出相當 ^ ^或疋VBB的VssB電遂位準 且小於正提升電〜在此實施例中接, 可以為_〇.35伏特、〜可心 符且Vss可以為〇伏特。 透過導通p通道電晶體315以及使N通道電晶體316 °5〇3-A31620TWF/maggieIin 14 1310946 為不導通’可將m線318㈣至Ά 309。特別的是,列位址解碼器31〇輸出高電壓位準= RXj ’並傳送經過反向器311·313,以提供高電壓至= Ν3,以將Ρ通道電晶體315導通,並且使ν通道電曰 316為不導通。信號RXj接著傳送經過反向器314,=提 供高電壓至節點N2,並且將耦合電容p通道電晶體π] 之源極與汲極拉高至高電壓位準狀態。p通道電晶體 係以MOS二極體的方式連接,其閘極與汲極係連接至 VBB電源線317。因此,P通道電晶體3〇2將節點Νι的 電壓位準限制於約為Vss ’因此使p通道電晶體1為不 導通,並且開始充電,並且在一段較長的時間裡,將耦 合電容P通道電晶體303的電壓位準限制於約為Vss或 vBB。因此,在這些狀態下,Vbl電源線318係耦接至v 輸出端子306 ’以使VSSB電壓位準輸出vBL的電壓。 透過使P通道電晶體315為不導通以及導通n通道 電晶體316,可將VBB電源線317耦接至VSSB輸出端子 306。特別的是’列位址解碼器31 〇係輸出低電壓位準狀 態的信號RXj,並傳送經過反向器311_313。在信號RXj 傳送至節點N3前’P通道電晶體315為導通,VSSB輸出 、子係輕接至VBL電源線318,節點N2係為高電壓位準 狀態,且節點N1係耦接至約為Vss的電壓,因此使得p 通道電晶體301為不導通。當低電壓位準狀態信號RXj 傳送至節點N3時,P通道電晶體315為不導通,因此將 Vbl電源線318從VSSB輸出端子306去耦合 0503-A31620TWF/maggielin 15 1310946 (de-coupling),以使N通道電晶體316導通。接著,當低 . 電壓位準狀態信號RXj大體傳送至節點N2時,耦合電容 P通道電晶體303係將節點N1的電壓位準拉低至電壓 VDD,導通P通道電晶體301,並且將VBB電源線317 耦接至Vssb輸出端子306。 根據本發明第二實施例所述之VSSB耦合裝置300.2 可用於第3B圖所示之字元線驅動系統400.2,其中類似 的元件係採相同的標號表示。。特別是當耦接至字元線 • WL之記憶單元(例如DRAM、SRAM等)被挑選用以執行 存取操作時,對應於字元線驅動器20之列位址解碼器410 首先輸出高電壓位準信號RXi,接著輸出低電壓位準信 號RXj。位於低電壓位準狀態的信號RXj係將對應於字 元線驅動器20之P通道電晶體402導通,且使N通道電 晶體405為不導通,因此提供高電壓位準信號RXi至對 應之P通道電晶體401與N通道電晶體403之閘極。在 第8A圖所示的這些狀態下,N通道電晶體403為導通, ® 因此透過對應的VSSB耦合電路300.2將字源線WL的電 壓位準拉低至挑選出之字元線驅動器2 0之V s s b輸入端子 407的電壓Vbb ’使其輸出電塵切換為Vbb。由於對應之 N通道電晶體404的閘極電壓係為來自字元線WL的電 壓位準VBB,使得N通道電晶體404為不導通。 在待命狀態中,例如當字元線群組中沒有任何字元 線被存取時,字元線驅動器20群組之列位址解碼器410 係輸出高電壓位準信號RXj,因此可導通N通道電晶體 0503-A31620TWF/maggielin 16 1310946 405,並使P通道電晶體402為不導通。導通的N通道電 . 晶體405係將P通道電晶體401與N通道電晶體403之 閘極耦接至Vss。在第8D圖所示的這些狀態下,P通道 電晶體401為導通,因此將字源線WL的電壓位準拉高 至VPP輸入端子406的電壓位準VPP,而N通道電晶體 403為不導通。N通道電晶體404係透過字元線WL的電 壓位準VPP而導通。同時,對應之VSSB耦合裝置300.2 的輸出係切換為施加於VSSB輸入端子407的電壓VBL。 • 在待命狀態時,施加至字元線驅動器20之VBBS輸入端 子407的電壓VBL會使橫跨於最後一級之N通道電晶體 403的沒極-源極偏壓VDS(Vpp-VBL)降低。如此一來,會 降低從N通道電晶體403之次臨界通道所發生漏電流的 電流量(several order of magnitude),特別是在高溫的狀態 下,當VPP電壓產生器效能變差時,會導致VPP下降。因 此,透過抑制N通道電晶體403之次臨界漏電流,使N 通道電晶體403為不導通狀態,可以減少功率消耗。 鲁 為了降低字元線驅動器420.2之N通道電晶體403 的次臨界漏電流’使N通道電晶體403為不導通,Vssb 耦合裝置300.2亦可避免先前技術所提到由橫跨於閘極-源極之間的正電壓VGS所引起明顯的次臨界電流,橫跨 於閘極-源極之間的正電壓VGS可能會使挑選出之字元線 WL的電壓為準VBB產生壓降。 第2C圖係顯示根據本發明第三實施例所述之VSSB 耦合裝置300.3的示意圖,其中類似的元件係採相同的標 0503-A31620TWF/maggielin 17 1310946 號表示。VSSB耦合裝置300.3包括列位址解碼器310,P . 通道電晶體301、302與303,N通道電晶體320與304, 以及反向器311、312、313與314。反向器311-314係以 串聯的方式耦接在一起,反向器311係用以接收來自列 位址解碼器310之信號RXj,並且提供第一延遲信號RXj 至節點N3,而反向器係提供第二延遲信號RXj至節點 N2。N通道電晶體320與304係耦接於VSSB輸出端子 321(VSSB1)與Vss電源線309之間。N通道電晶體320之 ⑩ 閘極係耦接至節點N3,N通道電晶體304之閘極係耦接 至節點N2。當負電壓使得電晶體320為不導通時,可選 擇性的將位準偏移器(level shifter) 322耦接於節點N3與 N通道電晶體320的閘極之間。P通道電晶體301係耦接 於Vbb電源線305與Vssb輸出端子306(Vssb2)之間。Vssb 輸出端子306亦耦接於N通道電晶體304與N通道電晶 體320之間。P通道電晶體301之閘極係耦接至節點N1。 P通道電晶體302係耦接於節點N1與Vss電源線307之 • 間。P通道電晶體302之閘極係耦接至VBB電源線308。 P通道電晶體303係作為輕接電容(coupled as a capacitor),其源極與没極通常柄接至節點N2,且其閘極 通常耦接至節點N1。 第4B圖係顯示根據本發明第二實施例所述之字元 線驅動器420.2的示意圖,其中類似的元件係採相同的標 號表示。字元線驅動器420.2包括P通道電晶體401與 402,N通道電晶體403、404與405。P通道電晶體401 0503-A31620TWF/maggielin 18 1310946 與N通道電晶體403係粞接於VPP輸入端子406與VSSB . 輸入端子412(VSSB1)之間。P通道電晶體401與N通道電 晶體403之閘極通常共同耦接至由P通道電晶體402所 形成的通閘。當導通時,P通道電晶體402允許P通道電 晶體401與N通道電晶體403之閘極接收來自列位址解 碼器410的信號RXi°P通道電晶體402之閘極係耦用以 接收來自列位址解碼器410之信號RXj。N通道電晶體 404與405係柄接於Vssb輸入端子411 (Vs SB2)以及P通道 鲁 電晶體401與N通道電晶體403的閘極之間。N通道電 晶體405之閘極係耦接用以接收信號RXj。N通道電晶體 404之閘極係耦接至字元線WL。 第3C圖係顯示根據本發明第三實施例所述之字元 線驅動系統400.3之字元線驅動器420.2與VSSB耦合裝 置300.3。在待命狀態中,如第7A圖所示,當N通道電 晶體320透過施加Vss或負電壓(例如VBB)至N通道電晶 體320之閘極而變為不導通時,來自字元線驅動器420.2 • 之每一群組中所有不導通的漏電流係受到設置於VBBS1 路徑上之N通道電晶體320的限制。由於每一個VSSB耦 合裝置300.3皆同時供應許多字元線驅動器420.2 (例如 在第3C圖之實施例中為32個),在待命狀態中這些驅動 器420.2的總漏電流係僅取決於N通道電晶體320之尺 寸與閘極偏壓。 第6圖係顯示在第3C圖所示之字元線驅動系統 400.3的操作期間所產生許多信號的波形圖。在待命狀態 0503-A31620TWF/maggielin 19 1310946 期間(啟動字元線WL之前),信號RXi係為低電壓位準, . 且RXj係為高電壓位準。在第2C圖、第4B圖與第7A 圖所顯示之狀態下,反向器311將節點N3的電壓位準轉 變為VSS,使得N通道電晶體320為不導通,而反向器 311-314將節點N2的電壓轉變為VDD,而導通N通道電 晶體304。此時,透過P通道電晶體302使節點N1的電 壓位準被拉至Vss,使得P通道電晶體301為不導通,因 此 VSSB2 輸出端子306的電壓位準係維持在Vss。然而,
• 在待命狀態期間N通道電晶體320為不導通且N通道電 晶體304亦為不導通,因此VSSB1節點321或節點412(第 4b圖)的電壓係為電性浮接’例如介於Vss與Vpp之間, 以將通過N通道電晶體403與320的漏電流最小化。VSSB2 輸出端子306係維持在Vss,如同其經過導通的N通道 電晶體304耦接至Vss電源線309 —樣。因此,對應的 字元線驅動器420.2之V SSB1 輸入端子412與V SSB2輸入 端子411的電壓位準分別為大於Vss與Vss。由於在待命 • 狀態中字元線驅動器420.2之最後一級的P通道電晶體 401為導通且N通道電晶體為不導通,因此字元線WL 的電壓位準係為VPP 〇 在待命狀態中,將大於Vss的電壓施加於字元線驅 動器420.2 乂“^輸入端子412,使得橫跨於最後一級N 通道電晶體403之汲極源極的偏壓VDS降低,並依次降 低從字元線驅動器420.2之N通道電晶體403所射出之 次臨界通道漏電流,特別是在高溫的狀態下,當VPP電 0503-A31620TWF/maggielin 20 1310946 壓產生器440的效能不佳時,會造成VPP的電壓位準降 . 低。因此,可降低待命狀態中的功率消耗。
參照第6圖,當期望挑選一條字元線WL,並將挑選 出之字元線WL啟動時,信號RXi會被驅動為高電壓位 準,接著信號RXj會被驅動為低電壓位準,以將被挑選 之字元線WL啟動。在第2C圖、第4B圖與第7B圖所 示之狀態下,被挑選出之字元線WL所對應的字元線驅 動器420.2之N通道電晶體403會被導通(而P通道電晶 體401為不導通),因此將字元線WL輛接至Vs sb輸入端 子410。在N通道電晶體403被導通後,低電壓位準信 號RXj係傳送經過反向器311而將節點N3拉高至VDD, 因此會將N通道電晶體320導通。低電壓位準信號RXj 係傳送經過反向器311-314,以將節點N2拉低至Vss, 因此使N通道電晶體304為不導通,並將Vss電源線309 從VSSB輸出端子321與306去耦合。位於節點N2處的 低電壓位準使得耦合電容P通道電晶體3〇3將節點N1拉 • 低至-VDD,接著會將P通道電晶體301導通,因此透過 導通N通道電晶體320將VBB電源線305耦接至VSSB2 輸出端子306 »並且將Vbb電源線305輛接至Vssbi輸出 端子321。因此,乂“⑴輸出端子321的電壓位準係從高 於Vss被拉低至Vbb ’且VsSB2 輸出端子306的電壓位準 係從Vss被拉低至VBB。VSSB輸出節點321與306的電壓 VBB係分別施加至對應於字元線驅動器420.2的VSSB輸入 端子410與411。適當的切換對應於被挑選之字元線WL 0503-A31620TWF/maggielin 21 1310946 的字元線驅動器420.2的電晶體402、404與405,會使 - 字元線驅動器420.2的最後一級P通道電晶體401為不導 通,並且將字元線驅動器420.2的N通道電晶體403導 通,以將被挑選之字元線WL的電壓位準拉低至VBB。 本發明雖以較佳實施例揭露如上,然其並非用以限 定本發明的範圍,任何熟習此項技藝者,在不脫離本發 明之精神和範圍内,當可做些許的更動與潤飾,因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 • 準。 0503-Α31620TWF/maggielin 22 1310946 【圖式簡單說明】 第1A圖係顯示傳統Vssb耦合裝置的 。 第1B圖係顯示傳統字元線驅動器的示意 第ic圖係顯示在待命狀態中,第m ^ Θ一 線驅動H的最後-級的示意圖。 目所不之字/1
SSB 人,2Α圖係顯示根據本發明第—實施例所述之V 輕合裝置之示意圖。
SSB =2Β圖係顯示根據本發明第二實施例所述之ν 輕合裝置之示意圖。
SSB 第2CW係顯示根據本發明第三實施例所述之ν 輕合裝置之示意圖。 第3Α圖係顯錄據本發明第—實施㈣述之字元 線驅動系統的方塊圖。 第3Β®係顯示根據本發明第二實施例所述之 線驅動系統的方塊圖。 第3C®_錢據本發㈣三實施韻述之字元 線驅動系統的方塊圖。 第4A圖係顯示根據本發明第一實施例所述之字元 線驅動器之示意圖。 第4B®侧讀據本㈣第二實施賴述之字元 線驅動器之示意圖。 第5圖係顯示在第3八圖所示之字元線驅動系統的拍 作』間所產生之許多錢的波形®。 第6圖係顯示在第冗圖所示之字元線驅動系統的摘 O503-A31620TWF/maggielin 23 1310946 作期間所產生之許多信號的波形圖。 . 第7A圖係顯示第4B圖所示之複數個字元線驅動器 之最後一級,以及有關位於待命狀態之第2C圖所示之 VsSB 耦合裝置的示意圖。 第7B圖係顯示第4B圖所示之複數個字元線驅動器 之最後一級,以及有關位於啟動狀態之第2C圖所示之 VSSB柄合裝置的示意圖。 第8A圖係顯示在啟動狀態中字元線驅動器之最後 # 一級的示意圖。 第8B圖係顯示在待命狀態中字元線驅動器之最後 一級的示意圖。 第8C圖係顯示當對應之字元線驅動器被挑選將進 入啟動狀態時,在待命狀態中字元線驅動器之最後一級 的示意圖。 第8D圖係顯示在待命狀態中字元線驅動器之最後 一級的示意圖。 【主要元件符號說明】 10、300.1、300.2、300.3〜VSSB 耦合裝置; 101、102、103、201、202〜P 通道電晶體; 301、302、303、315、401、402〜P 通道電晶體; 104 、 203 、 204 、 205 、 304 、 316 、 320 、 403 、 404 、 405〜N通道電晶體; 109、306、321 〜VSSB 輸出端子; 0503-A31620TWF/maggielin 24 1310946 11卜 112、113、114、3H、312、313、314〜反向器; . 20〜字元線驅動器; 206、 406~Vpp輸入端子; 207、 407〜Vssb輸入端子;. 305、308〜Vbb電源線, 307、309〜Vss電源線; 310、410〜列位址解碼器; 317、318〜VBL電源線; • 322〜位準偏移器; 400.1、 400.2、400.3〜字元線驅動系統; 411~Vssb2輸入端子; 412~Vssbi輸入端子; 420.1、 420.2〜字元線驅動器; 0503-A31620TWF/maggielin 25(§) 440- -Vpp電壓產生益, 450〜Vbb電屋產生益 451- "Vbl電壓產生器, Nl、N2、N3〜節點; Vbb, -貪提升電壓; VB]L〜提升接地電壓; Vdd" -ί共應電壓; VPP〜正提升電壓; Vss〜 。接地電壓; WL〜字元線; RXi、RXj〜信號。
Claims (1)
1310946 十、申請專利範圍: 〖·―種字元線控制裝置,包括: 字π線驅動器,用以停止或啟動字元線,以控制 對一記憶單元的存取操作,包括: 一第一電晶體,用以於上述第一電晶體導通時,啟 動上述字元線;以及 一第二電晶體,用以導通上述第一電晶體; 其中上述第一電晶體與第二電晶體係耦接至一共同 電壓輸入端子。 2·如申睛專利範圍第1項所述之字元線控制裝置,其 中上述字元線驅動器更包括耦接至上述共同電壓輸入端 子之一第三電晶體,當上述字元線被啟動時,上述第三 電晶體為不導通。 3 ·如申請專利範圍第2項所述之字元線控制裝置,其 中上述第電晶體、第二電晶體以及第三電晶體係為ν 通道型態。 4.如申請專利範圍第}項所述之字元線控制裝置,直 中上述字元線驅動器係輸出—正提升電壓以及—負提ς 電壓。 如申請專利範圍第4項所述之字元線控制裝置,里 中上述正提升電壓係大於一供應電壓。 ,、 6. 如申請專利範圍第4項所述之字元線控制裝置,宜 中上述負提升電壓係小於一接地電壓。 八 7. 如申請專利範圍第2項所述之字元線控制裝置,更 〇503-A31620TWF/maggieIm 1310946 包括-電編裝置,接至上述共帽輸入端子。 中上过/ri專利範圍第7項所述之字元線控制裝置,1 节上述電壓耦合裝置包括: /、 一第一電源線,用以供應一接地電壓; 一第二電源線,用以供應一負提升電壓; 以及負提 一電Μ輸出端子,用以輸出上述接地電麼 升電壓之一者;以及 一第四電晶體,純於上述電屬輸出端子與一負提 升供應電壓線之間,上述第四電晶體具有1極;、 其中當-接地㈣供應線所供應之上述接地電麗路 上述㈣輸出端子時,上述接地電壓係施加至上述 第四電晶體之閉極,使得第四電晶體為不導通。 9. 如申請專利範圍第8項所述之字域控制裝置,直 中上述電壓耦合裝置更包括一第五電晶體,用以使上述 接地電壓供應至上述第四電晶體之閘極。 10. 如申請專利範圍第9項所述之字元線控制裝置, 其中f述電壓耦合裝置更包括-第三供應電壓線耦接至 上述第五電晶體’上述第三供應電壓線係用以使上述接 地電壓供應至上述第四電晶體之閘極。 11.如申請專利範圍第7項所述之字元線控制裝置, 其中上述字元線驅動器係輸出一正提升電壓以及一負提 升電壓。 、 12·如申請專利範圍第u項所述之字元線控制裝 置,其中上述正提升電壓係大於一供應電壓。 0503-A31620TWF/maggielin 27 1310946 13.如申睛專利㈣第12項所述之字元線控制裝 八中上述負提升電壓係小於一接地電壓。 —種字元線控制裝置,包括: —電壓輕合裝置,包括: 第一電源線,用以供應一接地電壓; 第二電源線,用以供應一負提升電壓; 用以輪出上述接地電壓以及負提 一電壓輸出端子 升電壓之一者;以及 一第四電晶體,耦接於上述電壓輸出端子與一負提 升供應電麟之間,上述第四電晶體具有—閘極,、 其中當一接地電壓供應線所供應之上述接地電壓路 由至上述電壓輸出端子時’上述接地電壓係施加至上述 第四電晶體之閘極,使得第四電晶體為不導通。 —種字元線控制裝置,包括: 一第一電晶體,用以於上述第一電晶體導通時, 動上述字元線;以及 一第一電晶體’用以導通上述第一電晶體; 其中上述第一電晶體與第二電晶體係耦接至一丘 電壓輸入端子。 、 16.—種字元線控制裝置,包括: 一第一電源線,用以供應一接地電壓; 弟一電源線,用.以供應一負提升電壓; 一電壓輸出端子,用以輸出上述接地電壓以及 升電壓之一者;以及 、 0503-A31620TWF/maggielm
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US65878505P | 2005-03-04 | 2005-03-04 | |
US11/264,041 US7855932B2 (en) | 2005-03-04 | 2005-10-31 | Low power word line control circuits with boosted voltage output for semiconductor memory |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200636749A TW200636749A (en) | 2006-10-16 |
TWI310946B true TWI310946B (en) | 2009-06-11 |
Family
ID=36970709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW095107170A TWI310946B (en) | 2005-03-04 | 2006-03-03 | Word line control device |
Country Status (2)
Country | Link |
---|---|
US (1) | US7855932B2 (zh) |
TW (1) | TWI310946B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8995219B2 (en) * | 2012-03-28 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driver |
US9653131B1 (en) | 2016-02-12 | 2017-05-16 | Micron Technology, Inc. | Apparatuses and methods for voltage level control |
CN108694969B (zh) * | 2017-04-05 | 2021-02-26 | 中芯国际集成电路制造(北京)有限公司 | 字线升压电路和包括字线升压电路的存储器 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0438790A (ja) * | 1990-06-01 | 1992-02-07 | Toshiba Corp | ダイナミック型半導体記憶装置 |
US6147914A (en) | 1998-08-14 | 2000-11-14 | Monolithic System Technology, Inc. | On-chip word line voltage generation for DRAM embedded in logic process |
US6573548B2 (en) * | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
-
2005
- 2005-10-31 US US11/264,041 patent/US7855932B2/en active Active
-
2006
- 2006-03-03 TW TW095107170A patent/TWI310946B/zh active
Also Published As
Publication number | Publication date |
---|---|
US7855932B2 (en) | 2010-12-21 |
TW200636749A (en) | 2006-10-16 |
US20060203600A1 (en) | 2006-09-14 |
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