TWI307101B - Memory device and related method for realizing two-port mrmory functions - Google Patents

Description

1307101 九、發明說明： 【發明所屬之技術領域】 與相關方法。 本發明係提供一種可實現雙埠記憶功能的記憶裝置與 相關’尤指—種能在—時脈週期中觸發單4記憶陣列 先後刀別進仃讀取/寫人而實現雙埠記憶功能的記憶裝置 【先前技術】 自t現代化的資訊社會中，各種資料、文件、數據及影音 能以電子訊號（尤其是數位電子訊號）的形式來快 速地處理、傳播、管理及儲存’而各式各樣用來傳輸電子 =會Γ電子資料的電子電路也就成為現代資訊廠商研 I,的重點。其巾，能同步進行資料讀取/寫人的雙埠記憶裝 置就具有廣泛的用途。在時脈的觸發下，雙琿記恃裝置Y 同步接收㈣讀取及寫⑼指令，並在同—㈣週期中: 成資料讀取及寫人；也就是說，在將給定資料寫入至^ 2置中某個位址的同時，還能將儲存於另—個位址的資料 項出。 、 雙璋記憶裝置能同時讀寫之特性使得雙璋記憶 方便地用來實現各種進行序列管理的暫存器，像是…: 出（FIFO，first-in_first-〇ut)暫在哭，i At 各 入先 中實現峨剛，^=酬輸路徑上 1307101 一然而’在習知技術中，雙琿同步記憶裝置是以成本較 2佈局面積較A的料記憶_ (也就是雙轉態隨機 子记憶體，tW〇-P〇rt Static rand〇m access m_ry )來實 在雙埠記憶陣列中，每個用來記憶—位元資料的記 有兩個存取琿，各個存取埠都要設置特 取控制電晶體。而雙埠記憶陣列中也要設置兩個獨 之貝料傳輸線路；各資料傳輸線路分職由各個 存取埠賴於各個記憶單元。#雙_步記ς 2同步進行讀㈣及寫人時m鮮元的寫入埠進 仃寫入’而利用記憶單元的讀取埠進行讀取。 …必十1雏盹貫現雙埠記情 的雙崞記憶魏，但由於料記憶财每個記憶單 設，兩個存取埠及對應之麵㈣電晶體，也使得 憶早讀佔狀佈局面積較大，電路結構較為複雜，設、 ===_減本也_較高，㈣於料記憶裝置 【發明内容】 有 預 充電訊號以及-致能訊號，以操控單埠記憶陣列的運作 1307101 =中預充電訊號以及致能訊號於—個時脈週期内致能兩次 用以存取該單埠記憶陣列。 、本發明另提供一種單淳記憶陣列同步讀取與寫入之方 匕，包含有：根據一時脈訊號產生—預充電訊號以及一致 號〜、中預充電讯號以及致能訊號於該時脈訊號一時 脈週期的前半週期以及後半週期致能用以讀取以及寫入單 埠記憶陣列。 綜上所述，本發明可以低成本、佈局面積小的 單埠記憶單元/單埠記憶_來實現料記絲置所需且 備的各種料記憶魏1錢肖雙埠記憶單元的佈局面 積與成本’使雙埠記憶裝置的優點更能被普遍運用。 【實施方式】 睛先參考第1圖；第1圖示意一個以雙埠記憶陣列12 所實現的雙埠記憶裝置丨〇。雙埠記憶裝置1()可受控於寫 入致能訊號wi·、讀取致能訊號rd與時脈ck，以根據訊號 WAD RAD中的寫入位址、讀取位址而將訊號中的 待寫入資料寫人至雙埠記⑽列12，並將雙埠記憶陣列12 中的待讀取資料輸出於訊號MD〇中。為實現雙蟑記憶裝 置的功能，料記憶陣列12中係由複數條字元線、位元線 將複數個雙埠記憶單元連接為記憶㈣，*雙埠記憶裝置 130.7101 10則可用訊號pre〇及⑽來觸發雙埠記憶陣列12的運作。 其中’減preo為一位元線預充電㈣，用來觸發雙蜂古己 憶陣列，使雙淳記憶陣列12能對其位元線進行預充電， 準備進行資料存取；而㈣⑽料—字元線致能訊號， 其可觸發料缝卩㈣12崎字⑽的缝，導通字元線 上各記憶單元對位元線的連接。

為了在同—時脈週期中同步完成資料的讀取與寫 入’雙埠記憶裝置U)必須制具有雙料料元之己 憶陣列12。 ° 第从圖所示為雙埠記憶陣列12中各雙蜂記憶單元的 電路，其係以可記錄】位元資料的兩個反㈣形成記憶核 =’兩個受控於字元線Wa的電晶_、體形成一存取 $，控制此讀、核心對位元線，的連接，另 _ _成另一存取埠，受控於字元線Wb以控制 二，位7^Bb的連接。如前述’由於雙痒記憶單元 广尤可，：二埠’故由雙璋記憶單元形成的雙槔記憶陣列 ^進行寫^心同日㈣取某錢單7"鱗另外的記憶單

‘.、 也因此，不論雙埠記憶裝置10是否需要在同 一時脈週期中同牛、社，± 而责隹IJ 一時脈中僅需進^心取與寫人，雙埠記憶陣列12在同 仃次存取運作即可完成讀取與寫入。 8 1307101 古不過，由於雙埠記憶單元的電路較為複雜，其成本較 尚’佔用的佈局面積也較大。如第 一 置-d? m X 圖所示’在雙埠記憶 相器形成的記憶核心㈣4個電晶體實現， 另外還要加上雙存取埠上的4個 电曰曰篮貫見 电曰曰體Μ1至M4，織it豐 要至少，電晶體才能實現—個雙⑼憶單元。_二 雙谭記憶单元佔用的佈局面積勢必較大。當要以較多 ^記=單元實現出-個記憶容量較大的雙埠記憶陣列時， 其所需的佈局面積當然也就相當可觀。 第2B圖中所示的科記憶單元具有較小的佈局面 積。單埠記憶單元是以雙反相器形成可記錄一位元資料的 兒憶核心，兩個受控於字域w的電晶體河形成單一存 取埠以控制記憶核心對位元線膽，的連接。相對於雙璋記 慎單元中所需的8個電晶體，單埠記憶單元僅需6個電晶 體就能實現’故單琿記憶單元佔用的佈局面積較小。連帶 地’以單埠記憶單元形成的單埠記憶陣列當然也只需佔用 較小的佈局面積，其電路架構較為簡單，成本也較低。但 =知單埠記憶陣列無法達成同時存取的目的，因此本發明 提i、種利用單蟑記憶單元形成的單璋記憶陣列來實現雙 痒記憶裝置的功能’包括在同-時脈週期中同步完成資料 讀取/寫入之功能。 ' 第3圖為本發明以一單埠記憶陣列22來實現一記憶裝 1307101 置20的功能方塊示意圖。本發明之記憶裝置20能在時脈 - CK的觸發之下讀取致能訊號rd、寫入致能訊號wr，以根 . 據訊號WAD、RAD攜載的位址而將訊號MDI中的資料寫 入單埠記憶陣列22及/或將單埠記憶陣列22中的資料讀取 輸出至訊號MDO。基本上，由於單埠記憶單元中僅有單一 存取埠，故單埠記憶陣列22在同一時間只能進行讀取或寫 入其中之一，不能兩者同時進行。也因此，本發明記憶裝 置20中特別增設有一控制模組24，使得單埠記憶陣列22 ® 可在同一時脈週期中的不同時刻先後分兩次分別進行讀取 與寫入（譬如說是在前半週期進行讀取，後半週期進行寫 入），這樣就如同雙埠記憶陣列能在同一時脈週期中完成資 料的讀取與寫入。 本發明控制模組24内可設有下列電路：一主控電路 30、一讀取時脈電路32、一寫入時脈電路34、一寫入閘除 • 電路36及一整合電路28。主控電路30可根據時脈CK提 供各控制訊號，譬如一前預充電訊號PRE或是一前致能訊 號EN ;而單埠記憶陣列22就可依據這些控制訊號的觸發 與否，而在同一時脈週期的不同時間區段分別進行資料讀 取及寫入。 在本發明中，主控電路30使得前預充電訊號PRE以 及前致能訊號EN在一個週期内致能兩次，藉此使得單一 10 ⑽ 7101 5己憶陣列20可在一個週 雙崞記憶裝置的功能。/被讀取以及寫入，以達到 wrt ? 2〇 rd/« A1U, 乳w r疋否被致能而判^ ^ ^ ^ ^ ^ ^ ^ ^ ^ 本發明6A > & u 1疋舍要同步進仃碩取與寫入。在 \明的控制模組24中，培 仕 路34及咕取蚪脈電路32、寫入時脈電 能訊號 ，疋根據項取致能訊號rd/寫入致 • 就财而分別提供相關H * 與寫入閘Μ㊉ 關的頃取時脈他、寫人時脈wck 1、闌除汛5虎wg，使敕人兩^ 提供對;5pt王〇電路28利用這些時脈/訊號來 、对應於讀取致能訊鲵 電气(缺 乂及寫入致能訊號wr的予頁充 电巩唬pre、致能訊號如 J 丁貝兄 ^ , 及感測放大器預充電訊號SApre 控制早料憶㈣、運作。 如第3圖所示，讀取時 rd^Hiai> ^ , 卞脈電路32可根據讀取致能訊號 與¥脈CK而提供讀取時脈 % 致处时 寸脈讯唬rck:當讀取致能訊號re 双月t*時’讀取時脈電路32 ▲ 能 貧使$取時脈rck維持於致能狀 =(例如•讀取時脈rek和時脈CK同步）；當讀取致能訊 維rd為失能時’讀取時脈電路32就會使讀取時脈訊號w :持於失能狀態（例如：在一時脈週期中皆維持為低位 $ 同理，寫人時脈電路34則可根據寫人致能訊號^ 與時脈CK而提供寫入日年舱句祕 , 呙子胍。凡5虎wck :當寫入致能訊號wr .致能/失能時，寫人時脈電路34就會使寫人時脈訊號⑽ •分別維持於致能狀態/失能狀態。另外，寫入問除電路36 1307101 可根據寫入致能訊號wr與時脈訊號CK而提供一寫入閘除 訊號wg ;當寫入致能訊號wr致能時，寫入閘除電路36可 使寫入閘除訊號wg維持於致能狀態（例如：在時脈週期的 前半週期維持於低位準，在後半週期則致能為高位準）；當 寫入致能訊號wr為失能時，寫入閘除電路36可使寫入閘 除訊號wg維持於失能狀態（例如：在時脈週期中持續為低 位準）。 利用寫入時脈訊號wck、讀取時脈訊號rck、寫入閘除 訊號wg，整合電路28就可提供對應的預充電訊號pre、感 測放大器預充電訊號SApre與致能訊號en而控制單琿記憶 陣列22的運作。 舉例來說，當讀取時脈訊號rck與寫入閘除訊號wg皆 為致能狀態時，整合電路28使單埠記憶陣列22在同一時 • 脈週期中的不同時間被觸發以分別進行讀取及寫入的動 作，亦即預充電訊號pre以及致能訊號en會在一個週期中 進行兩次「預充電-致能」。同樣地，假設當讀取時脈訊號 rck為致能狀態，而寫入閘除訊號wg為失能狀態時，代表 記憶裝置20僅需進行資料讀取。在此情況下，整合電路 28使得訊號pre、SApre以及en在一時脈週期中的前半週 . 期觸發單埠記憶陣列22進行讀取。換句話說，預充電訊號 pre以及致能訊號en只會在前半週期觸發單埠記憶陣列22 1307101 進行單一的「預充電·致能」以進行資料讀取。5 :取，ck為失，態，而寫入閘除時脈^為::二 時，代表雙埠力憶裝置2G僅需進行資料寫人 〜、 電路28使得訊號pre、SApre以及如在—時脈週期中2 半週期觸發单埠記憶陣列22進行寫入。如此一 、灸 就能以單埠記憶陣列22來實現雙蟑記憶裝置的功能本發明 為進-步更詳細地說明本發明的實 第4圖補3圖，第4圖進—步示 = 組24的一實施例。 月控制模 如弟4圖所不，本發明主控電路3〇係將時脈為失能狀 態CK延遲後進行邏輯運算以提供各對應_充電訊號 P RE以及致能EN。如第4圖所*，本發明主控電路^中 可設緩衝器Bf以增強時脈CK的驅動力，並設有串連的三 級延遲器D1〜D3。第一延遲哭D1可 、迦U1可將時脈訊號CK延遲 而產生-第-延遲時脈CKd;第二延遲器w可將第一延 遲時脈OCd延遲而產生一第二延遲時脈⑽；第三延遲 器D3則可將第二延遲時脈CKdd延遲而產生一第三延遲時 脈CKddd。利用時脈訊號CK、第一延遲時脈⑽、第二 延遲時脈CKdd及第三延遲時脈CKdd(M目互邏輯運算的結 果’主控電路24就可提供預充電訊號咖以及致能抓。 1307101 舉例來說，將時脈CK肖第三延遲時脈CKddd以互斥或 閘Xr進行互斥或運算，就可得到前預充電訊號 一 (pre-charge)PRE。將第-延遲時脈⑽與第二延遲時脈 CKdd以另-互斥或間^進行互斥或運算就可以得到前致 能訊號（enable) EN。 序，第其=電路3°在運⑽各相關訊號的波形時 互斥示’根據時脈CK與第三延遲時脈⑽仙 兩電訊號。RE可在-時脈週期中以 為高位準而不觸發衫=電。當前預充電訊號pre維持 二延遲時rr Ckdd “寺’依據第-延遲時脈⑽與第 時脈週的前致能訊號en則在- 痒記憶陣列22就可在门^兩個訊號pR_為基礎，單 充電-致能，而〜時脈週期中先後進行兩次的「預 寫入。5 _脈週期中先後完成資料的讀取與 土役1：路30 依據讀取致能訊號rd二:的主要控制訊號咖舰還可 合。亦即依據讀取時脈能訊號贾做進—步進行整 閘除電路36所提供 、冑入時脈電路34與寫入 …喝取時脈rck、寫人時脈磁及寫入 1307101 號的整合。 閘除訊號Wg進行訊 如第4圖所示， 延遲器〇0來延遲读發明之讀取時脈電路32可利用一 鎖電路在時脈訊號。^民致能訊號比，正反器F1所實現的問 進行取樣/閂鎖，再由的觸發下對延遲之讀取致能訊號rd 號CK作及琿置 及閘Ad對正反器F1的輸出與時脈訊 得到項取時脈訊號rck。 第6圖示意讀取時 訊號之波形時序，其榉、電路32/寫入時脈電路34的相關 致能訊號rd在一時浙、軸為時間。如第6圖所示，若讀取 反器F1在時脈訊號發前先被致能至（高位準），正 訊號rd而得到高位準的於升緣觸發取樣延遲後的讀取致能 使得料餐__：^==^^ 的狀悲。反之，若讀取致能訊號rd在㈣時脈週期前觸發 未先被致能至高位準而維持於低位準，正反器Fl在時财1 號CK之升緣觸發之後就會取樣到低位準，經過及閘Ad的 運算之後，使得讀取時脈訊號rck維持於低位準而呈現失 能狀態。在第6圖的例子中，假設讀取致能訊號rd在時脈 週期CM、C2觸發前為致能，而在時脈週期C3觸發前為失 能，讀取時脈電路32產生的讀取時脈訊號rck就會在時财 週期Cl、C2令呈現致能狀態，在時脈週期C3 _呈5 ^ 狀態。 /5 1307101 依捸相同的原理及電路架構 寫入致能訊號wr與時脈訊 ’’、、、、電路34則根據 像在第6_例子中，寫〜產生寫人時脈訊號wck。 ^ Jw -Lj-1 nu 。觸發前致能而在時脈 ：在時脈週期C1、 訊號wek也就會在時脈週期c]、㈣河失能，故寫入時脈 時脈週期C2中呈現失能狀熊。3中呈現致能狀態，在

至於寫入閘除電路36，λ姑 + 如第4圖所示，係以—正及哭 F2來取樣延遲後之寫入 正反器 又月虎wrd，將正反器F2輪 以反相器Inv反相，反 < 間\τ ' 久次開Nr將反相器Ιην之輸出 訊號CK作反或運算，|沾要戸卩也士 a ^ 叶脈 ，、、、、Q果即為寫入閘除訊號wg。 第7圖不意寫入閘除電路％運作時相關訊號的波形時 序’其橫輪為時間。類似於寫入時脈電路34，在寫入致能 訊號術為致能的時脈週期，寫入閘除電路从亦將 寫入閘除訊號wg維持於致能狀g。稍有*同的是，寫入間 除訊號wg的致能狀態是在時脈週期的前半週期為低位 準’後半週期為同位準。而在寫人致能訊號wr未致能的時 脈週期C2,寫人則維躲低位準而呈現失能 狀態。 利用上述的寫入時脈wck、讀取時脈訊號rck與寫入閘 16 1307101 除訊號wg，本發明之整合電路28就能根據存取需求，而 產生對應的預充電訊號pre、感測放大器預充電訊號SApre 與致能訊號en。如第4圖所示，本發明整合電路28可用 一及閘Ad將前預充電訊號PRE與讀取時脈訊號作及 運算，以得到感測放大器預充電訊號SApre ;而根據此感 測放大器預充電訊號SApre，單埠記憶陣列22即可判斷是 否要對感測放大器（圖中未顯示）進行預充電以準備進行資 料的讀取。另-及閘Ad可將前預充電訊號舰與寫入閑 除訊號wg作及運算，而一或閘Qr則可對前預充 PRE/讀取時脈訊號rck的及運算結果與前預充電訊號pRE/ 寫入閘除峨wg的及運#結果進行或運算，以得到對應的 預充電訊號㈣，以指示單埠記憶陣列22是否要進行位元 線的預充電。前致能訊號E N /讀取時脈訊號r c k的及運算結 果與前致能訊號ΕΝ/寫入間除訊號wg的及運算結果可由另 -或閘進行或運算’以得到對應的致能訊號⑽；而此致能 訊號en可控制控單埠記憶陣列22是否要致能其字元線而 進行資料存取。 —第8圖即是整合電路28在運作時各相關訊號的波形時 序不意圖’其橫軸為時間。如第8圖所示’在時脈週期〇 觸發前，由於讀取致md/寫人致能訊號w⑺被致能， 代表雙埠&己憶裝置2G應在此—時脈週期ci中進行資料讀 取與寫入。單埠記憶陣列22能在此一時脈週期Ο中分兩 1307101 次分別進行資料的讀取 單埠記憶陣列22也就士、 #此一時脈週期C1結束， 就能藉此實現雙埠記情7^成了資料的讀取與寫入，而本發明 〜裴置所具備的同步讀取/寫入功能。 相對地，若在時脈週期 被致能，代表雙埠記憔妒 觸心刖，僅讀取致能訊號rd 料的讀取。因此，在&置20僅需在此時脈週期中進行資 致能，而寫入閘除1 π彳脈週期C2巾’讀取0夺脈rck為 號rd的預充電訊 b ’口此產生對應讀取致能訊 〜pre以及致% 〇夺 SApre/pre/en就只會使πσ p 匕Λ唬en，如此，訊號 前半週期完成-循環早「蜂记憶陣列22在時脈週期C2的 讀取。 衣、預充電-致能」而進行單一的資料 同理，在時脈週期 ， 致能時，雙蟑記憶襄£ 發别，#寫入致能訊號wr被 入。在此-時脈週期c在此時脈週期中僅需進行資料寫 閘除訊號wg為致能 ，讀取時脈訊號rck失能而寫入 充電訊號pre以及致^產生對應寫入致能訊ftwr的預 號从Pre/pre/en就會嚴f如，如此在時脈週期C3中，訊 循環的、充電-致能」而半週期完成一 1丁早一的貢料寫八。 總結來說，本發日 相互邏輯運算料㈣ =據日輪CK的各延遲訊號與 出各種基礎控制訊號，以控制 1307101 ^_列在同一時脈週期中完成同步的讀取/寫 於習知技術，本發明可利用低成本、佈局小 列來完整實現雙埠記憶裝置的所應具備的各種功 能有效減少雙蜂記憶裝置的成本與佈局面 置的優點能被普遍運用。本發明尤其適 單元數量…，為大容量代表記憶 0 杨^省佈局面積的效益也就會越 明中卿_組均可用其他具有相同功 、/電路來貫現’不限於第3圖/第4圖所示的實施 例。¾•如’及閘可用反及閉串連反相器而實現等等。 、彳述僅為本發明之較佳實施例，凡依本發明巾請專利範 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 _第1圖為一雙璋記憶裝置的示意圖。 第从與2B圖為雙蟑記憶單元與單槔記憶單元的電路示音、圖。 第3圖為柯明雙埠記憶裝置的示意圖。 ? 4圖為第3圖中控制模組的電路示意圖。 第5圖為第4圖中主控電路相關訊號的波形時序示意圖。 第6圖為第4圖中讀取時脈電路/寫入時脈電路相關訊號的 波形時序示意圖。 第7圖為第4圖中寫入閘除電路相關訊號的波形時序示意圖。 19 1307101 第8圖為第4圖中整合電路相關訊號之波形時序示意圖。 【主要元件符號說明】

10、20 雙埠記憶裝置 12 > 22 舌己憶陣列 24 控制模組 28 30 主控電路 32 櫝取時脈電路 34 36 寫入閘除電路 Bf Or 或閘 Xr D0-D3 延遲器 F1-F2 Nr 反或閘 Inv C1-C3 時脈週期 TO

整合電路 寫入時脈電路 緩衝器 Ad及閘 互斥或閘 正反器 反相器 週期 rd、wr、WAD、RAD、MDI、MDO、preO、enO、PRE、EN、

時脈訊號 pre、en、SApre、wg 訊號 CK、wck、rck、CKd、CKdd、CKddd M1-M4、M 電晶體

Wa、Wb、W 字元線

Ba-Ba’、B-B，、Bb'位元線 20

Claims (1)

1307101 •十、申請專利範圍： w年"利日修正替換頁 1· 一種同步讀取與寫人之記憶裝置，該記憶裝置包含： 一控制桓組，根據一時脈訊號產生一預充電訊號以及一 致能訊號；以及 一單埠記憶陣列，包含複數個記憶單元； 其中該單4記‘it陣列可根據該預充電訊m該致能訊 唬於§亥時脈訊號的同一個時脈週期内被存取。 2.如申請專利_第i項之記㈣置，其中該預充電訊號 以及該致能訊號於該時脈訊號的一個時脈週期内觸發兩 夂，使得遠單埠記憶陣列進行兩次預充電_致能，用以於 同一個時脈週期中讀取與寫入該單埠記憶陣列。 3·如申π專利^圍第1項之記憶褒置，其中該控制模組包 含： 一主控電路，接收該時脈訊號用以產生複數個延遲時脈 訊號，並根據該時脈訊號與複數個該延遲時脈訊號之邏 輯運算以產生該預充電訊號以及該致能訊號。 《如申請專利範㈣3項之記憶裝置，其中魅控電 含： 一第一延遲電路，延遲該時脈訊號以產生一第一延遲訊 21 ^07.101 的年π月叫日修正替換頁 • 號； 一第二延遲電路，延遲該第一延遲訊號以產生一第二延 遲訊號；以及 一第三延遲電路，延遲該第二延遲訊號以產生一第三延 遲訊號。 5.如申請專利範圍第4項之記憶裝置，其中該預充電訊號 鲁 為該時脈訊號與該第三延遲時脈訊號間邏輯互斥或運算 之結果。 6·如申請專利範圍第4項之記憶裝置，其中該致能訊號為 4第一延遲訊號與該第二延遲時脈訊號間邏輯互斥或運 鼻之結果。 7. 如申請專利範圍第4項之記憶裝置，其中該主控電路更 鲁 包含有一緩衝器，連結至該第一延遲電路，用以緩衝該 時脈訊號。 8. 如申請專利範圍第1項之記憶裝置，其中該控制模組更 包含： 一讀取時脈電路，接收該時脈訊號與一讀取致能訊號， 以產生一讀取時脈訊號； 一寫入時脈電路，接收該時脈訊號與一寫入致能訊號， 22 1307101 辨η月卞修正替換頁 以產生一寫入時脈訊號； 一寫入閘控電路，接收該時脈訊號與該寫入致能訊號， 以產生一寫入閘控訊號；以及 一整合電路，用以分別邏輯運算該預充電訊號、該致能 訊號、該讀取時脈訊號以及該寫入閘控訊號，以產生對 應該讀取致能訊號之該預充電訊號以及該致能訊號用以 對該單埠記憶陣列進行讀取；以及產生對應該寫入致能 訊號之該預充電訊號以及該致能訊號用以對該單埠記憶 陣列進行寫入。 9’如申明專利範圍第8項之記憶裝置，其中該讀取時脈訊 號與該寫入時脈訊號之相位與該時脈訊號一致；其中該 寫入閘控訊號之相位與該時脈訊號相反。 10.如申請專利範圍第8項之記憶裝置，其中該讀取時脈電 路包含有；一延遲器，一正反器以及一及閘；其中該延 遲器延遲該讀取致能訊號用以產生一延遲讀取致能訊 號，該正反器根據該時脈訊號取樣該延遲讀取致能訊 唬.，該及閘對取樣後之該延遲讀取致能訊號以及該時脈 訊號進行邏輯及運算以產生該讀取時脈訊號。 U·如申請專利範圍第8項之記憶裝置，其中該寫人時脈電 路包含有；-延遲器，一第一正反器以及一及閘；其中 23 r)年η月η日修正替換頁 1307101 該延遲器延遲該寫入致能訊號用以產生一延遲寫入致能 訊號’該正反器根據該時脈訊號取樣該延遲寫入致能訊 號’該及閘對取樣後之該延遲寫入致能訊號以及該時脈 訊號進行邏輯及運算以產生該寫入時脈訊號。 12.如申請專利範圍第11項之記憶裝置，其中該寫入閘控 電路包含有；一第二正反器，一反相器以及一反或閘； 其中該第二正反器根據該時脈訊號取樣該延遲寫入致能 訊號，該反相器反相取樣後之該延遲寫入致能訊號，該 反或閘對反相後之該延遲寫入致能訊號以及該時脈訊號 進行邏輯反或運算以產生該寫入閘控訊號。 13.如申請專利範圍第8項之記憶裝置，其中該整合電路包 含有：一第一及閘，一第二及閘，一第三及閘，以第四 及閘，一第一或閘以及一第二或閘；其中該第一及閘對 該讀取時脈訊號以及該預充電訊號進行邏輯及運算用以 產生一感測放大器預充電訊號；該第二及閘，對該寫入 閘控訊號以及該預充電訊號進行邏輯或運算，該第一或 閘將運算結果與該感測放大器預充電訊號進行邏輯或運 算以產生對應該讀取致能訊號以及該寫入致能訊號之該 預充電訊號；其中該第三或閘以及該第四或閘分別將該 讀取時脈訊號以及該寫入問控訊號與該致能訊號進行邏 輯及運算，該第二或閘對該運算之結果進行邏輯或運算 24 1307101 的年"月叫日修正替換頁 以產生對應該讀取致能訊號以及該寫入致能訊號之該致 能訊號。 14·如申請專利範圍第n項之記憶裝置，其中對應該讀取 致能訊號之該預充電訊號以及該致能訊號於該時脈訊號 的前半週期致能，用以控制對該單部記憶陣列進行讀取。 15.如申請專利範圍第13項之記憶裝置，其中對應該寫入 致能訊號之該預充電訊號以及該致能訊號於該時脈訊號 的後半週期致能，用以控制對該單埠記憶陣列進行寫入。 16·如申請專利範圍第1項之記憶裝置，其中於該時脈訊號 同一個週期的前半週期進行該單埠記憶陣列的讀取，於 該時脈訊號同一個週期的後半週期進行該單埠記憶陣列 的寫入。 17·如申請專利範圍帛1項之記憶裝置，其中若於一時脈週 期中只需要讀取或寫入該單埠記憶陣列，則使得該預充 電訊號以及該致能訊號於該時脈週期間致能一次。 18. —種單埠記憶陣列同步讀取與寫入之方法，包含有： 根據一時脈訊號產生一預充電訊號以及一致能訊號； 其中該預充電訊號以及該致能訊號於該時脈訊號一時脈 25 1307,101 %年|1月>!日修正替換頁 週期内致能至少一次用以讀取以及寫入該單埠記憶^ 列 19·如申請專利範圍第18項之單埠記憶陣列同步讀取與寫 入方法’其中方法更包含： 延遲該時脈訊號以產生一第一延遲時脈訊號； 延遲該第一延遲時脈訊號以產生一第二延遲時脈訊號； 以及 遲該弟一延遲時脈訊说以產生·—弟三延遲時脈$號·； 其中將該時脈訊號以及該第三延遲時脈訊號進行邏輯互 斥或運算以產生該預充電訊號，該第一延遲時脈訊號以 及該第二延遲時脈訊號進行邏輯互斥或運算以產生該致 能訊號。 2〇.如申請專利範圍第18項之單埠記憶陣列同步讀取與寫 方法更包含根據一 §賣取致此訊號產生一讀取時脈訊 號，根據該讀取時脈訊號產生對應該讀取致能訊號之該 預充電訊號以及該致能訊號。 21. 如申請專利範圍第20項之單埠記憶陣列同步讀取與寫 入方法，其中該讀取時脈訊號之相位與該時脈訊號一致 22. 如申請專利範圍第20項之單埠記憶陣列同步讀取與寫 26 1307101 ?件“月”曰修正替換頁 入方法’其中對應該讀取致能訊號之該預充電訊號以及 該致能訊號於該時脈訊號的前半週期致能，用以控制對 該單埠記憶陣列進行讀取。 23 ·如申請專利範圍第18項之單埠記憶陣列同步讀取與寫 入方法，更包含根據该預充電訊號以及該讀取時脈訊號 以產生一感測放大器預充電訊號。 24.如申請專利範圍第18項之單埠記憶陣列同步讀取與寫 入方法，更包含根據一寫入致能訊號產生一寫入時脈訊 號，以及一寫入閘控訊號，其中根據該寫入閘控訊號產 生對應該寫入致能訊號之該預充電訊號以及該致能訊 號。 25. 如申請專利範圍第24項之單埠記憶陣列同步讀取與寫 入方法，其中該寫入時脈訊號之相位與該時脈訊號一 致，該寫入閘控訊號之相位與該時脈訊號相反。 26. 如申請專利範圍帛24項之單埠記憶陣列同步讀取與寫 入方法，其中對應該寫入致能訊號之該預充電訊號以及 該致能訊號於該時脈訊號的後半週期致能，用以控制對 該單埠記憶陣列進行寫入。 27 1307101 27.如尹請專利範圍第18項之單埠— 入方法，其中於該 ：德陣列同^蘇W 該科記憶_二Γ 仙㈣半週期進行 半週期進：”：於忒時脈訊號同-個週期的後 千巧期進订该早痒記憶陣列的寫入。 28·如申請專利範圍第18項之單埠記憶陣列同步讀取與寫 入方法’其中若於一時脈週期中只需要讀取或寫入該單 埠》己隐陣列’則使得該預充電訊號以及該致能訊號於該 時脈週期間致能一次。

十一、圖式： 28 1307101 气伟、丨月>1曰修正替換頁