TWI306601B - Integrated circuit chip and sram for soi - Google Patents

Description

1306601 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體積體電路，更特定言之係關於 超大型積體（very large scale integrated ; VLSI)電路，其中 場效應電晶體（FET)係形成於矽在絕緣體上（SOI)晶片之表 面層中。 【先前技術】 大量矽場效應電晶體（FET)係形成於矽晶片或晶圓之表 面上。在通常稱為CMOS的技術中，矽晶圓或基板可以為一 導電類型（例如P型）；而第二導電類型（例如N型）之區域或井 係形成於P型晶圓上。N型FET(NFET)係形成於P型晶圓之表 面上，而P型FET(PFET)係形成於N井之表面上。包括臨界 電壓（Vt)及裝置電流的FET裝置特徵取決於裝置基板電壓 (Vsx)。因此通常而言，通常為零伏特（0V)或接地電壓（GND) 的第一偏壓電壓係施加於基板以使NFET產生偏壓，而通常 為供應電壓（Vdd或Vhi)的第二偏壓電壓係施加於N井。基板 及N井偏壓（或統稱為背偏壓）電壓有助於穩定個別F E T電特 徵，包括改善Vt及裝置電流穩定性。改變裝置的偏壓狀況 會改變裝置的特徵；增加/減小裝置Vt以及減小/增加裝置操 作電流取決於個別變化之大小及方向。 主要藉由減小特徵尺寸或「縮放」，已達到該等先前技術 之大量電晶體技術的性能改善。最近，矽在絕緣體上（SOI) 技術已變為電晶體之性能改善的主要來源。矽在絕緣體上 電晶體可形成於藉由一埋入氧化物（buried oxide ; BOX)層 92996.doc 1306601 與矽基板隔離的矽層之表面上。在一系列通常很複雜的遮 罩步驟中，填以氧化物的淺溝渠會隔離FET形成於其上的表 面矽層之矽在絕緣體上島狀物。FET上面的層中之電路線路 將FET與電路連接。代表技術發展水平的局部空泛（PD)石夕在 絕緣體上技術包括一半導體層，其足夠厚以致當裝置關閉 時，FET通道區域並非貫穿其整個厚度而完全空泛。Pd石夕 在絕緣體上結構之優點為，裝置操作及設計非常接近於大 量 CMOS。 理想上’各FET係與來自每個其他FET的非有意寄生效應 隔離。背偏壓可經由至下方層的接觸（或體接觸）而施加於石夕 在絕緣體上FET，接觸需要與FET本身一樣多的區域，並可 使電路線路之連接更困難。因此，尤其對於密集石夕在絕緣 體上記憶體陣列而言，因最大裝置密度而完全省略體接觸。 遺慽的是，因為體接觸被消除或至少由越來越多的裝置共 子’所以個別裝置變得更易受熟知為體效應的局部裝置現 象之影響。局部體效應變化引起裝置非均勻性。 亦熟知為歷史效應的體效應出現於完全或局部隔離裝置 中’尤其係出現於類比電路FET、記憶體裝置（FET)中，或 出現於其中裝置體接觸可能很少或可加以消除的邏輯中。 在一特定裝置關閉時’電荷（即多數載子）保持在通道下面的 裝置體中。裝置漏電與寄生雙極效應可能會加入電荷。在 晶片操作時電荷建立在隔離位置處’因為來自快速切換裝 置的電％彳于以注入局部隔離體口袋（p〇cket)的速度比其耗 散快。最終，注入的電荷達到某穩定狀態數值，其作為裝 92996.doc 1306601 置的基板偏壓。此穩定狀態變化取決於各特定裝置的切換 歷史’並通常熟知為特定裝置的歷史效應。因此，體效應 可引起設計相同的二裝置可能會表現出某差異差異可因 電路狀況隨時間變化而不同。通常而言，對於典型邏輯電 路（例如解碼器、¥脈緩衝器、輸人或輸出驅動器以及陣列 輸出驅動器）而言’裝置特徵（例如裝置臨界值）中細微的變 化可忽視、忽略而不予多加考量。 該等局部體效應及其他散亂出現的寄生雙極效應（即在 源極/没極擴散接合處），為密集緊縮㈣在絕緣體上電路 (例如記憶體陣列（例如一靜態RAM(SRAM)巨集））之嚴重設 计艮1題。- SRAM單元本質上為載有高電阻負載電阻器及一 對位於内部儲存節點之間的通道電晶體之一相同交叉耦合 電晶體對以及-位元線對。交叉柄合對之狀態決定儲存於 單元中的資料之狀態。讀取各SRAM單元係藉由透過存取電 晶體將交又耦合電晶體與位元線對耦合，並測量所得到的 位70線對之電壓差異。位元線對之信號隨著時間增加至最 終狀態，其中該對之各位元線可以最後為一完全上位準及 一完全下位準。然而為改善性能，應在電壓差異達到其最 後值之前感測電壓差異。 因此，任一裝置之通道偏壓取決於其電流操作狀態及裝 置的歷史，即任何先前引入的剩餘電荷。晶片操作時，任 一特定裝置中的電荷可能會發生變化，因為個別開關以某 方式相互獨立地切換。如上所述，FET裝置特徵取決於裝置 基板電壓。對於典型個別邏輯電路（例如解碼器、時脈緩衝 92996.doc 1306601 器、輸入或輸出驅動器及陣列輸出驅動器），浮動裝置通道 所導致的裝置特徵變化可以忽視、忽略而幾乎不給予考量。 然而，包括讀取及寫入的重複存取RAM單元會非有意地 誘導某些單^裝置中的局部體效應。該等體效應會改變單 元裝置臨界值並調變受影響的裝置之裝置電流，從而減少 儲存在單元中的信號以及由單元存取電晶體傳遞的信號。 該等局部效應可引起紐趙單元有利於某—狀態而不利於 另一狀態，從而導致無明顯原因的散亂讀取混亂。單元傳 遞閘極中的不平衡會增加單元寫入及感測時間。因此，可 能會出現間歇問題例如偽造地讀取錯誤資料或隨機單元 故障。此類間歇問題很難識別及診斷。因此，體效應之通 道偏壓變化引起裝置非均句<|± ’其導致難以識別有時表現 出「軟故障」的特徵之散亂晶片故障。 動態電路對此類處理變化尤為敏感，該等變化可導致内 部或内在巨集定時問題、競赛情況、高漏電/功率及減小的 雜訊限度。在類比電路（例如SRAM感測放大器）中，裝置體 電壓可隨著週期漂移。因此’具有臨界值變化敏感性的此 類晶片、巨集及其他電路之性能及可靠性低於背偏壓裝置 可能具有的性能及可靠性，或高於未包括體接觸的情況下 其可能具有的性能及可靠性（並因而更昂貴）。 因此，需要改善的矽在絕緣體上裝置穩定性，尤其是對 於SRAM裝置。 【發明内容】 本發明之一項目的係改善積體電路之設計； 92996.doc 1306601 本發明之另一項目的係減小矽在絕緣體上裝置之體效 應； 本發明之另一項目的係改善矽在絕緣體上SRAM平衡裝 置之追蹤； 本發明之另一項目的係改善矽在絕緣體上感測放大器之 雜訊限度； 本發明之另一項目的係減小矽在絕緣體上SRAM感測放 大器中之體效應。 本發明係關於一種矽在絕緣體上（s〇I)CM〇s電路、巨集 以及積體電路（1C)晶片。晶片或巨集可包括局部空泛（pD) 矽在絕緣體上CMOS中的SRAM。大多數場效電晶體（FET) 並非具有體接觸。另外的表現出對歷史效應的敏感性之FET 具有體接觸。各此類FET之體接觸係與至少一其他體接觸連 接。可提供背偏壓電壓給所選FET。 【實施方式】 現在參考圖式，更特定言之，圖丨顯示依據本發明之較佳 具體實施例的記憶體100、巨集或晶片之方塊圖的範例，其 中背偏壓接觸係僅提供給所選裝置，而不包括其他裝置。 在此範例中，陣列102之單元（圖中未顯示）係藉由以下符合 選擇：一行係由位元選擇電路104選擇，而一列係由字元解 碼器106選擇。所選單元係與感測放大器1〇8耦合，以在讀 取期間讀取儲存在單元中的資料。來自感測放大器1〇8的資 料係傳遞至資料輪入/輸出（1/0)驅動器11〇。體接觸係僅提 供給所選裝置，例如在位元選擇電路1〇4及感測放大器1〇6 92996.doc -10- 1306601 令的裝置。時脈邏輯112提供局部定時，而膠合邏輯！ 供局部控制邏輯。可在包括字元解碼器⑽、時脈邏輯⑴ 及踢合邏輯U4的各剩餘電路中，視需要而識别所選裝置。 然而通常而言，裝置並不句共 衣直亚不包括體接觸，因此其具有浮動通 道0 在，範例中，陣列102為一熟知的六電晶體（6τ)鎖存器或 儲存單元（®中未顯示）陣列。更特定言之，儲存陣列可以係 熟知為局部空泛（Ρ咐在絕緣體上（s〇i)技術中的—典型 CMOS SRAM，其中典型裝置並不包括體接觸。雖然本發明 之應用對於幾乎任-技術或任—⑦在絕緣體上⑽仍電路 均有利，但是其在PD矽在絕緣體上€]^〇8類比電路中最為 有利，例如其可在SRAM中找到以選擇性地減小特定裝置中 的歷史效應。 圖2顯示互補位元線對122、124之行選擇驅動器12〇的範 例。一位元線恢復電路包括一串聯連接的反相器126、ι28 對。第一反相器126從典型位元位址解碼器接收解碼行選擇 #號（例如1、32、64或256之一者）。第二反相器128驅動位 元線上拉裝置PFET 130、132以及等化裝置PFET 134。第一 反相器126之輸出為至二輸入；^〇11閘極136的一輸入，並驅 動一位元線選擇傳遞閘極對PFET 138、140，其為讀取傳遞 閘極’用以在分別讀取互補資料線對142、144期間傳遞所 選位元線對122、124之互補信號至感測放大器（圖1中的 108) °寫入控制信號為至二輸入n〇r閘極136的第二輸入。 寫入裝置對NFET 146、148係由二輸入NOR閘極136之輸出 92996.doc -11- 1306601 150驅動，從而選擇性地將資料寫入對152、154之互補輸入 資料分別與位元線對122、124耦合。在此範例中，體接觸 156、158係僅分別在資料寫入對H6、148處提供，而非提 供給對歷史效應不那麼敏感的其餘裝置。因此，額外體接 觸空間限於體接觸156、158所需要的空間。 在典型存取中，將陣列字元線（圖中未顯示）驅高，從而 選擇一單元列，並且在至對應第一反相器126的輸入處將所 選仃信號驅高以選擇一行。第一反相器126之輸出會下降， 而第-反相器128之輸出會上升。高位準關閉位元線上拉裝 置〇 132以及專化裝置134 ,從而使位元線對122、124 子動並允#產生-信號。低位準開啟位元線選擇傳遞間極 138、140將位疋線對122、124與資料線對丨、^4耦合。 在讀取期間，至職閘極136的讀取輸人保持高位準。因 此’寫入裝置146、U8保持關閉’因為職間極136之輸έ 處於低位準。在寫入期間’至馳閘極ΐ36的寫入輸入保* 低位準。因此，當輪出第—反相器下降時，寫人裝置⑷ 酬啟，從而將職閘極136之輸出驅高。在寫人裝置146 148開啟的情況下，資料 線對122、心心料寫人對152、154傳遞至位天 寫人裝置146、148在寫人期間以—般熟知 操作。在寫入操作之前，將位元線⑵、 124預充電為高位準。在 f V1 &歐 y 冩入期間，寫入裝置140、148 付以偏壓，以便位元線電 4古忐士人， J攸所選位兀線122、124之一傳 遞至處於低位準的對應資 、呼良對之任一資料線。結果，當 92996.doc 12 1306601 各寫入裝置146、148切換至其活動狀態而無需對應的體接 觸156、158時，會導致較大非有意雙極電流脈衝。此電流 脈衝注入偏移特定裝置的Vt之電荷，以減小裝置146、148 之電流能力’結果，在分配的寫入時間或「寫入限度」期 間，信號係傳遞至位元線對122、124。相反，體接觸156、 15 8提供電流路徑，藉由將任何可能會在寫入裝置146、148 中產生的體電荷洩漏入接地而防止此寫入限度降級。應注 意’雖然根據選擇性地提供體接觸說明本發明，但是藉由 選擇性地省略除決定其為必要接觸以外的接觸，可實現相 同的結果。 圖3顯示感測資料線對142、144之資料的感測放大器160 之一範例。一資料線恢復電路包括一串聯連接的反相器 162、164對。第一反相器162接收一恢復選擇信號。第二反 相器164驅動資料線上拉裝置PFET 166、168以及一等化裝 置PFET 170。感測放大器包括一交又搞合相同pfet 172、 174對，其係連接在一供應電壓（在此範例中為vdd)與資料線 對142、144之間；以及一交叉耦合相同NFET 176、178對， 其係連接在一感測致動節點180與資料線對142、144之間。 藉由設計，PFET 172 及 NFET 176 係與 PFET 174 及 NFET 178 相同且對稱。在此範例中，體接觸182、184係僅分別在交 叉耦合NFET對176、178處提供，而非提供給對歷史效應不 那麼敏感的其餘裝置。進一步而言，在此範例中雖然體接 觸182、184係連接在一起，但是其並非與供應電壓連接， 而係允許浮動以便注入的電荷係由兩裝置1 7 6、1 7 8 92996.doc •13, 1306601 均等共享，從而保持二裝置176、178中的平衡。一串聯連 接感測致動反相器對186、188驅動感測致動節點180，以回 應第一反相器186之輸入中的感測致動信號。將資料線144 提供給反相器190。反相器190及資料線142之輸出為至三穩 態驅動器192的輸出。 在待用狀態下至反相器162的恢復選擇信號處於低位準， 因此資料線上拉裝置PFET 166、168以及等化裝置PFET 17〇 之閘極處於低位準，從而將資料線對142、144拉高並將其 一起縮短。至反相器i86之輸入的感測致動信號處於高位 準’感測致動節點180相應地處於高位準。因為兩資料線 142、i44處於高位準，所以反相器19〇之輸出處於低位準， 而且互補輸入驅動器192之兩裝置關閉，從而三態穩定並浮 動其輸出。在存取一單元時，將至反相器162的恢復選擇信 號驢高，從而將資料線上拉裝置PFET 166、168以及等化裝 置PFET 170之閘極驅高，關閉PFET 166、168、17〇，並浮 動資料線對142、144。資料線對142、144之一降低，從而 產生一差異信號。在讀取存取期間，在第一感測致動反相 器186之閘極處將感測致動信號拉低。感測致動反相器186 之輸出會上升，從而開啟第二反相器188中的NFet 188N(在 PFET 188P關閉時），該反相器拉動感測致動節點ι8〇以將接 地電壓傳遞至交又耦176、178。在提供接地電壓給 交叉耗合NFET 176、178的情況下，交叉耦合PFET 172、174 以及交又搞合NFET 176、178作為鎖存器中的交叉耦合反相 器’其得到預處理以由資料線對142、144之差異信號設定。 92996.doc •14· 1306601 設定鎖存器所必需的讀取信號之大小取決於PFET 172及 NFET 176與PFET 174及NFET 178匹配得多密切。 在省略局部體接觸182、184之先前技術感測放大器中， 來自感測放大器NFET 176、178中的歷史效應之漏電可引起 感測放大器自我觸發，或具有充分的臨界偏移而設定為錯 誤數值。然而，對於較佳具體實施例之感測放大器160而言， 兩裝置之主體係在一起縮短以便將一電晶體（例如176)中的 電荷重新分配給另一電晶體178，從而保持裝置的對稱性並 最小化歷史效應。進一步而言，雖然主要藉由NFET 176、 178進行感測而且因為PFET 172、174中任何不平衡一般會 在設定NFET 176、178之後出現，但是可視需要而在PFET 172、174處提供體接觸，從而將該等二FET之主體連接在一 起。 圖4顯示一高性能差動電路200之一般性範例。在此範例 中，交叉耦合NFET 202、204對各係連接在互補輸出206、 208與共同源極節點210之間，例如由致動邏輯212致動的一 致動或選擇節點。互補輸出206、208亦係與其他邏輯214(例 如電流反射鏡驅動PFET負載（圖中未顯示））連接。一輸入 NFET 216、21 8對係連接在共同源極節點210與其他邏輯214 之間，該邏輯係如連接作為二極體的PFET(圖中未顯示）， 閘極至汲極，並驅動交叉耦合NFET 202、204處的電流反射 鏡PFET負載。互補輸入220、222係提供給輸入NFET 216、 2 1 8之閘極。體接觸跨接線224、226係分別提供給NFET 202、 204、216、218，而主體係連接在一起以對應NFET 202、216 92996.doc -15- 1306601 以及 204、218。 因此，例如一信號可產生於輸入NFET216、218處的互補 輸入線220、222上。致動邏輯212將共同源極節點210拉低。 互補輸入線220、222中無論哪條輸入線（例如222)較高，均 會引起較高電流流經對應的NFET 21 8。較高電流係反射在 電流反射鏡負載PFET中，從而引起交叉耦合NFET 202、204 與輸入鎖存為同相，即在此範例中NFET 204之汲極較高， 而NFET 202之汲極較低。而且在沒有局部體接觸跨接線 224、226的情況下，來自交叉耦合NFET 202、204中的歷史 效應之漏電可引起充分的臨界偏移，以最初設定錯誤數 值，在某延遲之後恢復至正確狀態。然而，體接觸及跨接 線226、228重新分配捕獲的電荷並最小化歷史效應。進一 步而言，如以上所述藉由將電流反射鏡驅動器裝置與一參 考二極體裝置耦合以提供一穩定、精確電流源，可改善電 流反射鏡負載中的穩定性。 因此，本發明可改善高性能SRAM，尤其係矽在絕緣體上 SRAM位元選擇及感測放大器電路，而不會超出電路面積預 算。在放大器中選擇性地包括體接觸可改善感測信號限度 並最小化電流反射鏡變化。 雖然已根據較佳具體實施例說明本發明，但是熟悉此項 技術者應認識到，可在所附申請專利範圍之精神及範疇内 對本發明實施修改。 【圖式簡單說明】 參考圖式，從以上詳細較佳具體實施例說明，將更好地 92996.doc -16- 1306601 瞭解上述及其他目的、方面以及優點，其中： 圖1顯示記憶體、巨集或晶片之方塊圖的範例，其中背 壓接觸係僅提供給所選裝置，而不包括其他裝置； 圖2顯示位元線對之位元選擇驅動器的範例； 圖3顯示感測資料線對之資料的感測放大器之範例； 圖4顯示高性能差動電路之一般性範例。 【主要元件符號說明】 100 記憶體 102 陣列 104 位元選擇電路 106 字元解碼器 108 感測放大器 110 資料輸入/輸出驅動器 112 時脈邏輯 114 膠合邏輯 120 行選擇驅動器 122 互補位元線 124 互補位元線 126 第一反相器 128 第二反相器 130 上拉裝置 132 上拉裝置 134 等化裝置 136 NOR閘極 92996.doc -17- 1306601 138 位元線選擇傳遞閘極 140 位元線選擇傳遞閘極 142 互補資料線 144 互補資料線 146 寫入裝置 148 寫入裝置 150 輸出 152 資料寫入 154 資料寫入 156 體接觸 158 體接觸 160 感測放大器 162 第一反相器 164 第二反相器 166 上拉裝置 168 上拉裝置 170 等化裝置 172 P型場效應電晶體 174 P型場效應電晶體 176 N型場效應電晶體 178 N型場效應電晶體 180 感測致動節點 182 體接觸 184 體接觸 92996.doc -18- 1306601 186 感測致動反相器 188 感測致動反相器 188N N型場效應電晶體 188P P型場效應電晶體 190 反相器 192 驅動器 200 高性能差動電路 202 N型場效應電晶體 204 N型場效應電晶體 206 互補輸出 208 互補輸出 210 共同源極節點 212 致動邏輯 214 邏輯 216 N型場效應電晶體 218 N型場效應電晶體 220 輸入線 222 輸入線 224 體接觸跨接線 226 體接觸跨接線 92996.doc -19-

Claims (1)

13 Ο 66 0¾ 112942 號專利申 — 中文申請專利範圍替換年I月f修(更j正替换頁 十、申請專利範~~~~— 1. 一種積體電路（1C)晶片，其包括： 一複數個共同連接至一電路的裝置； 該複數個裝置中至少兩個是互耦合之體裝置，各互耦 合體裝置具有與另-該互轉合體裝置上 接之體接觸，其中該等連接的合體裝置共 輛合體裝置中感應的電荷，歷史效應在該等互耦合體裝 置中實質上係得以減少；以及 、 該複數個裳置中至少一其他裝置，係一浮動體裝置。 2. 如申請專利範圍第！項之IC晶片，其中該複數個裝置為場 效應電晶體（FET)。 3. 如申請專利範圍第2項之IC晶片，其進一步包括與該等互 耦合體FETs之一的該體接觸連接的一背偏壓電壓。 4.如申明專利範圍第3項之IC晶片，其中該背偏壓電壓為接 地電壓。 5. 如申請專利範圍第2項之IC晶片，其中該至少二包含至少 一對耦合浮動體FET，該等其他的至少一對共享各該至少 一對中感應的電荷。 6. 如申請專利範圍第2項之IC晶片，其中該…為一cm〇s C孩CMOS IC進一步包括—靜態隨機存取記憶體 (SRAM)單元陣列。 7. 如申請專利範圍第6項之1C晶片，其中該1C係在一局部空 泛（PD)矽在絕緣體上（SOI)晶片上。 8·如申請專利範圍第7項之IC晶片，其中該等至少二搞合體 92996-970908.doc I^op^f H(更)正替換頁 · __________ 裝置包括一交叉耦合FET對。 9. 如申請專利範圍第8項之1C晶片，其中該等交叉耦合FET 為一感測放大器中的NFET。 10. —種CMOS矽在絕緣體上（SOI)靜態隨機存取記憶體 (SRAM)，一複數個FET連接在一起以形成該CMOS矽在絕 緣體上（SOI)靜態隨機存取記憶體，一多數個該FET係為 浮動體FET，該CMOS矽在絕緣體上（SOI)靜態隨機存取記 憶體包括=

一 SRAM單元陣列； 一位元解碼器，其用以選擇一陣列行； 一字元解碼器，其用以選擇一陣列列； 複數個感測放大器，其用以感測該等陣列單元之已選 定單元中的資料；

一資料輸入/輸出（I/O)驅動器，其用以選擇性地傳遞感 測的外部資料給該SRAM並轉遞接收的資料輸入給該等 已選定單元；及 複數個被耦合之體FET，該等耦合體FET之各FET包括 與另一耦合體FET處的一體接觸連接之一體接觸，其中連 接的該等耦合體FET共享各該耦合體FET中感應的電荷 ，歷史效應實質上係在該等耦合體FET中得以減少。 11.如申請專利範圍第10項之CMOS矽在絕緣體上靜態隨機 存取記憶體，該位元解碼器包括： 複數個行選擇驅動器，該等行驅動器之一已選定驅動 器選擇該陣列行，該等行選擇驅動器之各驅動器包括一 O:\92\92996-970908.doc

130师1訪 搞-體ET對，_免偏壓電壓係提供給該體處該fET對之 各FET 〇 12·如申請專利範圍第U項之CM0S石夕在絕緣體上靜態隨機 存取記憶體，其中該背偏壓電壓為接地電壓。 13.如中請專利範圍第u項之CM〇s石夕在絕緣體上靜態隨機 存取記憶體，其中該耦合體FET對係連接在一互補位元線 對，、成對互補貧料之間，該等行選擇驅動器之各驅動 器進一步包括： 仃恢復電路，其用以選擇性地將該互補位元線對恢 復至未已選定電壓，並等化該互補位元線對之間的電 壓差異； 一讀取NFET對’其用以選擇性地將該互補位元線對與 一資料線對搞合；以及 一寫入控制電路，該耦合體FET對選擇性地將該互補位 元線對與該成對互補資料耦合，以回應該寫入控制電路。 14.如申請專利範圍第13項之(：]^〇8矽在絕緣體上靜態隨機 存取記憶體，其甲該行恢復電路包括： 一第一反相器，其用以接收一位元選擇信號，該第一 反相器驅動該讀取NFET對之閘極； 一第二反相器，其用以接收該第一反相器之輸出； 一恢復FET對，其係連接在一供應電壓與該互補位元線 對之間，該第二反相器驅動該恢復FET對之閘極；以及 一等化FET，其係連接在該互補位元線對之間，該第一 反相器驅動該等化FET之間極。 O:\92\92996-970908.doc

15·如申請專利範圍第14項之CMOS矽在絕緣體上靜態隨機 存取§己憶體，其中該寫入控制電路為_ N〇R閘極，其用 以接收該第一反相器之該輸出以及一寫入控制信號。 16·如申請專利範圍第13項之CMOS矽在絕緣體上靜態隨機 存取記憶體，其中該讀取NFET對以及該行恢復電路及該 寫入控制電路之各電路中的FET為該等其他浮動體卯丁 其中之一。 17.如申請專利範圍第10項之CM〇s矽在絕緣體上靜態隨機 存取記憶體，該等感測放大器之各放大器包括： 父又耦合NFET對，該等交又耦合]^17£丁為一該等耦合 體FET對，該對之一第一 FET的該體接觸係與該對之一第 二FET的一體接觸連接。 1 8.如申凊專利範圍第丨7項之CM〇s矽在絕緣體上靜態隨機 存取記憶體，其中該等交又耦合NFET係連接在一互補資 料線對與一感測致動節點之間，該等感測放大器之各放 大器進一步包括： 一貧料線恢復電路，其用以選擇性地將該資料線對恢 復至一未已選定電壓，並等化該對之間的電壓差異； 一父又耦合PFET對，其係連接在該資料線對與一供應 電壓之間； 一感測致動反相器，其用以接收一感測致動信號並驅 動該感測致動節點；以及 一驅動器，其用以從該資料線對接收感測的資料，並 重新驅動該感測的貢料。 O:\92\92996-970908.doc 正替換ϊ| ......... mum ...... 如申請專利範圍第18項之CMOS矽在絕緣體上靜態隨機 存取記憶體，其中該資料恢復電路包括： 一第一反相器，其用以接收一恢復信號； 一第二反相1§ ’其用以接收該第一反相器之輪出； 一恢復FET對’其係連接在一供應電壓與該資料線對之 間；以及

一等化FET，其係連接在該資料線對之間，該第二反相 器進一步驅動該恢復FET對及該等化FET之閘極。 2〇,如申請專利範圍第1 8項之CMOS矽在絕緣體上靜態隨機 存取記憶體’其中該感測致動反相器包括一串聯連接反 相器對。 21·如申請專利範圍第18項之CMOS矽在絕緣體上靜態隨機 存取記憶體，其中該驅動器包括： 一反相器’該資料線對之一資料線驅動該反相器；以及 一三穩態驅動器，其係由該第一反相器及該資料線對 之另一資料線驅動，該三穩態驅動器重新驅動感測的資 料。 22. 如申請專利範圍第18項之CMOS矽在絕緣體上靜態隨機 存取記憶體，其中該交叉耦合PFET對及該資料恢復電 路、該感測致動反相器以及該驅動器之各裝置中的FET 為該等其他FET。 23, 如申請專利範圍第1〇項之cmos矽在絕緣體上靜態隨機 存取記憶體，其中該CMOS矽在絕緣體上SRAM係在一局 部空泛（PD)矽在絕緣體上晶片上。 O:\92\92996-970908.doc

Ι306έ01 24. —種局部空泛（PD)CMOS矽在絕緣體上（SOI)晶片，一複 數個FET連接在一起以形成一在局部空泛（PD)CMOS矽在 絕緣體上（SOI)晶片上之電路，一多數個該FET係為浮動 體FET，該電路包括一靜態隨機存取記憶體（SRAM)，該 SRAM包括： 一 SRAM單元陣列； 一位元解碼器，其包括複數個行選擇驅動器，各驅動 器選擇一陣列行，該等行選擇驅動器之各驅動器包括：

一耦合體FET對，各FET包括一體接觸並係與另一耦 合體FET連接，其中連接的該等耦合體FET共享各該耦 合體FET中感應的電荷，歷史效應實質上係在該等耦合 體FET中得以減少，以及 一背偏壓電壓，其係提供給該體中該對之各FET ; 一字元解碼器，其用以選擇一陣列列； 複數個感測放大器，其用以感測該等陣列單元之已 選定單元中的資料，該等感測放大器之各放大器包括 一交叉耦合NFET對，其係連接在一互補資料線對與一 感測致動節點之間，該等交叉耦合NFET為一該等耦合 體FET對，該對之一第一 FET的該體接觸係與該對之一 第二FET的一體接觸連接，該對之任一FET中感應的電 荷係由該對共享； 一資料輸入/輸出（I/O)驅動器，其用以選擇性地傳遞 感測的外部資料給該SRAM並轉遞接收的資料輸入給 該等所選單元。 O:\92\92996-970908.doc (更)正替換頁 25.如申請專利範圍第24項之pD cm〇s石夕在絕緣體上晶片， 其中該背偏壓電壓為接地電壓。 26·如申請專利範圍第24項之pD cm〇s石夕在絕緣體上晶片， /、中每一個s亥位元解碼器中的該耦合體對係連接在 -：補位元線對與一成對互補資料之間，該等行選擇驅 動器之各驅動器進一步包括： -行恢復電路，其用以選擇性地將該互補位元線對恢 復至-未已選定電壓’並等化該互補位元線對之間的電 壓差異； -讀取NFET對，其用以選擇性地將該互補位元線對與 一互補資料線對耦合；以及 、 - NOR閘極，其肖以接收該行恢復電路之一輸出以及 一寫入控制信號，該NOR閘極之一輸出驅動該耦合體ρΕτ 對之閘S，受驅動的該等輕合體FET將該互補位元線對與 該成對互補資料耦合。 ' 27.如申請專利範圍第26項之PD CM〇s矽在絕緣體上晶片， 其中該行恢復電路包括： 一第一反相器，其用以接收一位元選擇信號，該第一 反相器提供由該NOR閘極接收的該輸出，並驅動該讀取 NFET對之閘極； ' 一第二反相器，其用以接收該第一反相器之輪出； -恢復FET對，其係在—供應„與該互補位元線對之 間’ 6亥第一反相态驅動該恢復FET對之閘極；以及 一等化FET，其係連接在該互補位元線對之間，該第一 O:\92\92996-970908.doc 坪咧：工 i y'i * ______—................ .....---------. ->·»·〆、...- τ···«5—；·'.;· -K-Ji —— 反相器驅動該等化FET之閉極。 28. 如申請專利範圍第27項之PD CMOS矽在絕緣體上晶片， 該專感測放大器之各放大器進一步包括： 一資料線恢復電路，其用以選擇性地將該資料線對恢 復至一未選擇電壓，並等化該資料線對之間的電壓差異； 一交叉麵合PFET對，其係連接在該資料線對與一供應 電壓之間； 一感測致動反相器，其用以接收一感測致動信號並驅 ί 動該感測致動節點；以及 一驅動器’其用以從該資料線對接收感測的資料，並 重新驅動該感測的資料。 29. 如申請專利範圍第28項之PD CMOS矽在絕緣體上晶片， 其中該資料恢復電路包括： 一第一反相器，其用以接收一恢復信號； 一第二反相器，其用以接收該第一反相器之輸出； • 一恢復FET對，其係在一供應電壓與該互補資料線對之 間；以及 一等化FET，其係連接在該資料線對之間，該第二反相 器進一步驅動該恢復FET對之閘極以及該等化FET之閘 ° 3 0.如申請專利範圍第29項之PD CMOS矽在絕緣體上晶片， 其中§亥感測致動反相器包括一串聯連接反相器對。 31.如申請專利範圍第28項之PD CMOS矽在絕緣體上晶片， 其中該驅動器包括： O:\92\92996-970908.doc 1306601 ， ·. '、衣 一反相為' ’该貢料線對之' —貢料線驅動該反相為，以 及 一三穩態驅動器，其係由該第一反相器及該資料線對 之另一資料線驅動，該三穩態驅動器重新驅動該感測的 資料。

O:\92\92996-970908.doc 1306601 96. 8.τϊ 1 第093112942號專利申請案牟月曰修正替換頁 中文圖式替換頁(96年8月）--

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